JP2002236150A - 半導体集積回路の試験装置及び試験方法 - Google Patents
半導体集積回路の試験装置及び試験方法Info
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
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Abstract
(57)【要約】
【課題】 ＢＯＳＴ装置の制御の容易化を図ると共に、
汎用性を向上することができる半導体集積回路の試験装
置及び試験方法を提供する。 【解決手段】 ＢＯＳＴ装置２０と外部制御装置４０の
ＣＰＵとの間で信号のやり取りを行なうインターフェー
ス２８を設け、このインターフェース２８を介してテス
ト用の制御信号及びテスト解析結果信号をやり取りし、
テストと評価を行なう構成とする。
汎用性を向上することができる半導体集積回路の試験装
置及び試験方法を提供する。 【解決手段】 ＢＯＳＴ装置２０と外部制御装置４０の
ＣＰＵとの間で信号のやり取りを行なうインターフェー
ス２８を設け、このインターフェース２８を介してテス
ト用の制御信号及びテスト解析結果信号をやり取りし、
テストと評価を行なう構成とする。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路の
試験装置、特にアナログ信号をデジタル信号に変換する
Ａ／Ｄ変換回路と、デジタル信号をアナログ信号に変換
するＤ／Ａ変換回路とを含んだ半導体集積回路の試験装
置及び試験方法に関するものである。
試験装置、特にアナログ信号をデジタル信号に変換する
Ａ／Ｄ変換回路と、デジタル信号をアナログ信号に変換
するＤ／Ａ変換回路とを含んだ半導体集積回路の試験装
置及び試験方法に関するものである。
【０００２】
【従来の技術】近年、機能的にシステム化された複数回
路モジュールで構成されているワンチップ半導体集積回
路（１チップＬＳＩ）または複数回路のそれぞれのチッ
プを組み合わせた混成集積回路（チップセットＬＳＩ）
などとして構成されるシステムＬＳＩにおいて、高性
能、高精度のデジタル回路とアナログ回路とを組み合わ
せた混合化（ミックス・ド・シグナル化）が急速に進ん
でおり、これらの半導体集積回路に対する試験装置につ
いてもこの混合化への対応が進み、試験装置メーカから
ミックス・ド・シグナル化半導体集積回路に対応するテ
スタが提供されている。
路モジュールで構成されているワンチップ半導体集積回
路（１チップＬＳＩ）または複数回路のそれぞれのチッ
プを組み合わせた混成集積回路（チップセットＬＳＩ）
などとして構成されるシステムＬＳＩにおいて、高性
能、高精度のデジタル回路とアナログ回路とを組み合わ
せた混合化（ミックス・ド・シグナル化）が急速に進ん
でおり、これらの半導体集積回路に対する試験装置につ
いてもこの混合化への対応が進み、試験装置メーカから
ミックス・ド・シグナル化半導体集積回路に対応するテ
スタが提供されている。
【０００３】しかし、このミックス・ド・シグナル化半
導体集積回路に対応するテスタは、その高性能仕様に対
応するため、装置が高価格化する傾向にある。そのた
め、既存の低速、低精度の、例えばロジックＬＳＩなど
に用いられたテスタを再利用してテスタの高価格化を避
ける動きが出てきている。
導体集積回路に対応するテスタは、その高性能仕様に対
応するため、装置が高価格化する傾向にある。そのた
め、既存の低速、低精度の、例えばロジックＬＳＩなど
に用いられたテスタを再利用してテスタの高価格化を避
ける動きが出てきている。
【０００４】かかる試験装置での大きな課題は、デジタ
ル信号をアナログ信号に変換するＤ／Ａ変換回路（Digi
tal to Analog Converter、以下ＤＡＣという）と、ア
ナログ信号をデジタル信号に変換するＡ／Ｄ 変換回路
(Analog to Digital Converter、以下ＡＤＣという）の
特性試験であり、これらの高精度化に伴い、これらの変
換回路を含んだ半導体集積回路に対する試験装置を如何
に低価格で実現するかが課題となっている。
ル信号をアナログ信号に変換するＤ／Ａ変換回路（Digi
tal to Analog Converter、以下ＤＡＣという）と、ア
ナログ信号をデジタル信号に変換するＡ／Ｄ 変換回路
(Analog to Digital Converter、以下ＡＤＣという）の
特性試験であり、これらの高精度化に伴い、これらの変
換回路を含んだ半導体集積回路に対する試験装置を如何
に低価格で実現するかが課題となっている。
【０００５】一般的なテスタの試験環境では、テスタ内
部の測定装置から被試験半導体集積回路（Device Under
Test、以下ＤＵＴという）までの測定経路には、ＤＵ
Ｔ回路基板（ＤＵＴボード）、ケーブルなどのテスタと
ＤＵＴ間の接続治具が複数存在し、その測定経路も長い
ため、ノイズ発生、測定精度低下の原因となり、また複
数のＤＵＴを同時に試験するようなことも困難である。
また、低速テスタでは、その速度の制約から、実使用速
度での試験が不可能な点、量産試験での試験時間の増大
が懸念される。
部の測定装置から被試験半導体集積回路（Device Under
Test、以下ＤＵＴという）までの測定経路には、ＤＵ
Ｔ回路基板（ＤＵＴボード）、ケーブルなどのテスタと
ＤＵＴ間の接続治具が複数存在し、その測定経路も長い
ため、ノイズ発生、測定精度低下の原因となり、また複
数のＤＵＴを同時に試験するようなことも困難である。
また、低速テスタでは、その速度の制約から、実使用速
度での試験が不可能な点、量産試験での試験時間の増大
が懸念される。
【０００６】特開平１−３１６０２４号公報には、テス
ト回路のＤＡＣへの入力データにより指定されたアドレ
スに変換データを収納するための記憶素子を設け、Ｄ／
Ａ変換したアナログ信号をＡＤＣに入力し、この出力を
記憶素子に順次格納し、全ての入力データに対して変換
が終了すると記憶素子に格納した変換データを順次テス
タに送り込み、テスタで入力データと変換データとを順
次比較判定するものが提案されている。しかし、ＤＡＣ
への入力データ、変換データを記憶する記憶素子に対す
るアドレス、制御信号をテスタから供給する必要があ
り、更に、記憶素子の記憶データをテスタに供給する必
要があり、テスタとＤＵＴとの間の長い測定経路でのノ
イズにより、測定精度が低下する恐れがある。また、テ
スタ・ピンエレクトロニクス数の占有から複数のＤＵＴ
に対する同時測定は困難である。更に、変換データをテ
スタへ送る通信に時間がかかり、また、試験結果の判定
処理を全試験の終了後に行うので、試験時間の短縮も困
難である。
ト回路のＤＡＣへの入力データにより指定されたアドレ
スに変換データを収納するための記憶素子を設け、Ｄ／
Ａ変換したアナログ信号をＡＤＣに入力し、この出力を
記憶素子に順次格納し、全ての入力データに対して変換
が終了すると記憶素子に格納した変換データを順次テス
タに送り込み、テスタで入力データと変換データとを順
次比較判定するものが提案されている。しかし、ＤＡＣ
への入力データ、変換データを記憶する記憶素子に対す
るアドレス、制御信号をテスタから供給する必要があ
り、更に、記憶素子の記憶データをテスタに供給する必
要があり、テスタとＤＵＴとの間の長い測定経路でのノ
イズにより、測定精度が低下する恐れがある。また、テ
スタ・ピンエレクトロニクス数の占有から複数のＤＵＴ
に対する同時測定は困難である。更に、変換データをテ
スタへ送る通信に時間がかかり、また、試験結果の判定
処理を全試験の終了後に行うので、試験時間の短縮も困
難である。
【０００７】このような問題点に対処するため、高速度
でしかも高精度の測定をより安価に実現することができ
る改良案も提案されている。以下、その内容について説
明する。
でしかも高精度の測定をより安価に実現することができ
る改良案も提案されている。以下、その内容について説
明する。
【０００８】図４は、改良された半導体集積回路の試験
装置の構成を示す概略図で、（ａ）はＤＵＴボード部分
の上面図、（ｂ）はその側面図、（ｃ）は試験機（テス
タ）部分の概略構成図である。この改良された試験装置
は、ＤＵＴボード１０と、テスト補助装置（Built Off
Self Test、以下ＢＯＳＴ装置という）２０、及びテス
タ４０とから構成されている。
装置の構成を示す概略図で、（ａ）はＤＵＴボード部分
の上面図、（ｂ）はその側面図、（ｃ）は試験機（テス
タ）部分の概略構成図である。この改良された試験装置
は、ＤＵＴボード１０と、テスト補助装置（Built Off
Self Test、以下ＢＯＳＴ装置という）２０、及びテス
タ４０とから構成されている。
【０００９】ＤＵＴボード１０は、ＤＵＴ１１で示すモ
ールド型ＩＣを試験対象とするものである。モールド型
ＩＣは半導体集積回路（ＩＣ）チップをモールド樹脂で
覆い、モールド樹脂から複数の端子を導出したものであ
る。このＤＵＴ１１のＩＣチップは、例えばワンチップ
のミックス・ド・シグナル型システムＬＳＩであり、１
つのチップ内にデジタル信号をアナログ信号に変換する
ＤＡＣと、アナログ信号をデジタル信号に変換するＡＤ
Ｃを含むものである。ＤＵＴ１１としては、複数のチッ
プを共通の回路基板上に集積したミックス・ド・シグナ
ル型の混成集積回路（ハイブリッドＩＣ）も使用される
ことがある。
ールド型ＩＣを試験対象とするものである。モールド型
ＩＣは半導体集積回路（ＩＣ）チップをモールド樹脂で
覆い、モールド樹脂から複数の端子を導出したものであ
る。このＤＵＴ１１のＩＣチップは、例えばワンチップ
のミックス・ド・シグナル型システムＬＳＩであり、１
つのチップ内にデジタル信号をアナログ信号に変換する
ＤＡＣと、アナログ信号をデジタル信号に変換するＡＤ
Ｃを含むものである。ＤＵＴ１１としては、複数のチッ
プを共通の回路基板上に集積したミックス・ド・シグナ
ル型の混成集積回路（ハイブリッドＩＣ）も使用される
ことがある。
【００１０】ＤＵＴボード１０はＤＵＴ１１の端子を挿
入するＤＵＴソケット１２を有し、その周りに多数の接
続端子１３と、テスト用のリレー・コンデンサ群１４を
配置したものである。ＤＵＴボード１０の下部には、図
４（ｂ）に示すように、テストヘッド１５が配置されて
いる。このテストヘッド１５は、ＤＵＴボード１０に接
続される多数の接続ピン１６を有し、この接続ピン１６
を介してＤＵＴ１１とテストに必要な信号のやり取りを
行う。
入するＤＵＴソケット１２を有し、その周りに多数の接
続端子１３と、テスト用のリレー・コンデンサ群１４を
配置したものである。ＤＵＴボード１０の下部には、図
４（ｂ）に示すように、テストヘッド１５が配置されて
いる。このテストヘッド１５は、ＤＵＴボード１０に接
続される多数の接続ピン１６を有し、この接続ピン１６
を介してＤＵＴ１１とテストに必要な信号のやり取りを
行う。
【００１１】ＢＯＳＴ装置２０はＤＵＴボード１０の近
傍に配置される。図４の例では、ＢＯＳＴ装置２０はテ
スト補助基板(ＢＯＳＴボード) ２１上に構成され、こ
のＢＯＳＴボード２１はＤＵＴボード１０の上に搭載さ
れる。ＤＵＴボード１０の上には、そのためのソケット
１７が固定されており、ＢＯＳＴボード２１はこのソケ
ット１７に挿入されるコネクタ２２を下面に有し、この
コネクタ２２をソケット１７に挿入して、ＤＵＴボード
１０上に支持され、このソケット１７を経てテストヘッ
ド１５との信号のやり取りが行われる。
傍に配置される。図４の例では、ＢＯＳＴ装置２０はテ
スト補助基板(ＢＯＳＴボード) ２１上に構成され、こ
のＢＯＳＴボード２１はＤＵＴボード１０の上に搭載さ
れる。ＤＵＴボード１０の上には、そのためのソケット
１７が固定されており、ＢＯＳＴボード２１はこのソケ
ット１７に挿入されるコネクタ２２を下面に有し、この
コネクタ２２をソケット１７に挿入して、ＤＵＴボード
１０上に支持され、このソケット１７を経てテストヘッ
ド１５との信号のやり取りが行われる。
【００１２】ＢＯＳＴボード２１は、周知のように、テ
スタ４０に依存せずに、ＤＵＴ内部で自己テスト（Buil
t in Self Test ）を行なわせるテスト回路を補助する
外部試験補助装置（Built Off Self Test）の基板であ
り、ＡＤ／ＤＡ測定部２３、制御部２４、ＤＳＰ解析部
２５、メモリ部２６、電源部２７を有している。
スタ４０に依存せずに、ＤＵＴ内部で自己テスト（Buil
t in Self Test ）を行なわせるテスト回路を補助する
外部試験補助装置（Built Off Self Test）の基板であ
り、ＡＤ／ＤＡ測定部２３、制御部２４、ＤＳＰ解析部
２５、メモリ部２６、電源部２７を有している。
【００１３】テスタ４０はテストパターン発生器（Test
Pattern Generator 、以下ＴＰＧという）４１、電源
部４２、ピンエレクトロニクス部４３を有し、ＢＯＳＴ
ボード２１に対して、電源電圧Ｖｄを供給し、ＢＯＳＴ
ボード２１との間で制御信号４４をやり取りする。この
制御信号４４には、テスタ４０からＢＯＳＴボード２
１、ＤＵＴボード１０への指令信号だけでなく、ＢＯＳ
Ｔボード２１からテスタ４０へのテスト解析結果信号も
含まれる。テスタ４０からＢＯＳＴボード２１へ入力さ
れる番号コード（テスト解析Ｎｏ．コード）などを含む
制御信号４４は、テストプログラムに記述されたテスト
信号条件に基づき、テスタ４０に内蔵されたＴＰＧ４１
により、他のＤＵＴ１１のテストと同様に、テストパタ
ーン信号として発生させ、複数の信号入出力ピンを備え
たテスタ４０のピンエレクトロニクス部４３を通して、
ＢＯＳＴボード２１、ＤＵＴボード１０に供給される。
一方、ＢＯＳＴボード２１から出力されるテスト解析結
果（Ｐａｓｓ／Ｆａｉｌ情報）は、テスタ４０のピンエ
レクトロニクス部４３に送られ、このピンエレクトロニ
クス部４３の判定部にて、テストパターン信号との比
較、判定に基づき、その結果情報を取り込む。
Pattern Generator 、以下ＴＰＧという）４１、電源
部４２、ピンエレクトロニクス部４３を有し、ＢＯＳＴ
ボード２１に対して、電源電圧Ｖｄを供給し、ＢＯＳＴ
ボード２１との間で制御信号４４をやり取りする。この
制御信号４４には、テスタ４０からＢＯＳＴボード２
１、ＤＵＴボード１０への指令信号だけでなく、ＢＯＳ
Ｔボード２１からテスタ４０へのテスト解析結果信号も
含まれる。テスタ４０からＢＯＳＴボード２１へ入力さ
れる番号コード（テスト解析Ｎｏ．コード）などを含む
制御信号４４は、テストプログラムに記述されたテスト
信号条件に基づき、テスタ４０に内蔵されたＴＰＧ４１
により、他のＤＵＴ１１のテストと同様に、テストパタ
ーン信号として発生させ、複数の信号入出力ピンを備え
たテスタ４０のピンエレクトロニクス部４３を通して、
ＢＯＳＴボード２１、ＤＵＴボード１０に供給される。
一方、ＢＯＳＴボード２１から出力されるテスト解析結
果（Ｐａｓｓ／Ｆａｉｌ情報）は、テスタ４０のピンエ
レクトロニクス部４３に送られ、このピンエレクトロニ
クス部４３の判定部にて、テストパターン信号との比
較、判定に基づき、その結果情報を取り込む。
【００１４】図５は、図４に示す装置における電気回路
の構成を示すブロック図である。ＤＵＴ１１は、アナロ
グ信号をデジタル信号に変換するＡＤＣ５１と、デジタ
ル信号をアナログ信号に変換するＤＡＣ５２を含んでい
る。ＢＯＳＴボード２１は、ＤＵＴ１１のＡＤＣ５１に
対してアナログ試験信号を供給する試験用ＤＡＣ６１
と、ＤＵＴ１１のＤＡＣ５２からのアナログ試験出力を
デジタル試験出力に変換する試験用ＡＤＣ６２とを有
し、更に、ＤＡＣ入力データ回路（ＤＡＣカウンタ）６
３、データ書き込み制御回路６４、測定データメモリア
ドレスカウンタ６５、測定データメモリ６６、基準クロ
ック回路６７、クロック発生回路６８、及びＤＳＰ解析
部６９を有する。また、ＤＳＰ解析部６９はＤＳＰプロ
グラムＲＯＭ７０を有している。
の構成を示すブロック図である。ＤＵＴ１１は、アナロ
グ信号をデジタル信号に変換するＡＤＣ５１と、デジタ
ル信号をアナログ信号に変換するＤＡＣ５２を含んでい
る。ＢＯＳＴボード２１は、ＤＵＴ１１のＡＤＣ５１に
対してアナログ試験信号を供給する試験用ＤＡＣ６１
と、ＤＵＴ１１のＤＡＣ５２からのアナログ試験出力を
デジタル試験出力に変換する試験用ＡＤＣ６２とを有
し、更に、ＤＡＣ入力データ回路（ＤＡＣカウンタ）６
３、データ書き込み制御回路６４、測定データメモリア
ドレスカウンタ６５、測定データメモリ６６、基準クロ
ック回路６７、クロック発生回路６８、及びＤＳＰ解析
部６９を有する。また、ＤＳＰ解析部６９はＤＳＰプロ
グラムＲＯＭ７０を有している。
【００１５】試験用ＤＡＣ６１、試験用ＡＤＣ６２、Ｄ
ＡＣ入力データ回路６３、データ書き込み制御回路６
４、測定データメモリアドレスカウンタ６５は、図４の
ＡＤ／ＤＡ測定部２３に含まれており、測定データメモ
リ６６はメモリ部２６に、また、ＤＳＰ解析部６９はＤ
ＳＰ解析部２５に含まれている。
ＡＣ入力データ回路６３、データ書き込み制御回路６
４、測定データメモリアドレスカウンタ６５は、図４の
ＡＤ／ＤＡ測定部２３に含まれており、測定データメモ
リ６６はメモリ部２６に、また、ＤＳＰ解析部６９はＤ
ＳＰ解析部２５に含まれている。
【００１６】このような構成において、試験用のデジタ
ル試験信号（テストデータ）はＤＡＣ入力データ回路６
３に蓄えられており、テスタ４０からの指令に基づい
て、このＤＡＣ入力データ回路６３からのテストデータ
が、ＤＵＴ１１のＤＡＣ５２とＢＯＳＴボード２１の試
験用ＤＡＣ６１とに供給される。ＤＡＣ６１に供給され
たテストデータは、アナログ試験信号に変換されて、Ｄ
ＵＴ１１のＡＤＣ５１に供給され、このＡＤＣ５１でデ
ジタル試験出力に変換され、測定データメモリ６６に供
給される。一方、ＤＡＣ入力データ回路６３から直接Ｄ
ＵＴ１１のＤＡＣ５２に供給されたテストデータは、Ｄ
ＡＣ５２でアナログ試験出力に変換され、これがＢＯＳ
Ｔボード２１の試験用ＡＤＣ６２によりデジタル試験出
力に変換され、測定データメモリ６６に供給される。測
定データメモリ６６は、これらのＤＵＴ１１のＡＤＣ５
１から供給されるデジタル試験出力と、ＤＡＣ５２から
ＡＤＣ６２を経て供給されるデジタル試験出力とを、順
次決められたアドレスに記憶する。
ル試験信号（テストデータ）はＤＡＣ入力データ回路６
３に蓄えられており、テスタ４０からの指令に基づい
て、このＤＡＣ入力データ回路６３からのテストデータ
が、ＤＵＴ１１のＤＡＣ５２とＢＯＳＴボード２１の試
験用ＤＡＣ６１とに供給される。ＤＡＣ６１に供給され
たテストデータは、アナログ試験信号に変換されて、Ｄ
ＵＴ１１のＡＤＣ５１に供給され、このＡＤＣ５１でデ
ジタル試験出力に変換され、測定データメモリ６６に供
給される。一方、ＤＡＣ入力データ回路６３から直接Ｄ
ＵＴ１１のＤＡＣ５２に供給されたテストデータは、Ｄ
ＡＣ５２でアナログ試験出力に変換され、これがＢＯＳ
Ｔボード２１の試験用ＡＤＣ６２によりデジタル試験出
力に変換され、測定データメモリ６６に供給される。測
定データメモリ６６は、これらのＤＵＴ１１のＡＤＣ５
１から供給されるデジタル試験出力と、ＤＡＣ５２から
ＡＤＣ６２を経て供給されるデジタル試験出力とを、順
次決められたアドレスに記憶する。
【００１７】ＤＵＴ１１のＡＤＣ５１、ＢＯＳＴボード
２１のＡＤＣ６２は、順次アナログ信号をデジタル信号
に変換するが、１つのデジタル信号を発生する毎にＢＵ
ＳＹ信号をそれぞれ出力する。これらのＢＵＳＹ信号
は、ともにＢＯＳＴボード２１上のデータ書き込み制御
回路６４に供給される。データ書き込み制御回路６４
は、供給されたＢＵＳＹ信号に基づき、ＤＡＣ入力デー
タ回路６３のデジタルテストデータをデータ単位毎に次
のデジタルテストデータに順次進め、また、測定データ
メモリアドレスカウンタ６５に対しては、測定データメ
モリ６６のアドレスを順次進めるように作用する。
２１のＡＤＣ６２は、順次アナログ信号をデジタル信号
に変換するが、１つのデジタル信号を発生する毎にＢＵ
ＳＹ信号をそれぞれ出力する。これらのＢＵＳＹ信号
は、ともにＢＯＳＴボード２１上のデータ書き込み制御
回路６４に供給される。データ書き込み制御回路６４
は、供給されたＢＵＳＹ信号に基づき、ＤＡＣ入力デー
タ回路６３のデジタルテストデータをデータ単位毎に次
のデジタルテストデータに順次進め、また、測定データ
メモリアドレスカウンタ６５に対しては、測定データメ
モリ６６のアドレスを順次進めるように作用する。
【００１８】このように、ＢＵＳＹ信号により、ＤＡＣ
入力データ回路６３では、ＤＵＴ１１で変換されるデジ
タルテストデータのコードが進められ、また、測定デー
タメモリ６６では、ＤＵＴ１１で変換されたデジタル試
験出力を記憶するアドレスが順次進められる結果、ＤＵ
Ｔ１１では、ＡＤＣ５１、ＤＡＣ５２において順次試験
に必要な変換が進められ、その変換された測定データが
測定データメモリ６６に順次記憶されていく。以降は、
ＢＯＳＴボード２１のＤＳＰ解析部６９で設定された最
終コードになるまで、変換テストが進められ、その結果
が測定データメモリ６６に全て記憶される。
入力データ回路６３では、ＤＵＴ１１で変換されるデジ
タルテストデータのコードが進められ、また、測定デー
タメモリ６６では、ＤＵＴ１１で変換されたデジタル試
験出力を記憶するアドレスが順次進められる結果、ＤＵ
Ｔ１１では、ＡＤＣ５１、ＤＡＣ５２において順次試験
に必要な変換が進められ、その変換された測定データが
測定データメモリ６６に順次記憶されていく。以降は、
ＢＯＳＴボード２１のＤＳＰ解析部６９で設定された最
終コードになるまで、変換テストが進められ、その結果
が測定データメモリ６６に全て記憶される。
【００１９】ＤＵＴ１１のＡＤＣ５１、ＤＡＣ５２によ
る変換試験の終了後、ＢＯＳＴボード２１上のＤＳＰ解
析部６９はＤＳＰプログラムＲＯＭ７０に記憶されたプ
ログラムを用いて、測定データメモリ６６に記憶されて
いる変換データを順次読み出し、変換特性の解析を行
う。この解析は、Ａ／Ｄ変換特性パラメータ、Ｄ／Ａ変
換特性パラメータ、微分直線性、積分非直線性誤差など
の算出を含み、解析結果（Ｐａｓｓ／Ｆａｉｌ情報）が
ＢＯＳＴボード２１からテスタ４０に送信され、テスタ
４０でテスト結果処理が行われる。
る変換試験の終了後、ＢＯＳＴボード２１上のＤＳＰ解
析部６９はＤＳＰプログラムＲＯＭ７０に記憶されたプ
ログラムを用いて、測定データメモリ６６に記憶されて
いる変換データを順次読み出し、変換特性の解析を行
う。この解析は、Ａ／Ｄ変換特性パラメータ、Ｄ／Ａ変
換特性パラメータ、微分直線性、積分非直線性誤差など
の算出を含み、解析結果（Ｐａｓｓ／Ｆａｉｌ情報）が
ＢＯＳＴボード２１からテスタ４０に送信され、テスタ
４０でテスト結果処理が行われる。
【００２０】図４に示す構成では、ＢＯＳＴボード２１
がＤＵＴボード１０の近傍に配置され、ＤＵＴ１１のＡ
ＤＣ５１、ＤＡＣ５２の変換試験を行う機能を備えてい
るので、この変換試験はＢＯＳＴボード２１上で実行す
ることができる。この結果、ＤＵＴボード１０とＢＯＳ
Ｔボード２１間のアナログ測定系ラインを短縮でき、ノ
イズによる測定誤差の発生を十分小さく抑制し、高精度
の試験を実現でき、併せてＤＵＴボード１０とその近傍
のＢＯＳＴボード２１間の信号のやり取りに基づき、よ
り高速度で試験を行うことができる。ＢＯＳＴボード２
１とテスタ４０との間は、アナログ測定系ラインをなく
することができ、試験精度の向上が図られる。また、Ｂ
ＯＳＴボード２１上で、必要な変換試験を終了して、テ
スタ４０にはその結果を送信するので、変換データをテ
スタ４０に送信するものに比べ、試験速度の向上を図る
ことができる。
がＤＵＴボード１０の近傍に配置され、ＤＵＴ１１のＡ
ＤＣ５１、ＤＡＣ５２の変換試験を行う機能を備えてい
るので、この変換試験はＢＯＳＴボード２１上で実行す
ることができる。この結果、ＤＵＴボード１０とＢＯＳ
Ｔボード２１間のアナログ測定系ラインを短縮でき、ノ
イズによる測定誤差の発生を十分小さく抑制し、高精度
の試験を実現でき、併せてＤＵＴボード１０とその近傍
のＢＯＳＴボード２１間の信号のやり取りに基づき、よ
り高速度で試験を行うことができる。ＢＯＳＴボード２
１とテスタ４０との間は、アナログ測定系ラインをなく
することができ、試験精度の向上が図られる。また、Ｂ
ＯＳＴボード２１上で、必要な変換試験を終了して、テ
スタ４０にはその結果を送信するので、変換データをテ
スタ４０に送信するものに比べ、試験速度の向上を図る
ことができる。
【００２１】図４の装置は、また、ＤＵＴ１１のＡＤＣ
５１、ＤＡＣ５２の変換試験機能がＢＯＳＴボード２１
上に配置されるので、テスタ４０にはそのための大きな
機能を付加する必要がなく、このためテスタ４０の高価
格化を防ぎ、従来の低速のテスタを流用することも可能
となる。なお、特別な測定機能を持ったテスタ４０を製
作する場合、テスタのハードウエア構成による機能拡張
に対して制約があり、また、テスタ本来の改造を併発す
るため、開発コストが高騰する恐れがある。図４に示す
装置は、一般的なテスタに標準的に装備されているＴＰ
Ｇ、ピンエレクトロニクスを利用するので、各種テスタ
仕様、制約に影響を受けずにＢＯＳＴボードの構成、制
御が可能であり、各種テスタへの適用が可能となる。
５１、ＤＡＣ５２の変換試験機能がＢＯＳＴボード２１
上に配置されるので、テスタ４０にはそのための大きな
機能を付加する必要がなく、このためテスタ４０の高価
格化を防ぎ、従来の低速のテスタを流用することも可能
となる。なお、特別な測定機能を持ったテスタ４０を製
作する場合、テスタのハードウエア構成による機能拡張
に対して制約があり、また、テスタ本来の改造を併発す
るため、開発コストが高騰する恐れがある。図４に示す
装置は、一般的なテスタに標準的に装備されているＴＰ
Ｇ、ピンエレクトロニクスを利用するので、各種テスタ
仕様、制約に影響を受けずにＢＯＳＴボードの構成、制
御が可能であり、各種テスタへの適用が可能となる。
【００２２】
【発明が解決しようとする課題】従来の改良技術は以上
のように構成されており、高速度で高精度の測定は可能
となったが、ＢＯＳＴ装置の制御の容易性及び汎用性が
十分でないという問題点があった。この発明は、このよ
うな問題点を解消するためになされたもので、ＢＯＳＴ
装置の制御の容易化を図ると共に、汎用性を向上するこ
とができる半導体集積回路の試験装置及び試験方法を提
供することを目的とする。
のように構成されており、高速度で高精度の測定は可能
となったが、ＢＯＳＴ装置の制御の容易性及び汎用性が
十分でないという問題点があった。この発明は、このよ
うな問題点を解消するためになされたもので、ＢＯＳＴ
装置の制御の容易化を図ると共に、汎用性を向上するこ
とができる半導体集積回路の試験装置及び試験方法を提
供することを目的とする。
【００２３】
【課題を解決するための手段】この発明に係る半導体集
積回路の試験装置は、アナログ信号をデジタル信号に変
換するＡ／Ｄ変換回路とデジタル信号をアナログ信号に
変換するＤ／Ａ変換回路とを含んだ被試験半導体集積回
路、この被試験半導体集積回路と信号のやり取りを行う
ことにより被試験半導体集積回路のテストを行うテスト
回路基板、このテスト回路基板の近傍に配置されテスト
回路基板に接続されたテスト補助装置、およびテスト補
助装置に接続されＣＰＵを有する外部制御装置を備え、
テスト補助装置は、外部制御装置のＣＰＵとの間で信号
のやり取りを行なうインターフェースと、このインター
フェースを介して得られたＣＰＵからの信号に基づいて
デジタル試験信号を発生し、被試験半導体集積回路のＤ
／Ａ変換回路に供給するデータ回路と、このデータ回路
からのデジタル試験信号をアナログ試験信号に変換して
被試験半導体集積回路のＡ／Ｄ変換回路に供給する試験
用Ｄ／Ａ変換回路と、被試験半導体集積回路のＤ／Ａ変
換回路のアナログ試験出力をデジタル試験出力に変換す
る試験用Ａ／Ｄ変換回路と、被試験半導体集積回路のＡ
／Ｄ変換回路からのデジタル試験出力と試験用Ａ／Ｄ変
換回路のデジタル試験出力を記憶する測定データメモリ
と、外部制御装置のＣＰＵからの制御信号に基づいて測
定データメモリに記憶された各デジタル試験出力を解析
すると共に、解析結果をインターフェースを介して外部
制御装置に与える解析部とを有するものである。
積回路の試験装置は、アナログ信号をデジタル信号に変
換するＡ／Ｄ変換回路とデジタル信号をアナログ信号に
変換するＤ／Ａ変換回路とを含んだ被試験半導体集積回
路、この被試験半導体集積回路と信号のやり取りを行う
ことにより被試験半導体集積回路のテストを行うテスト
回路基板、このテスト回路基板の近傍に配置されテスト
回路基板に接続されたテスト補助装置、およびテスト補
助装置に接続されＣＰＵを有する外部制御装置を備え、
テスト補助装置は、外部制御装置のＣＰＵとの間で信号
のやり取りを行なうインターフェースと、このインター
フェースを介して得られたＣＰＵからの信号に基づいて
デジタル試験信号を発生し、被試験半導体集積回路のＤ
／Ａ変換回路に供給するデータ回路と、このデータ回路
からのデジタル試験信号をアナログ試験信号に変換して
被試験半導体集積回路のＡ／Ｄ変換回路に供給する試験
用Ｄ／Ａ変換回路と、被試験半導体集積回路のＤ／Ａ変
換回路のアナログ試験出力をデジタル試験出力に変換す
る試験用Ａ／Ｄ変換回路と、被試験半導体集積回路のＡ
／Ｄ変換回路からのデジタル試験出力と試験用Ａ／Ｄ変
換回路のデジタル試験出力を記憶する測定データメモリ
と、外部制御装置のＣＰＵからの制御信号に基づいて測
定データメモリに記憶された各デジタル試験出力を解析
すると共に、解析結果をインターフェースを介して外部
制御装置に与える解析部とを有するものである。
【００２４】この発明に係る半導体集積回路の試験装置
は、また、アナログ信号をデジタル信号に変換するＡ／
Ｄ変換回路とデジタル信号をアナログ信号に変換するＤ
／Ａ変換回路とを含んだ被試験半導体集積回路、この被
試験半導体集積回路と信号のやり取りを行うことにより
被試験半導体集積回路のテストを行うテスト回路基板、
このテスト回路基板の近傍に配置されテスト回路基板に
接続されたテスト補助装置、およびテスト補助装置に接
続され、テストプログラムに基づいてクロック信号とテ
ストパターン信号から信号波形を形成して出力する外部
制御装置を備え、テスト補助装置は、外部制御装置との
間で信号のやり取りを行なうインターフェースと、この
インターフェースを介して得られた信号波形出力に基づ
いてデジタル試験信号を発生し、被試験半導体集積回路
のＤ／Ａ変換回路に供給するデータ回路と、このデータ
回路からのデジタル試験信号をアナログ試験信号に変換
して被試験半導体集積回路のＡ／Ｄ変換回路に供給する
試験用Ｄ／Ａ変換回路と、被試験半導体集積回路のＤ／
Ａ変換回路のアナログ試験出力をデジタル試験出力に変
換する試験用Ａ／Ｄ変換回路と、被試験半導体集積回路
のＡ／Ｄ変換回路からのデジタル試験出力と前記試験用
Ａ／Ｄ変換回路のデジタル試験出力を記憶する測定デー
タメモリと、測定データメモリに記憶された各デジタル
試験出力を解析し、解析結果をインターフェースを介し
て外部制御装置に与える解析部とを有し、外部制御装置
は解析結果について判定を行なうようにしたものであ
る。
は、また、アナログ信号をデジタル信号に変換するＡ／
Ｄ変換回路とデジタル信号をアナログ信号に変換するＤ
／Ａ変換回路とを含んだ被試験半導体集積回路、この被
試験半導体集積回路と信号のやり取りを行うことにより
被試験半導体集積回路のテストを行うテスト回路基板、
このテスト回路基板の近傍に配置されテスト回路基板に
接続されたテスト補助装置、およびテスト補助装置に接
続され、テストプログラムに基づいてクロック信号とテ
ストパターン信号から信号波形を形成して出力する外部
制御装置を備え、テスト補助装置は、外部制御装置との
間で信号のやり取りを行なうインターフェースと、この
インターフェースを介して得られた信号波形出力に基づ
いてデジタル試験信号を発生し、被試験半導体集積回路
のＤ／Ａ変換回路に供給するデータ回路と、このデータ
回路からのデジタル試験信号をアナログ試験信号に変換
して被試験半導体集積回路のＡ／Ｄ変換回路に供給する
試験用Ｄ／Ａ変換回路と、被試験半導体集積回路のＤ／
Ａ変換回路のアナログ試験出力をデジタル試験出力に変
換する試験用Ａ／Ｄ変換回路と、被試験半導体集積回路
のＡ／Ｄ変換回路からのデジタル試験出力と前記試験用
Ａ／Ｄ変換回路のデジタル試験出力を記憶する測定デー
タメモリと、測定データメモリに記憶された各デジタル
試験出力を解析し、解析結果をインターフェースを介し
て外部制御装置に与える解析部とを有し、外部制御装置
は解析結果について判定を行なうようにしたものであ
る。
【００２５】この発明に係る半導体集積回路の試験装置
は、また、外部制御装置をテスタとしたものである。
は、また、外部制御装置をテスタとしたものである。
【００２６】この発明に係る半導体集積回路の試験装置
は、また、アナログ信号をデジタル信号に変換するＡ／
Ｄ変換回路とデジタル信号をアナログ信号に変換するＤ
／Ａ変換回路とを含んだ被試験半導体集積回路、この被
試験半導体集積回路と信号のやり取りを行うことにより
被試験半導体集積回路のテストを行うテスト回路基板、
このテスト回路基板の近傍に配置されテスト回路基板に
接続されたテスト補助装置、およびテスト補助装置に接
続された外部制御装置を備え、テスト補助装置は、外部
制御装置との間で複数の通信形式により通信し得ると共
に、テスト補助装置内で専用のバス形式に変換するよう
にされた通信形式変換モジュールと、デジタル試験信号
を発生して被試験半導体集積回路のＤ／Ａ変換回路に供
給するデータ回路と、このデータ回路からのデジタル試
験信号をアナログ試験信号に変換して被試験半導体集積
回路のＡ／Ｄ変換回路に供給する試験用Ｄ／Ａ変換回路
と、被試験半導体集積回路のＤ／Ａ変換回路のアナログ
試験出力をデジタル試験出力に変換する試験用Ａ／Ｄ変
換回路と、被試験半導体集積回路のＡ／Ｄ変換回路から
のデジタル試験出力と試験用Ａ／Ｄ変換回路のデジタル
試験出力を記憶する測定データメモリと、測定データメ
モリに記憶された各デジタル試験出力を解析し、解析結
果を外部制御装置に与える解析部とを有するものであ
る。
は、また、アナログ信号をデジタル信号に変換するＡ／
Ｄ変換回路とデジタル信号をアナログ信号に変換するＤ
／Ａ変換回路とを含んだ被試験半導体集積回路、この被
試験半導体集積回路と信号のやり取りを行うことにより
被試験半導体集積回路のテストを行うテスト回路基板、
このテスト回路基板の近傍に配置されテスト回路基板に
接続されたテスト補助装置、およびテスト補助装置に接
続された外部制御装置を備え、テスト補助装置は、外部
制御装置との間で複数の通信形式により通信し得ると共
に、テスト補助装置内で専用のバス形式に変換するよう
にされた通信形式変換モジュールと、デジタル試験信号
を発生して被試験半導体集積回路のＤ／Ａ変換回路に供
給するデータ回路と、このデータ回路からのデジタル試
験信号をアナログ試験信号に変換して被試験半導体集積
回路のＡ／Ｄ変換回路に供給する試験用Ｄ／Ａ変換回路
と、被試験半導体集積回路のＤ／Ａ変換回路のアナログ
試験出力をデジタル試験出力に変換する試験用Ａ／Ｄ変
換回路と、被試験半導体集積回路のＡ／Ｄ変換回路から
のデジタル試験出力と試験用Ａ／Ｄ変換回路のデジタル
試験出力を記憶する測定データメモリと、測定データメ
モリに記憶された各デジタル試験出力を解析し、解析結
果を外部制御装置に与える解析部とを有するものであ
る。
【００２７】この発明に係る半導体集積回路の試験装置
は、また、外部制御装置をＰＤＡ等の携帯端末または汎
用ＰＣあるいはＥＷＳとしたものである。
は、また、外部制御装置をＰＤＡ等の携帯端末または汎
用ＰＣあるいはＥＷＳとしたものである。
【００２８】この発明に係る半導体集積回路の試験装置
は、また、アナログ信号をデジタル信号に変換するＡ／
Ｄ変換回路とデジタル信号をアナログ信号に変換するＤ
／Ａ変換回路とを含んだ被試験半導体集積回路、この被
試験半導体集積回路と信号のやり取りを行うことにより
被試験半導体集積回路のテストを行うテスト回路基板、
このテスト回路基板の近傍に配置されテスト回路基板に
接続されたテスト補助装置、およびテスト補助装置に接
続された外部制御装置を備え、テスト補助装置は、外部
制御装置との間で信号のやり取りを行なうインターフェ
ースと、外部制御装置との間で複数の通信形式により通
信し得ると共に、テスト補助装置内で専用のバス形式に
変換するようにされた通信形式変換モジュールと、デジ
タル試験信号を発生して被試験半導体集積回路のＤ／Ａ
変換回路に供給するデータ回路と、このデータ回路から
のデジタル試験信号をアナログ試験信号に変換して被試
験半導体集積回路のＡ／Ｄ変換回路に供給する試験用Ｄ
／Ａ変換回路と、被試験半導体集積回路のＤ／Ａ変換回
路のアナログ試験出力をデジタル試験出力に変換する試
験用Ａ／Ｄ変換回路と、被試験半導体集積回路のＡ／Ｄ
変換回路からのデジタル試験出力と試験用Ａ／Ｄ変換回
路のデジタル試験出力を記憶する測定データメモリと、
測定データメモリに記憶された各デジタル試験出力を解
析し、解析結果を外部制御装置に与える解析部とを有
し、インターフェースまたは通信形式変換モジュールに
接続された外部制御装置によって制御されるものであ
る。
は、また、アナログ信号をデジタル信号に変換するＡ／
Ｄ変換回路とデジタル信号をアナログ信号に変換するＤ
／Ａ変換回路とを含んだ被試験半導体集積回路、この被
試験半導体集積回路と信号のやり取りを行うことにより
被試験半導体集積回路のテストを行うテスト回路基板、
このテスト回路基板の近傍に配置されテスト回路基板に
接続されたテスト補助装置、およびテスト補助装置に接
続された外部制御装置を備え、テスト補助装置は、外部
制御装置との間で信号のやり取りを行なうインターフェ
ースと、外部制御装置との間で複数の通信形式により通
信し得ると共に、テスト補助装置内で専用のバス形式に
変換するようにされた通信形式変換モジュールと、デジ
タル試験信号を発生して被試験半導体集積回路のＤ／Ａ
変換回路に供給するデータ回路と、このデータ回路から
のデジタル試験信号をアナログ試験信号に変換して被試
験半導体集積回路のＡ／Ｄ変換回路に供給する試験用Ｄ
／Ａ変換回路と、被試験半導体集積回路のＤ／Ａ変換回
路のアナログ試験出力をデジタル試験出力に変換する試
験用Ａ／Ｄ変換回路と、被試験半導体集積回路のＡ／Ｄ
変換回路からのデジタル試験出力と試験用Ａ／Ｄ変換回
路のデジタル試験出力を記憶する測定データメモリと、
測定データメモリに記憶された各デジタル試験出力を解
析し、解析結果を外部制御装置に与える解析部とを有
し、インターフェースまたは通信形式変換モジュールに
接続された外部制御装置によって制御されるものであ
る。
【００２９】この発明に係る半導体集積回路の試験方法
は、上述した各構成の半導体集積回路の試験装置のいず
れか１つを用いて半導体集積回路の試験を行なうように
したものである。
は、上述した各構成の半導体集積回路の試験装置のいず
れか１つを用いて半導体集積回路の試験を行なうように
したものである。
【００３０】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図に基づいて説明する。図１は、実施の
形態１の構成及び試験方法を示す概略図である。この図
において、２０は上述したＢＯＳＴ装置、２１は同じく
ＢＯＳＴボード、２８はＢＯＳＴ装置２０の制御装置に
対するインターフェースである。また、４０Ａ及び４０
ＢはＢＯＳＴ装置２０に対する外部制御装置となるテス
タで、４０Ａまたは４０Ｂのいずれかがインターフェー
ス２８に接続される。先ず４０Ａを接続する場合につい
て説明する。テスタＣＰＵ制御端末４５を操作すること
によりＣＰＵユニット４６を動作させて試験用の制御信
号４４を発生させ、インターフェース２８を介してＢＯ
ＳＴ装置２０に供給して試験を行なうと共に、ＢＯＳＴ
装置２０から送り出されるテスト解析結果信号を制御信
号４４に含めてテスタ内に取り込む動作については上述
した通りである。
実施の形態１を図に基づいて説明する。図１は、実施の
形態１の構成及び試験方法を示す概略図である。この図
において、２０は上述したＢＯＳＴ装置、２１は同じく
ＢＯＳＴボード、２８はＢＯＳＴ装置２０の制御装置に
対するインターフェースである。また、４０Ａ及び４０
ＢはＢＯＳＴ装置２０に対する外部制御装置となるテス
タで、４０Ａまたは４０Ｂのいずれかがインターフェー
ス２８に接続される。先ず４０Ａを接続する場合につい
て説明する。テスタＣＰＵ制御端末４５を操作すること
によりＣＰＵユニット４６を動作させて試験用の制御信
号４４を発生させ、インターフェース２８を介してＢＯ
ＳＴ装置２０に供給して試験を行なうと共に、ＢＯＳＴ
装置２０から送り出されるテスト解析結果信号を制御信
号４４に含めてテスタ内に取り込む動作については上述
した通りである。
【００３１】この制御方式によれば、テスタとＢＯＳＴ
装置２０とを同一の制御装置で制御することができ、Ｂ
ＯＳＴ装置２０をあたかもテスタを制御しているかのよ
うに扱うことができて、制御の共通化を図ることができ
る。また４０Ｂによる場合は、テスタＣＰＵ制御端末４
５の操作により、テストプログラムの制御のもと、テス
タに一般的に存在するＴＧ（Timing Generator）部から
のクロック信号と、ＴＰＧ部４１からのテストパターン
信号とから波形形成部４７にて信号波形を形成し、ピン
エレクトロニクス部４８により電圧設定がなされ、ＢＯ
ＳＴ装置２０への制御信号４４として出力される。
装置２０とを同一の制御装置で制御することができ、Ｂ
ＯＳＴ装置２０をあたかもテスタを制御しているかのよ
うに扱うことができて、制御の共通化を図ることができ
る。また４０Ｂによる場合は、テスタＣＰＵ制御端末４
５の操作により、テストプログラムの制御のもと、テス
タに一般的に存在するＴＧ（Timing Generator）部から
のクロック信号と、ＴＰＧ部４１からのテストパターン
信号とから波形形成部４７にて信号波形を形成し、ピン
エレクトロニクス部４８により電圧設定がなされ、ＢＯ
ＳＴ装置２０への制御信号４４として出力される。
【００３２】一方、ＢＯＳＴ装置２０から出力される規
格判定あるいは解析結果（Pass ／Fail＝０／１情報）
については、通常のＤＵＴデータ出力を判定するかのよ
うに、ＴＰＧ部４１からのテストパターン（判定パター
ン）及びＴＧ部からの判定タイミングを示すストローブ
信号により、判定部４９にて判定を行ない、０／１情報
をテスタＣＰＵ４６に取り込み結果処理を行なう。４０
Ｂの方式によれば、テスタに標準的に設置されている機
能を使用するため、多種のテスタへの適用が容易となる
ものである。
格判定あるいは解析結果（Pass ／Fail＝０／１情報）
については、通常のＤＵＴデータ出力を判定するかのよ
うに、ＴＰＧ部４１からのテストパターン（判定パター
ン）及びＴＧ部からの判定タイミングを示すストローブ
信号により、判定部４９にて判定を行ない、０／１情報
をテスタＣＰＵ４６に取り込み結果処理を行なう。４０
Ｂの方式によれば、テスタに標準的に設置されている機
能を使用するため、多種のテスタへの適用が容易となる
ものである。
【００３３】実施の形態２．次に、この発明の実施の形
態２を図に基づいて説明する。図２は、実施の形態２の
構成及び試験方法を示す概略図である。この実施の形態
は、ＢＯＳＴ装置２０の制御装置としてＰＤＡ（Person
al Digital Assist ）等の携帯端末４０Ｃ、またはＥＷ
Ｓ（Engineering Work Station）４０Ｄあるいは汎用Ｐ
Ｃ（Personal Computer ）４０Ｅを使用し、これらの制
御装置とＢＯＳＴ装置２０との通信を一般的な通信形式
であるＵＳＢ(Universal Serial Bus)、ＲＳ２３２Ｃ、
ＩＥＥＥ１３９４、ＧＰＩＢ、ＬＡＮ(Local Area Netw
ork)等を使用し、ＢＯＳＴ装置側のインターフェースと
して各通信形式毎にインターフェースカードがあり、複
数の通信インターフェースカードを共有可能なスロット
を１つまたは複数設け、かつ、ＢＯＳＴ装置の専用バス
形式に変換する通信形式変換モジュール２９を備えてい
るものである。
態２を図に基づいて説明する。図２は、実施の形態２の
構成及び試験方法を示す概略図である。この実施の形態
は、ＢＯＳＴ装置２０の制御装置としてＰＤＡ（Person
al Digital Assist ）等の携帯端末４０Ｃ、またはＥＷ
Ｓ（Engineering Work Station）４０Ｄあるいは汎用Ｐ
Ｃ（Personal Computer ）４０Ｅを使用し、これらの制
御装置とＢＯＳＴ装置２０との通信を一般的な通信形式
であるＵＳＢ(Universal Serial Bus)、ＲＳ２３２Ｃ、
ＩＥＥＥ１３９４、ＧＰＩＢ、ＬＡＮ(Local Area Netw
ork)等を使用し、ＢＯＳＴ装置側のインターフェースと
して各通信形式毎にインターフェースカードがあり、複
数の通信インターフェースカードを共有可能なスロット
を１つまたは複数設け、かつ、ＢＯＳＴ装置の専用バス
形式に変換する通信形式変換モジュール２９を備えてい
るものである。
【００３４】この実施の形態では、前記インターフェー
スカード及び通信形式変換モジュールとしてＰＣで一般
的に採用されている周知のＰＣＩバス対応ＰＣカードに
よる通信形式の変更方式を示している。ＢＯＳＴ装置２
０のＬＳＩ設計評価解析ツールへの適用に際しては、測
定データを各種通信形式を通してＰＣへ取り込み、市販
の表計算Ｓ／Ｗ等によって加工したり、グラフ化するこ
とで測定結果を定量的に評価できるため、安価に実施す
ることができる。また、複数の通信形式でＢＯＳＴ装置
を制御することができるため、汎用性が向上し、例え
ば、設計評価と量産テストがＢＯＳＴ装置という共通シ
ステムで実施できることになり、設計品質へのフィード
バックの利便性も向上する。
スカード及び通信形式変換モジュールとしてＰＣで一般
的に採用されている周知のＰＣＩバス対応ＰＣカードに
よる通信形式の変更方式を示している。ＢＯＳＴ装置２
０のＬＳＩ設計評価解析ツールへの適用に際しては、測
定データを各種通信形式を通してＰＣへ取り込み、市販
の表計算Ｓ／Ｗ等によって加工したり、グラフ化するこ
とで測定結果を定量的に評価できるため、安価に実施す
ることができる。また、複数の通信形式でＢＯＳＴ装置
を制御することができるため、汎用性が向上し、例え
ば、設計評価と量産テストがＢＯＳＴ装置という共通シ
ステムで実施できることになり、設計品質へのフィード
バックの利便性も向上する。
【００３５】実施の形態３．次に、この発明の実施の形
態３を図に基づいて説明する。図３は、実施の形態３の
構成及び試験方法を示す概略図である。この図から明ら
かなように、実施の形態３は、上述した実施の形態１と
実施の形態２との複合形で、ＢＯＳＴ装置２０に、制御
装置４０Ａ、４０Ｂに対するインターフェース２８と、
制御装置４０Ｃ、４０Ｄ、４０Ｅに対応するための通信
形式変換モジュール２９とを設け、いずれの制御装置に
よっても制御できるようにしたものである。従って、多
種のテスタへの適用が容易となり、かつ、複数の通信形
式でＢＯＳＴ装置を制御することができるため、汎用性
が向上し、利便性も向上する。
態３を図に基づいて説明する。図３は、実施の形態３の
構成及び試験方法を示す概略図である。この図から明ら
かなように、実施の形態３は、上述した実施の形態１と
実施の形態２との複合形で、ＢＯＳＴ装置２０に、制御
装置４０Ａ、４０Ｂに対するインターフェース２８と、
制御装置４０Ｃ、４０Ｄ、４０Ｅに対応するための通信
形式変換モジュール２９とを設け、いずれの制御装置に
よっても制御できるようにしたものである。従って、多
種のテスタへの適用が容易となり、かつ、複数の通信形
式でＢＯＳＴ装置を制御することができるため、汎用性
が向上し、利便性も向上する。
【００３６】
【発明の効果】この発明に係る試験装置および試験方法
は、ＢＯＳＴ装置と外部制御装置のＣＰＵとの間で信号
のやり取りを行なうインターフェースを設け、このイン
ターフェースを介してテスト用の制御信号及びテスト解
析結果信号のやり取りを行ない、テスタに標準的に設置
されている機能を使用するようにしているため、多種の
テスタへの適用が容易となる。
は、ＢＯＳＴ装置と外部制御装置のＣＰＵとの間で信号
のやり取りを行なうインターフェースを設け、このイン
ターフェースを介してテスト用の制御信号及びテスト解
析結果信号のやり取りを行ない、テスタに標準的に設置
されている機能を使用するようにしているため、多種の
テスタへの適用が容易となる。
【００３７】この発明に係る試験装置および試験方法
は、また、ＢＯＳＴ装置に通信形式変換モジュールを設
け、複数の通信形式でＢＯＳＴ装置を制御することがで
きるようにしているため、汎用性と利便性が向上するも
のである。
は、また、ＢＯＳＴ装置に通信形式変換モジュールを設
け、複数の通信形式でＢＯＳＴ装置を制御することがで
きるようにしているため、汎用性と利便性が向上するも
のである。
【図１】 この発明の実施の形態１の構成及び試験方法
を示す概略図である。
を示す概略図である。
【図２】 この発明の実施の形態２の構成及び試験方法
を示す概略図である。
を示す概略図である。
【図３】 この発明の実施の形態３の構成及び試験方法
を示す概略図である。
を示す概略図である。
【図４】 改良された従来技術の構成を示す概略図であ
る。
る。
【図５】 図４に示す装置の電気回路の構成を示すブロ
ック図である。
ック図である。
２０ ＢＯＳＴ装置、 ２１ ＢＯＳＴボード、
２８ インターフェース、 ４０Ａ、４０Ｂ テス
タ、 ４１ ＴＰＧ部 ４５ テスタＣＰＵ制御端
末、 ４６ ＣＰＵユニット、 ４７ 波形形成
部、 ４８ ピンエレクトロニクス部、 ４９ 判
定部。
２８ インターフェース、 ４０Ａ、４０Ｂ テス
タ、 ４１ ＴＰＧ部 ４５ テスタＣＰＵ制御端
末、 ４６ ＣＰＵユニット、 ４７ 波形形成
部、 ４８ ピンエレクトロニクス部、 ４９ 判
定部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｍ 1/10 Ｇ０１Ｒ 31/28 Ｒ (72)発明者 山田 真二 兵庫県伊丹市瑞原四丁目ｌ番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 船倉 輝彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA09 AB01 AE08 AE10 AE11 AE12 AE14 AF10 AG01 AG07 AH02 AJ07 AK15 5J022 AA01 AB01 BA01 BA05 CD02 CE01 CE05 CG01
Claims (7)
- 【請求項１】 アナログ信号をデジタル信号に変換する
Ａ／Ｄ変換回路とデジタル信号をアナログ信号に変換す
るＤ／Ａ変換回路とを含んだ被試験半導体集積回路、こ
の被試験半導体集積回路と信号のやり取りを行うことに
より前記被試験半導体集積回路のテストを行うテスト回
路基板、このテスト回路基板の近傍に配置され前記テス
ト回路基板に接続されたテスト補助装置、および前記テ
スト補助装置に接続されＣＰＵを有する外部制御装置を
備え、前記テスト補助装置は、前記外部制御装置のＣＰ
Ｕとの間で信号のやり取りを行なうインターフェース
と、このインターフェースを介して得られた前記ＣＰＵ
からの信号に基づいてデジタル試験信号を発生し、前記
被試験半導体集積回路のＤ／Ａ変換回路に供給するデー
タ回路と、このデータ回路からのデジタル試験信号をア
ナログ試験信号に変換して前記被試験半導体集積回路の
Ａ／Ｄ変換回路に供給する試験用Ｄ／Ａ変換回路と、前
記被試験半導体集積回路のＤ／Ａ変換回路のアナログ試
験出力をデジタル試験出力に変換する試験用Ａ／Ｄ変換
回路と、前記被試験半導体集積回路のＡ／Ｄ変換回路か
らのデジタル試験出力と前記試験用Ａ／Ｄ変換回路のデ
ジタル試験出力を記憶する測定データメモリと、前記外
部制御装置のＣＰＵからの制御信号に基づいて前記測定
データメモリに記憶された前記各デジタル試験出力を解
析すると共に、解析結果を前記インターフェースを介し
て前記外部制御装置に与える解析部とを有することを特
徴とする半導体集積回路の試験装置。 - 【請求項２】 アナログ信号をデジタル信号に変換する
Ａ／Ｄ変換回路とデジタル信号をアナログ信号に変換す
るＤ／Ａ変換回路とを含んだ被試験半導体集積回路、こ
の被試験半導体集積回路と信号のやり取りを行うことに
より前記被試験半導体集積回路のテストを行うテスト回
路基板、このテスト回路基板の近傍に配置され前記テス
ト回路基板に接続されたテスト補助装置、および前記テ
スト補助装置に接続され、テストプログラムに基づいて
クロック信号とテストパターン信号から信号波形を形成
して出力する外部制御装置を備え、前記テスト補助装置
は、前記外部制御装置との間で信号のやり取りを行なう
インターフェースと、このインターフェースを介して得
られた前記信号波形出力に基づいてデジタル試験信号を
発生し、前記被試験半導体集積回路のＤ／Ａ変換回路に
供給するデータ回路と、このデータ回路からのデジタル
試験信号をアナログ試験信号に変換して前記被試験半導
体集積回路のＡ／Ｄ変換回路に供給する試験用Ｄ／Ａ変
換回路と、前記被試験半導体集積回路のＤ／Ａ変換回路
のアナログ試験出力をデジタル試験出力に変換する試験
用Ａ／Ｄ変換回路と、前記被試験半導体集積回路のＡ／
Ｄ変換回路からのデジタル試験出力と前記試験用Ａ／Ｄ
変換回路のデジタル試験出力を記憶する測定データメモ
リと、前記測定データメモリに記憶された前記各デジタ
ル試験出力を解析し、解析結果を前記インターフェース
を介して前記外部制御装置に与える解析部とを有し、前
記外部制御装置は前記解析結果について判定を行なうよ
うにしたことを特徴とする半導体集積回路の試験装置。 - 【請求項３】 外部制御装置はテスタであることを特徴
とする請求項１または請求項２記載の半導体集積回路の
試験装置。 - 【請求項４】 アナログ信号をデジタル信号に変換する
Ａ／Ｄ変換回路とデジタル信号をアナログ信号に変換す
るＤ／Ａ変換回路とを含んだ被試験半導体集積回路、こ
の被試験半導体集積回路と信号のやり取りを行うことに
より前記被試験半導体集積回路のテストを行うテスト回
路基板、このテスト回路基板の近傍に配置され前記テス
ト回路基板に接続されたテスト補助装置、および前記テ
スト補助装置に接続された外部制御装置を備え、前記テ
スト補助装置は、前記外部制御装置との間で複数の通信
形式により通信し得ると共に、テスト補助装置内で専用
のバス形式に変換するようにされた通信形式変換モジュ
ールと、デジタル試験信号を発生して前記被試験半導体
集積回路のＤ／Ａ変換回路に供給するデータ回路と、こ
のデータ回路からのデジタル試験信号をアナログ試験信
号に変換して前記被試験半導体集積回路のＡ／Ｄ変換回
路に供給する試験用Ｄ／Ａ変換回路と、前記被試験半導
体集積回路のＤ／Ａ変換回路のアナログ試験出力をデジ
タル試験出力に変換する試験用Ａ／Ｄ変換回路と、前記
被試験半導体集積回路のＡ／Ｄ変換回路からのデジタル
試験出力と前記試験用Ａ／Ｄ変換回路のデジタル試験出
力を記憶する測定データメモリと、前記測定データメモ
リに記憶された前記各デジタル試験出力を解析し、解析
結果を前記外部制御装置に与える解析部とを有すること
を特徴とする半導体集積回路の試験装置。 - 【請求項５】 外部制御装置は、ＰＤＡ等の携帯端末ま
たは汎用ＰＣあるいはＥＷＳであることを特徴とする請
求項４記載の半導体集積回路の試験装置。 - 【請求項６】 アナログ信号をデジタル信号に変換する
Ａ／Ｄ変換回路とデジタル信号をアナログ信号に変換す
るＤ／Ａ変換回路とを含んだ被試験半導体集積回路、こ
の被試験半導体集積回路と信号のやり取りを行うことに
より前記被試験半導体集積回路のテストを行うテスト回
路基板、このテスト回路基板の近傍に配置され前記テス
ト回路基板に接続されたテスト補助装置、および前記テ
スト補助装置に接続された外部制御装置を備え、前記テ
スト補助装置は、前記外部制御装置との間で信号のやり
取りを行なうインターフェースと、前記外部制御装置と
の間で複数の通信形式により通信し得ると共に、前記テ
スト補助装置内で専用のバス形式に変換するようにされ
た通信形式変換モジュールと、デジタル試験信号を発生
して前記被試験半導体集積回路のＤ／Ａ変換回路に供給
するデータ回路と、このデータ回路からのデジタル試験
信号をアナログ試験信号に変換して前記被試験半導体集
積回路のＡ／Ｄ変換回路に供給する試験用Ｄ／Ａ変換回
路と、前記被試験半導体集積回路のＤ／Ａ変換回路のア
ナログ試験出力をデジタル試験出力に変換する試験用Ａ
／Ｄ変換回路と、前記被試験半導体集積回路のＡ／Ｄ変
換回路からのデジタル試験出力と前記試験用Ａ／Ｄ変換
回路のデジタル試験出力を記憶する測定データメモリ
と、前記測定データメモリに記憶された前記各デジタル
試験出力を解析し、解析結果を前記外部制御装置に与え
る解析部とを有し、前記インターフェースまたは通信形
式変換モジュールに接続された外部制御装置によって制
御されることを特徴とする半導体集積回路の試験装置。 - 【請求項７】 請求項１〜請求項６のいずれか１項記載
の半導体集積回路の試験装置を用いて半導体集積回路の
試験を行なうようにしたことを特徴とする半導体集積回
路の試験方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001032848A JP2002236150A (ja) | 2001-02-08 | 2001-02-08 | 半導体集積回路の試験装置及び試験方法 |
| US09/927,471 US6628137B2 (en) | 2001-02-08 | 2001-08-13 | Apparatus and method for testing semiconductor integrated circuit |
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- 2001-08-13 US US09/927,471 patent/US6628137B2/en not_active Expired - Fee Related
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