JP2002236153A - 半導体試験装置および半導体装置の試験方法 - Google Patents
半導体試験装置および半導体装置の試験方法Info
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Abstract
(57)【要約】
【課題】 コストの低廉化、多種ＬＳＩ試験装置ヘの適
用化、被測定ＬＳＩ多品種への適用の容易化、装置品質
管理の容易化、ＬＳＩ設計品質の向上、安価なＬＳＩ設
計評価、解析システムヘの展開の容易化、テスト解析シ
ステムの標準化を図る。 【解決手段】 ＤＵＴ３０からのアナログ出力をＡ／Ｄ
変換するＡ／Ｄ変換器２２と、外部からの起動信号に基
づいてＡ／Ｄ変換器２２の制御信号を生成する制御信号
生成回路２１と、Ａ／Ｄ変換器２２の出力を測定データ
として変換毎に記憶する測定データメモリ２５と、その
アドレス信号を生成するアドレスカウンタ２５と、ＤＵ
Ｔ置３０へ入力するデータを生成するＤＡＣカウンタ２
６と、Ａ／Ｄ変換中を示すフラグ信号に基づいてアドレ
スカウンタ２５の更新信号、測定データメモリ２４のメ
モリ書込み信号、およびＤＡＣカウンタ２６の更新信号
を生成するデータ書込み制御回路２３とを備える。
用化、被測定ＬＳＩ多品種への適用の容易化、装置品質
管理の容易化、ＬＳＩ設計品質の向上、安価なＬＳＩ設
計評価、解析システムヘの展開の容易化、テスト解析シ
ステムの標準化を図る。 【解決手段】 ＤＵＴ３０からのアナログ出力をＡ／Ｄ
変換するＡ／Ｄ変換器２２と、外部からの起動信号に基
づいてＡ／Ｄ変換器２２の制御信号を生成する制御信号
生成回路２１と、Ａ／Ｄ変換器２２の出力を測定データ
として変換毎に記憶する測定データメモリ２５と、その
アドレス信号を生成するアドレスカウンタ２５と、ＤＵ
Ｔ置３０へ入力するデータを生成するＤＡＣカウンタ２
６と、Ａ／Ｄ変換中を示すフラグ信号に基づいてアドレ
スカウンタ２５の更新信号、測定データメモリ２４のメ
モリ書込み信号、およびＤＡＣカウンタ２６の更新信号
を生成するデータ書込み制御回路２３とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩ試験装置
（以下、テスタと称す。）の被測定ＬＳＩ（以下、ＤＵ
Ｔと称す。）の一つである特にアナログ回路（ＡＤＣ、
ＤＡＣ）試験を行う半導体試験装置およびこれを用いた
半導体装置の試験方法に関するものである。
（以下、テスタと称す。）の被測定ＬＳＩ（以下、ＤＵ
Ｔと称す。）の一つである特にアナログ回路（ＡＤＣ、
ＤＡＣ）試験を行う半導体試験装置およびこれを用いた
半導体装置の試験方法に関するものである。
【０００２】
【従来の技術】近年、システムＬＳＩ（機能的にシステ
ム化された複数回路モジュールで構成されている１チッ
プＬＳＩ、またはそのチップセット）の分野において、
高性能、高精度のディジタル回路、アナログ回路の混合
化（以下、ミックス・ド・シグナル化と称す。）が急速
に進んでおり、これに対応すべく、テスタ各社からミッ
クス・ド・シグナル化対応のテスタが提供されている
が、その高性能仕様から、高額化は避けられない状況で
ある。これに対し、既存の低速、低精度テスタ（ロジッ
クＬＳＩ用テスタ等）を再利用することにより、テスタ
コスト低減を推進することが一つの解決策として挙げら
れている。
ム化された複数回路モジュールで構成されている１チッ
プＬＳＩ、またはそのチップセット）の分野において、
高性能、高精度のディジタル回路、アナログ回路の混合
化（以下、ミックス・ド・シグナル化と称す。）が急速
に進んでおり、これに対応すべく、テスタ各社からミッ
クス・ド・シグナル化対応のテスタが提供されている
が、その高性能仕様から、高額化は避けられない状況で
ある。これに対し、既存の低速、低精度テスタ（ロジッ
クＬＳＩ用テスタ等）を再利用することにより、テスタ
コスト低減を推進することが一つの解決策として挙げら
れている。
【０００３】しかし、特に問題になっているものが、高
精度化の進むアナログ回路：ＤＡＣ（Digital to Analo
g Converter）およびＡＤＣ（Analog to Digital Conve
rter）の特性試験である。一般的なテスタの試験環境で
は、テスタ内部の測定装置からＤＵＴまでの測定経路に
は、複数のテスタ・ＤＵＴ間接続治具（ＤＵＴボード、
ケーブル等）が存在し、また、経路長も長く、ノイズ発
生、測定精度低下の要因となっている。また、低速テス
タによれば、その速度制約から、実使用速度での試験が
不可能な点や、量産試験での試験時間への影響が懸念さ
れる。
精度化の進むアナログ回路：ＤＡＣ（Digital to Analo
g Converter）およびＡＤＣ（Analog to Digital Conve
rter）の特性試験である。一般的なテスタの試験環境で
は、テスタ内部の測定装置からＤＵＴまでの測定経路に
は、複数のテスタ・ＤＵＴ間接続治具（ＤＵＴボード、
ケーブル等）が存在し、また、経路長も長く、ノイズ発
生、測定精度低下の要因となっている。また、低速テス
タによれば、その速度制約から、実使用速度での試験が
不可能な点や、量産試験での試験時間への影響が懸念さ
れる。
【０００４】図７はＤＵＴのＤＡＣ試験方法について、
上述の試験時間短縮の解決策として考案された、ＤＵＴ
近傍の外部ＡＤＣ装置による試験手法を用いた従来の半
導体試験装置におけるＢＯＳＴ装置を示す構成図であ
る。
上述の試験時間短縮の解決策として考案された、ＤＵＴ
近傍の外部ＡＤＣ装置による試験手法を用いた従来の半
導体試験装置におけるＢＯＳＴ装置を示す構成図であ
る。
【０００５】図において、１はテスタ、２はＤＵＴ、３
はＤＵＴ２のＤ／Ａ変換部、４はＤＵＴ２の出力部、５
はＤＵＴ２のＣＰＵ、６はＡ／Ｄ変換器、７はテスタ１
から入力するディジタル信号、８は変換されたアナログ
信号、９はＡ／Ｄ変換されたディジタル信号、１０はテ
スタ１のＣＰＵ、１１はＲＡＭ、１２はＲＡＭ１１の入
出力の制御信号、１３はＲＡＭ１から出力されたディジ
タル信号である。
はＤＵＴ２のＤ／Ａ変換部、４はＤＵＴ２の出力部、５
はＤＵＴ２のＣＰＵ、６はＡ／Ｄ変換器、７はテスタ１
から入力するディジタル信号、８は変換されたアナログ
信号、９はＡ／Ｄ変換されたディジタル信号、１０はテ
スタ１のＣＰＵ、１１はＲＡＭ、１２はＲＡＭ１１の入
出力の制御信号、１３はＲＡＭ１から出力されたディジ
タル信号である。
【０００６】次に動作について、説明する。テスタ１か
ら入力するディジタル信号７をＤＵＴ２のＤ／Ａ変換部
３でＤ／Ａ変換し、この変換データをＡ／Ｄ変換器６で
Ａ／Ｄ変換してＲＡＭ１１に格納するという動作を全て
のデータに対して行った後、ＲＡＭ１１から格納された
データを出力させ、その出力データとＤＵＴ２のＤ／Ａ
変換部３への入力データをテスタ１で比較し判定する。
ら入力するディジタル信号７をＤＵＴ２のＤ／Ａ変換部
３でＤ／Ａ変換し、この変換データをＡ／Ｄ変換器６で
Ａ／Ｄ変換してＲＡＭ１１に格納するという動作を全て
のデータに対して行った後、ＲＡＭ１１から格納された
データを出力させ、その出力データとＤＵＴ２のＤ／Ａ
変換部３への入力データをテスタ１で比較し判定する。
【０００７】また、図８はＤＵＴのＡＤＣ試験方法につ
いて、上述の試験時間短縮の解決策として考案された、
ＤＵＴ近傍の外部ＤＡＣ装置による試験手法を用いた従
来の半導体試験装置におけるＢＯＳＴ装置を示す構成図
である。なお、図８において、図７と対応する部分には
同一符号を付し、その詳細説明を省略する。
いて、上述の試験時間短縮の解決策として考案された、
ＤＵＴ近傍の外部ＤＡＣ装置による試験手法を用いた従
来の半導体試験装置におけるＢＯＳＴ装置を示す構成図
である。なお、図８において、図７と対応する部分には
同一符号を付し、その詳細説明を省略する。
【０００８】図において、１４はＤ／Ａ変換器、１５は
ＤＵＴ、１６はＤＵＴ１５のＡ／Ｄ変換部、１７はＤＵ
Ｔ１５の出力部、１８はＤＵＴ１５のＣＰＵである。
ＤＵＴ、１６はＤＵＴ１５のＡ／Ｄ変換部、１７はＤＵ
Ｔ１５の出力部、１８はＤＵＴ１５のＣＰＵである。
【０００９】次に動作について、説明する。テスタ１か
ら入力するディジタル信号７をＤ／Ａ変換器１４でＤ／
Ａ変換し、更に、ＤＵＴ１５のＡ／Ｄ変換部１６でＡ／
Ｄ変換し、この変換データをＲＡＭ１１に格納するとい
う動作を全てのデータに対して行った後、ＲＡＭ１１か
ら格納されたデータを出力させ、その出力データとＤ／
Ａ変換器１４への入力データをテスタ１で比較し判定す
る。
ら入力するディジタル信号７をＤ／Ａ変換器１４でＤ／
Ａ変換し、更に、ＤＵＴ１５のＡ／Ｄ変換部１６でＡ／
Ｄ変換し、この変換データをＲＡＭ１１に格納するとい
う動作を全てのデータに対して行った後、ＲＡＭ１１か
ら格納されたデータを出力させ、その出力データとＤ／
Ａ変換器１４への入力データをテスタ１で比較し判定す
る。
【００１０】
【発明が解決しようとする課題】ところで、上述した図
７の従来装置の場合、次のような問題点があった。ま
ず、外部ＡＤＣ装置即ちＡ／Ｄ変換器に接続されている
測定データ記憶メモリ即ちＲＡＭのデータ、アドレス、
制御信号全てをテスタ（ＴＰＧ：Timing pattern Gener
ator、ＣＰＵ）より供給する必要があり、テスタ・ピン
エレクトロニクス数の占有から、複数同時測定での制約
が大きい。また、試験結果の判定処理を全試験終了後行
うだけで、実試験時間短縮の効果は低い。さらに、測定
データをテスタのＣＰＵヘアップロードする必要があ
り、通信時間等含め、処理時間が増加する可能性があ
る。その他、制御方法、手順が明示されていないことも
あり、試験時間短縮の手法として具体性に欠けている。
また、上述した図８の従来装置の場合も図７の従来装置
の場合と同様の問題点があった。
７の従来装置の場合、次のような問題点があった。ま
ず、外部ＡＤＣ装置即ちＡ／Ｄ変換器に接続されている
測定データ記憶メモリ即ちＲＡＭのデータ、アドレス、
制御信号全てをテスタ（ＴＰＧ：Timing pattern Gener
ator、ＣＰＵ）より供給する必要があり、テスタ・ピン
エレクトロニクス数の占有から、複数同時測定での制約
が大きい。また、試験結果の判定処理を全試験終了後行
うだけで、実試験時間短縮の効果は低い。さらに、測定
データをテスタのＣＰＵヘアップロードする必要があ
り、通信時間等含め、処理時間が増加する可能性があ
る。その他、制御方法、手順が明示されていないことも
あり、試験時間短縮の手法として具体性に欠けている。
また、上述した図８の従来装置の場合も図７の従来装置
の場合と同様の問題点があった。
【００１１】この発明は、上記の問題点を解決するため
になされたものであり、複数同時測定での制約が小さ
く、実試験時間の短縮が可能で、測定データをテスタの
ＣＰＵヘアップロードする必要性を不要とする半導体試
験装置およびこれを用いた半導体装置の試験方法を提供
することを目的とする。
になされたものであり、複数同時測定での制約が小さ
く、実試験時間の短縮が可能で、測定データをテスタの
ＣＰＵヘアップロードする必要性を不要とする半導体試
験装置およびこれを用いた半導体装置の試験方法を提供
することを目的とする。
【００１２】
【課題を解決するための手段】請求項１の発明に係る半
導体試験装置は、被測定回路からのアナログ出力をディ
ジタル信号に変換するＡ／Ｄ変換手段と、外部からの起
動信号に基づいて上記Ａ／Ｄ変換手段の制御信号を生成
する制御信号生成手段と、上記Ａ／Ｄ変換手段の出力信
号を測定データとして変換毎に記憶する記憶手段と、該
記憶手段のアドレス信号を生成するアドレス信号生成手
段と、上記被測定回路へ入力するデータを生成する入力
データ生成手段と、上記Ａ／Ｄ変換手段からの変換中を
示すフラグ信号に基づいて上記アドレス信号生成手段の
更新信号、上記記憶手段のメモリ書込み信号、および上
記入力データ生成手段の更新信号を生成するデータ書込
み制御手段とを備えたものである。
導体試験装置は、被測定回路からのアナログ出力をディ
ジタル信号に変換するＡ／Ｄ変換手段と、外部からの起
動信号に基づいて上記Ａ／Ｄ変換手段の制御信号を生成
する制御信号生成手段と、上記Ａ／Ｄ変換手段の出力信
号を測定データとして変換毎に記憶する記憶手段と、該
記憶手段のアドレス信号を生成するアドレス信号生成手
段と、上記被測定回路へ入力するデータを生成する入力
データ生成手段と、上記Ａ／Ｄ変換手段からの変換中を
示すフラグ信号に基づいて上記アドレス信号生成手段の
更新信号、上記記憶手段のメモリ書込み信号、および上
記入力データ生成手段の更新信号を生成するデータ書込
み制御手段とを備えたものである。
【００１３】請求項２の発明に係る半導体試験装置は、
被測定回路に対するアナログ入力を生成するＤ／Ａ変換
手段と、上記被測定回路からＡ／Ｄ変換された出力信号
を測定データとして変換毎に記憶する記憶手段と、該記
憶手段のアドレス信号を生成するアドレス信号生成手段
と、上記Ｄ／Ａ変換手段へ入力するデータを生成する入
力データ生成手段と、上記被測定回路からの変換中を示
すフラグ信号に基づいて上記アドレス信号生成手段の更
新信号、上記記憶手段のメモリ書込み信号、および上記
入力データ生成手段の更新信号を生成するデータ書込み
制御手段とを備えたものである。
被測定回路に対するアナログ入力を生成するＤ／Ａ変換
手段と、上記被測定回路からＡ／Ｄ変換された出力信号
を測定データとして変換毎に記憶する記憶手段と、該記
憶手段のアドレス信号を生成するアドレス信号生成手段
と、上記Ｄ／Ａ変換手段へ入力するデータを生成する入
力データ生成手段と、上記被測定回路からの変換中を示
すフラグ信号に基づいて上記アドレス信号生成手段の更
新信号、上記記憶手段のメモリ書込み信号、および上記
入力データ生成手段の更新信号を生成するデータ書込み
制御手段とを備えたものである。
【００１４】請求項３の発明に係る半導体試験装置は、
被測定回路からのアナログ出力をディジタル信号に変換
するＡ／Ｄ変換手段と、上記被測定回路に対するアナロ
グ入力を生成するＤ／Ａ変換手段と、上記Ａ／Ｄ変換手
段の出力信号および上記被測定回路からＡ／Ｄ変換され
た出力信号を測定データとして変換毎に記憶する記憶手
段と、該記憶手段のアドレス信号を生成するアドレス信
号生成手段と、上記被測定回路および上記Ｄ／Ａ変換手
段へ入力するデータを生成する入力データ生成手段と、
上記Ａ／Ｄ変換手段および上記被測定回路からの変換中
を示すフラグ信号に基づいて上記アドレス信号生成手段
の更新信号、上記記憶手段のメモリ書込み信号、および
上記入力データ生成手段の更新信号を生成するデータ書
込み制御手段と上記記憶手段から測定データを読み取
り、上記被測定回路に関する特性パラメータを算出して
所定の規格判定を行う判定手段とを備えたものである。
被測定回路からのアナログ出力をディジタル信号に変換
するＡ／Ｄ変換手段と、上記被測定回路に対するアナロ
グ入力を生成するＤ／Ａ変換手段と、上記Ａ／Ｄ変換手
段の出力信号および上記被測定回路からＡ／Ｄ変換され
た出力信号を測定データとして変換毎に記憶する記憶手
段と、該記憶手段のアドレス信号を生成するアドレス信
号生成手段と、上記被測定回路および上記Ｄ／Ａ変換手
段へ入力するデータを生成する入力データ生成手段と、
上記Ａ／Ｄ変換手段および上記被測定回路からの変換中
を示すフラグ信号に基づいて上記アドレス信号生成手段
の更新信号、上記記憶手段のメモリ書込み信号、および
上記入力データ生成手段の更新信号を生成するデータ書
込み制御手段と上記記憶手段から測定データを読み取
り、上記被測定回路に関する特性パラメータを算出して
所定の規格判定を行う判定手段とを備えたものである。
【００１５】請求項４の発明に係る半導体試験装置は、
請求項３の発明において、外部からの起動信号に基づい
て上記Ａ／Ｄ変換手段の制御信号を生成する制御信号生
成手段を備えたものである。
請求項３の発明において、外部からの起動信号に基づい
て上記Ａ／Ｄ変換手段の制御信号を生成する制御信号生
成手段を備えたものである。
【００１６】請求項５の発明に係る半導体試験装置は、
請求項３または４の発明において、上記判定手段は規格
判定結果を半導体制御装置に送信できる機能を有するも
のである。
請求項３または４の発明において、上記判定手段は規格
判定結果を半導体制御装置に送信できる機能を有するも
のである。
【００１７】請求項６の発明に係る半導体試験装置は、
請求項５の発明において、上記半導体制御装置を内蔵し
たものである。
請求項５の発明において、上記半導体制御装置を内蔵し
たものである。
【００１８】請求項７の発明に係る半導体試験装置は、
請求項３〜６のいずれかの発明において、上記被測定回
路に関する特性パラメータは微分直線性、積分非直線性
等上記被測定回路内蔵ＡＤＣ、ＤＡＣ特性パラメータで
あるものである。
請求項３〜６のいずれかの発明において、上記被測定回
路に関する特性パラメータは微分直線性、積分非直線性
等上記被測定回路内蔵ＡＤＣ、ＤＡＣ特性パラメータで
あるものである。
【００１９】請求項８の発明に係る半導体試験装置は、
請求項１〜７のいずれかの発明において、上記起動信号
を発生するディジタル信号発生手段を内部に設けたもの
である。
請求項１〜７のいずれかの発明において、上記起動信号
を発生するディジタル信号発生手段を内部に設けたもの
である。
【００２０】請求項９の発明に係る半導体装置の試験方
法は、請求項１〜８のいずれかに記載の半導体試験装置
を用いて半導体装置を試験するものである。
法は、請求項１〜８のいずれかに記載の半導体試験装置
を用いて半導体装置を試験するものである。
【００２１】
【発明の実施の形態】以下、この発明の一実施の形態
を、図に基づいて説明する。 実施の形態１．図１はこの発明の実施の形態１を示す構
成図である。図において、２０は半導体試験装置、２１
はディジタル信号発生手段としてのＤＵＴ制御ディジタ
ル信号発生装置５０からの試験装置ＡＤＣサンプリング
起動信号により、試験装置ＡＤＣの制御信号である、サ
ンプリングスタート信号およびサンプリングクロック信
号を生成する制御信号生成手段としての試験装置ＡＤＣ
用制御信号生成回路である。
を、図に基づいて説明する。 実施の形態１．図１はこの発明の実施の形態１を示す構
成図である。図において、２０は半導体試験装置、２１
はディジタル信号発生手段としてのＤＵＴ制御ディジタ
ル信号発生装置５０からの試験装置ＡＤＣサンプリング
起動信号により、試験装置ＡＤＣの制御信号である、サ
ンプリングスタート信号およびサンプリングクロック信
号を生成する制御信号生成手段としての試験装置ＡＤＣ
用制御信号生成回路である。
【００２２】２２は被測定回路であるＤＵＴ３０内蔵の
Ｄ／Ａ変換器（ＤＡＣ）３１からのアナログ出力をディ
ジタル信号に変換するＡ／Ｄ変換手段としてのＡ／Ｄ変
換器（ＡＤＣ）、２３はＡ／Ｄ変換器２２からのＢＵＳ
Ｙ（変換中を示すフラグ）信号より、記憶手段としての
測定データメモリ２４のアドレス信号生成手段としての
アドレスカウンタ２５の更新信号、測定データメモリ２
４のメモリ書き込み信号、および入力データ生成手段と
してのＤＡＣカウンタ２６の更新信号を生成するデータ
書込み制御手段としてのデータ書込み制御回路である。
Ｄ／Ａ変換器（ＤＡＣ）３１からのアナログ出力をディ
ジタル信号に変換するＡ／Ｄ変換手段としてのＡ／Ｄ変
換器（ＡＤＣ）、２３はＡ／Ｄ変換器２２からのＢＵＳ
Ｙ（変換中を示すフラグ）信号より、記憶手段としての
測定データメモリ２４のアドレス信号生成手段としての
アドレスカウンタ２５の更新信号、測定データメモリ２
４のメモリ書き込み信号、および入力データ生成手段と
してのＤＡＣカウンタ２６の更新信号を生成するデータ
書込み制御手段としてのデータ書込み制御回路である。
【００２３】測定データメモリ２４はＡ／Ｄ変換器２２
の出力信号である測定データを変換毎に記憶し、アドレ
スカウンタ２５は測定データメモリ２４のアドレス信号
を生成する。また、ＤＡＣカウンタ２６はＤＵＴ内蔵Ｄ
ＡＣ入力ディジタルコードを生成する。２７は半導体試
験制御装置４０に対して設けられたＩ／Ｆ（インタフェ
ース）、２８は後述のＤＵＴ（半導体集積回路）３０に
対して設けられたＩ／Ｆである。
の出力信号である測定データを変換毎に記憶し、アドレ
スカウンタ２５は測定データメモリ２４のアドレス信号
を生成する。また、ＤＡＣカウンタ２６はＤＵＴ内蔵Ｄ
ＡＣ入力ディジタルコードを生成する。２７は半導体試
験制御装置４０に対して設けられたＩ／Ｆ（インタフェ
ース）、２８は後述のＤＵＴ（半導体集積回路）３０に
対して設けられたＩ／Ｆである。
【００２４】ＤＵＴ３０はＤＡＣカウンタ２６からのデ
ィジタル信号をアナログ信号に変換し、Ｉ／Ｆ２８を介
してＡ／Ｄ変換器２２に供給するＤ／Ａ変換器３１と、
ＤＵＴ制御ディジタル信号発生装置５０からＤＵＴ・Ａ
ＤＣサンプリングスタート信号およびサンプリングクロ
ック信号が入力され、外部からのアナログ信号をディジ
タル信号に変換してＤＵＴ・ＡＤＣ信号として外部に出
力するＡ／Ｄ変換器３２とを有する。
ィジタル信号をアナログ信号に変換し、Ｉ／Ｆ２８を介
してＡ／Ｄ変換器２２に供給するＤ／Ａ変換器３１と、
ＤＵＴ制御ディジタル信号発生装置５０からＤＵＴ・Ａ
ＤＣサンプリングスタート信号およびサンプリングクロ
ック信号が入力され、外部からのアナログ信号をディジ
タル信号に変換してＤＵＴ・ＡＤＣ信号として外部に出
力するＡ／Ｄ変換器３２とを有する。
【００２５】なお、半導体試験制御装置４０およびＤＵ
Ｔ制御ディジタル信号発生装置５０は半導体試験装置２
０内に設けてもよい。
Ｔ制御ディジタル信号発生装置５０は半導体試験装置２
０内に設けてもよい。
【００２６】次に、動作について、図２を参照して説明
する。まず、ＤＡＣカウンタ２６よりＤＵＴ・ＤＡＣ入
力信号（図２ｉ）即ちディジタルコードをＤＵＴ３０内
蔵のＤ／Ａ変換器３１に入力する。Ｄ／Ａ変換器３１の
アナログ出力をＡ／Ｄ変換器２２に入力し、そのＡ／Ｄ
変換データ（測定結果）を、測定データメモリ２４に書
き込む。このときのＡ／Ｄ変換器２２のサンプリングス
タート信号（図２ｂ）、サンプリングクロック信号（図
２ｃ）はＤＵＴ制御ディジタル信号発生装置５０からの
サンプリング起動信号（図２ａ）により試験装置ＡＤＣ
用制御信号生成部２１で生成される。また、測定データ
メモリ２４への書き込み信号（図２ｆ）は試験装置ＡＤ
Ｃ変換ＢＵＳＹ（変換中を示すフラグ）信号（図２ｄ）
により、データ書込み制御部２３にて生成される。
する。まず、ＤＡＣカウンタ２６よりＤＵＴ・ＤＡＣ入
力信号（図２ｉ）即ちディジタルコードをＤＵＴ３０内
蔵のＤ／Ａ変換器３１に入力する。Ｄ／Ａ変換器３１の
アナログ出力をＡ／Ｄ変換器２２に入力し、そのＡ／Ｄ
変換データ（測定結果）を、測定データメモリ２４に書
き込む。このときのＡ／Ｄ変換器２２のサンプリングス
タート信号（図２ｂ）、サンプリングクロック信号（図
２ｃ）はＤＵＴ制御ディジタル信号発生装置５０からの
サンプリング起動信号（図２ａ）により試験装置ＡＤＣ
用制御信号生成部２１で生成される。また、測定データ
メモリ２４への書き込み信号（図２ｆ）は試験装置ＡＤ
Ｃ変換ＢＵＳＹ（変換中を示すフラグ）信号（図２ｄ）
により、データ書込み制御部２３にて生成される。
【００２７】次に、測定データメモリ２４のアドレスカ
ウンタ２５をインクリメントする。このときのアドレス
更新信号（図２ｆ）は、試験装置ＡＤＣ変換ＢＵＳＹ信
号によりデータ書込み制御部２３にて生成される。ＤＡ
Ｃカウンタ２６を次コードに更新し、ＤＵＴ・ＤＡＣ出
力信号（図２ｊ）を変化させる。このときのＤＡＣカウ
ンタ更新信号（図２ｈ）は、試験装置ＡＤＣ変換ＢＵＳ
Ｙ信号によりデータ書込み制御部２３にて生成される。
以降、ＤＵＴ・ＤＡＣ入力が、ＤＡＣカウンタ２６（ま
たはアドレスカウンタ２５）に設定した最終コードにな
るまで、上述の動作を繰り返す。
ウンタ２５をインクリメントする。このときのアドレス
更新信号（図２ｆ）は、試験装置ＡＤＣ変換ＢＵＳＹ信
号によりデータ書込み制御部２３にて生成される。ＤＡ
Ｃカウンタ２６を次コードに更新し、ＤＵＴ・ＤＡＣ出
力信号（図２ｊ）を変化させる。このときのＤＡＣカウ
ンタ更新信号（図２ｈ）は、試験装置ＡＤＣ変換ＢＵＳ
Ｙ信号によりデータ書込み制御部２３にて生成される。
以降、ＤＵＴ・ＤＡＣ入力が、ＤＡＣカウンタ２６（ま
たはアドレスカウンタ２５）に設定した最終コードにな
るまで、上述の動作を繰り返す。
【００２８】このように本実施の形態では、一般的なＤ
ＵＴ制御ディジタル信号発生装置からのサンプリング起
動信号のみで、ＤＵＴ内蔵ＤＡＣの測定が可能であり、
ディジタルコードの変更等が、試験装置のＨ／Ｗにより
自動的に行われ、Ｓ／Ｗ処理による待ち時間が介在する
ことなく、最短時間での測定ができ、ＤＵＴ内蔵ＤＡＣ
測定の高速化が図れる。
ＵＴ制御ディジタル信号発生装置からのサンプリング起
動信号のみで、ＤＵＴ内蔵ＤＡＣの測定が可能であり、
ディジタルコードの変更等が、試験装置のＨ／Ｗにより
自動的に行われ、Ｓ／Ｗ処理による待ち時間が介在する
ことなく、最短時間での測定ができ、ＤＵＴ内蔵ＤＡＣ
測定の高速化が図れる。
【００２９】実施の形態２．上記実施の形態１では、Ｄ
ＵＴ内蔵ＤＡＣ測定の高速化を図るものであるが、本実
施の形態は、一般的なＤＵＴ制御ディジタル信号発生装
置からのＤＵＴ内蔵ＡＤＣサンプリングスタート信号、
およびサンプリングクロック信号により、変換動作を開
始、変換中を示すフラグであるＢＵＳＹ信号をＤＵＴ外
部に出力するような、ＤＵＴ内蔵ＡＤＣの測定の高速化
を図るものである。
ＵＴ内蔵ＤＡＣ測定の高速化を図るものであるが、本実
施の形態は、一般的なＤＵＴ制御ディジタル信号発生装
置からのＤＵＴ内蔵ＡＤＣサンプリングスタート信号、
およびサンプリングクロック信号により、変換動作を開
始、変換中を示すフラグであるＢＵＳＹ信号をＤＵＴ外
部に出力するような、ＤＵＴ内蔵ＡＤＣの測定の高速化
を図るものである。
【００３０】図３はこの発明の実施の形態２を示す構成
図である。なお、図３において、図１と対応する部分に
は同一符号を付し、その詳細説明を省略する。図におい
て、２０Ａは半導体試験装置、２３ＡはＤＵＴ３０内蔵
のＡ／Ｄ変換器（ＡＤＣ）３２からのＢＵＳＹ（変換中
を示すフラグ）信号より、測定データメモリ２４のアド
レスカウンタ２５の更新信号、測定データメモリ２４の
メモリ書き込み信号、およびＤＡＣカウンタ２６の更新
信号を生成するデータ書込み制御手段としてのデータ書
込み制御回路である。
図である。なお、図３において、図１と対応する部分に
は同一符号を付し、その詳細説明を省略する。図におい
て、２０Ａは半導体試験装置、２３ＡはＤＵＴ３０内蔵
のＡ／Ｄ変換器（ＡＤＣ）３２からのＢＵＳＹ（変換中
を示すフラグ）信号より、測定データメモリ２４のアド
レスカウンタ２５の更新信号、測定データメモリ２４の
メモリ書き込み信号、およびＤＡＣカウンタ２６の更新
信号を生成するデータ書込み制御手段としてのデータ書
込み制御回路である。
【００３１】２９はＤＡＣカウンタ２６からの試験装置
ＤＡＣ入力信号をＤ／Ａ変換してＤＵＴ３０内蔵のＡ／
Ｄ変換器（ＡＤＣ）３２へのアナログ入力を生成するＤ
／Ａ変換手段としてのＤ／Ａ変換器である。そして、Ａ
／Ｄ変換器（ＡＤＣ）３２からのＤＵＴ・ＡＤＣ出力信
号が測定データとして測定データメモリ２４に供給され
るようになされている。その他の構成は、試験装置ＡＤ
Ｃ用制御信号生成回路２１およびＡ／Ｄ変換器２２が半
導体試験装置２０Ａから削除されている以外は図１の場
合と同様である。
ＤＡＣ入力信号をＤ／Ａ変換してＤＵＴ３０内蔵のＡ／
Ｄ変換器（ＡＤＣ）３２へのアナログ入力を生成するＤ
／Ａ変換手段としてのＤ／Ａ変換器である。そして、Ａ
／Ｄ変換器（ＡＤＣ）３２からのＤＵＴ・ＡＤＣ出力信
号が測定データとして測定データメモリ２４に供給され
るようになされている。その他の構成は、試験装置ＡＤ
Ｃ用制御信号生成回路２１およびＡ／Ｄ変換器２２が半
導体試験装置２０Ａから削除されている以外は図１の場
合と同様である。
【００３２】次に、動作について、図４を参照して説明
する。まず、ＤＡＣカウンタ２６より試験装置ＤＡＣ入
力信号（図４ｈ）即ちディジタルコードをＤ／Ａ変換器
２９に入力する。Ｄ／Ａ変換器２９のアナログ出力をＤ
ＵＴ３０内蔵のＡ／Ｄ変換器３２に入力し、そのＡ／Ｄ
変換データ（測定結果）を、測定データメモリ２４に書
き込む。このときのＡ／Ｄ変換器３２のサンプリングス
タート信号（図４ａ）、サンプリングクロック信号（図
４ｂ）はＤＵＴ制御ディジタル信号発生装置５０から発
生される。また、測定データメモリ２４への書き込み信
号（図４ｅ）はＤＵＴ・ＡＤＣ変換ＢＵＳＹ（変換中を
示すフラグ）信号（図４ｃ）により、データ書込み制御
部２３にて生成される。
する。まず、ＤＡＣカウンタ２６より試験装置ＤＡＣ入
力信号（図４ｈ）即ちディジタルコードをＤ／Ａ変換器
２９に入力する。Ｄ／Ａ変換器２９のアナログ出力をＤ
ＵＴ３０内蔵のＡ／Ｄ変換器３２に入力し、そのＡ／Ｄ
変換データ（測定結果）を、測定データメモリ２４に書
き込む。このときのＡ／Ｄ変換器３２のサンプリングス
タート信号（図４ａ）、サンプリングクロック信号（図
４ｂ）はＤＵＴ制御ディジタル信号発生装置５０から発
生される。また、測定データメモリ２４への書き込み信
号（図４ｅ）はＤＵＴ・ＡＤＣ変換ＢＵＳＹ（変換中を
示すフラグ）信号（図４ｃ）により、データ書込み制御
部２３にて生成される。
【００３３】次に、測定データメモリ２４のアドレスカ
ウンタ２５をインクリメントする。このときのアドレス
更新信号（図４ｅ）は、ＤＵＴ・ＡＤＣ変換ＢＵＳＹ信
号によりデータ書込み制御部２３にて生成される。ＤＡ
Ｃカウンタ２６を次コードに更新し、試験装置・ＤＡＣ
出力信号（図４ｉ）を変化させる。このときのＤＡＣカ
ウンタ更新信号（図４ｇ）は、ＤＵＴ・ＡＤＣ変換ＢＵ
ＳＹ信号によりデータ書込み制御部２３にて生成され
る。以降、ＤＵＴ・ＤＡＣ入力が、ＤＡＣカウンタ２６
（またはアドレスカウンタ２５）に設定した最終コード
になるまで、上述の動作を繰り返す。
ウンタ２５をインクリメントする。このときのアドレス
更新信号（図４ｅ）は、ＤＵＴ・ＡＤＣ変換ＢＵＳＹ信
号によりデータ書込み制御部２３にて生成される。ＤＡ
Ｃカウンタ２６を次コードに更新し、試験装置・ＤＡＣ
出力信号（図４ｉ）を変化させる。このときのＤＡＣカ
ウンタ更新信号（図４ｇ）は、ＤＵＴ・ＡＤＣ変換ＢＵ
ＳＹ信号によりデータ書込み制御部２３にて生成され
る。以降、ＤＵＴ・ＤＡＣ入力が、ＤＡＣカウンタ２６
（またはアドレスカウンタ２５）に設定した最終コード
になるまで、上述の動作を繰り返す。
【００３４】このように、本実施の形態では、一般的な
ＤＵＴ制御ディジタル信号発生装置からのＤＵＴ起動信
号のみで、ＤＵＴ内蔵ＡＤＣの測定測定が可能であり、
ディジタルコードの変更等が、特に、ＤＵＴ内蔵ＡＤＣ
変換ＢＵＳＹ信号をもとに、試験装置のＨ／Ｗにより自
動的に行われ、Ｓ／Ｗ処理による待ち時間が介在するこ
となく、最短時間での測定ができ、ＤＵＴ内蔵ＡＤＣ測
定の高速化が図れる。
ＤＵＴ制御ディジタル信号発生装置からのＤＵＴ起動信
号のみで、ＤＵＴ内蔵ＡＤＣの測定測定が可能であり、
ディジタルコードの変更等が、特に、ＤＵＴ内蔵ＡＤＣ
変換ＢＵＳＹ信号をもとに、試験装置のＨ／Ｗにより自
動的に行われ、Ｓ／Ｗ処理による待ち時間が介在するこ
となく、最短時間での測定ができ、ＤＵＴ内蔵ＡＤＣ測
定の高速化が図れる。
【００３５】実施の形態３．本実施の形態は、上記実施
の形態１および２で示した半導体試験装置において、解
析の高速化を図るものである。図５はこの発明の実施の
形態３を示す構成図である。なお、図５において、図１
および図３と対応する部分には同一符号を付し、その詳
細説明を省略する。
の形態１および２で示した半導体試験装置において、解
析の高速化を図るものである。図５はこの発明の実施の
形態３を示す構成図である。なお、図５において、図１
および図３と対応する部分には同一符号を付し、その詳
細説明を省略する。
【００３６】図において、２０Ｂは半導体試験装置、２
２ＡはＤＵＴ３０内蔵のＤ／Ａ変換器３１からのアナロ
グ出力をディジタル信号に変換するＡ／Ｄ変換手段とし
てのＡ／Ｄ変換器、２３ＢはＡ／Ｄ変換器２２Ａからの
ＢＵＳＹ（変換中を示すフラグ）信号およびＤＵＴ３０
内蔵のＡ／Ｄ変換器３２からのＢＵＳＹ（変換中を示す
フラグ）信号より、記憶手段としての測定データメモリ
２４Ａのアドレス信号生成手段としてのアドレスカウン
タ２５Ａの更新信号、測定データメモリ２４Ａのメモリ
書き込み信号、およびアドレス信号生成手段としてのＤ
ＡＣカウンタ２６Ａの更新信号を生成するデータ書込み
制御手段としてのデータ書込み制御回路である。
２ＡはＤＵＴ３０内蔵のＤ／Ａ変換器３１からのアナロ
グ出力をディジタル信号に変換するＡ／Ｄ変換手段とし
てのＡ／Ｄ変換器、２３ＢはＡ／Ｄ変換器２２Ａからの
ＢＵＳＹ（変換中を示すフラグ）信号およびＤＵＴ３０
内蔵のＡ／Ｄ変換器３２からのＢＵＳＹ（変換中を示す
フラグ）信号より、記憶手段としての測定データメモリ
２４Ａのアドレス信号生成手段としてのアドレスカウン
タ２５Ａの更新信号、測定データメモリ２４Ａのメモリ
書き込み信号、およびアドレス信号生成手段としてのＤ
ＡＣカウンタ２６Ａの更新信号を生成するデータ書込み
制御手段としてのデータ書込み制御回路である。
【００３７】また、２４ａは測定データメモリ２４Ａか
らのメモリデータを取り込んで演算処理を行う判定手段
としてのＤＳＰ（Digital Signal Processor）解析部、
２４ｂはＤＳＰ解析部２４ａに対して基準クロックを発
生する基準クロック発生器である。
らのメモリデータを取り込んで演算処理を行う判定手段
としてのＤＳＰ（Digital Signal Processor）解析部、
２４ｂはＤＳＰ解析部２４ａに対して基準クロックを発
生する基準クロック発生器である。
【００３８】測定データメモリ２４ＡはＡ／Ｄ変換器２
２Ａの出力信号である測定データを変換毎に記憶すると
共にＡ／Ｄ変換器３２からのＤＵＴ・ＡＤＣ出力信号で
ある測定データを変換毎に記憶し、アドレスカウンタ２
５Ａは測定データメモリ２４Ａのアドレス信号を生成す
ると共に測定終了信号をＤＳＰ解析部２４ａに出力す
る。また、ＤＡＣカウンタ２６ＡはＤＵＴ内蔵ＤＡＣ入
力ディジタルコードを生成すると共にＤ／Ａ変換器２９
に対する試験装置・ＤＡＣ入力信号即ち入力ディジタル
コードを生成し、更に測定終了信号をＤＳＰ解析部２４
ａに出力する。その他の構成は、図１の試験装置ＡＤＣ
用制御信号生成回路２１および図１、図３のＤＵＴ制御
ディジタル信号発生装置５０が半導体試験装置２０、２
０Ａから省略されている以外は図１および図３の場合と
同様である。
２Ａの出力信号である測定データを変換毎に記憶すると
共にＡ／Ｄ変換器３２からのＤＵＴ・ＡＤＣ出力信号で
ある測定データを変換毎に記憶し、アドレスカウンタ２
５Ａは測定データメモリ２４Ａのアドレス信号を生成す
ると共に測定終了信号をＤＳＰ解析部２４ａに出力す
る。また、ＤＡＣカウンタ２６ＡはＤＵＴ内蔵ＤＡＣ入
力ディジタルコードを生成すると共にＤ／Ａ変換器２９
に対する試験装置・ＤＡＣ入力信号即ち入力ディジタル
コードを生成し、更に測定終了信号をＤＳＰ解析部２４
ａに出力する。その他の構成は、図１の試験装置ＡＤＣ
用制御信号生成回路２１および図１、図３のＤＵＴ制御
ディジタル信号発生装置５０が半導体試験装置２０、２
０Ａから省略されている以外は図１および図３の場合と
同様である。
【００３９】次に、動作について説明する。なお、ＤＵ
Ｔ・ＤＡＣおよびＤＵＴ・ＡＤＣの測定データを得る動
作については上記それぞれ実施の形態１および２の場合
と同様であるので、その説明を省略する。
Ｔ・ＤＡＣおよびＤＵＴ・ＡＤＣの測定データを得る動
作については上記それぞれ実施の形態１および２の場合
と同様であるので、その説明を省略する。
【００４０】各測定終了後ＤＡＣカウンタ２６Ａ（また
はアドレスカウンタ２５Ａ）からの測定終了信号によ
り、ＤＳＰ解析部２４ａが起動し、解析部プロセッサ
が、ＤＵＴ・ＤＡＣおよびＤＵＴ・ＡＤＣの測定結果を
記憶している測定データメモリ２４Ａから測定データを
読み出し、微分直線性、積分非直線性誤差等ＤＵＴ・Ａ
ＤＣ／ＤＡＣ特性を算出、所定の規格判定を行う。その
判定結果（Ｐass／Ｆail）を半導体試験装置２０Ｂから
半導体試験制御装置４０に送信し、テスト結果処理を実
施する。
はアドレスカウンタ２５Ａ）からの測定終了信号によ
り、ＤＳＰ解析部２４ａが起動し、解析部プロセッサ
が、ＤＵＴ・ＤＡＣおよびＤＵＴ・ＡＤＣの測定結果を
記憶している測定データメモリ２４Ａから測定データを
読み出し、微分直線性、積分非直線性誤差等ＤＵＴ・Ａ
ＤＣ／ＤＡＣ特性を算出、所定の規格判定を行う。その
判定結果（Ｐass／Ｆail）を半導体試験装置２０Ｂから
半導体試験制御装置４０に送信し、テスト結果処理を実
施する。
【００４１】このように、本実施の形態では、測定デー
タメモリに直結した、解析部のＤＳＰ等演算専用高速プ
ロセッサにより、測定データの即時解析、および規格判
定（Ｐass／Ｆail）が可能であり、半導体試験制御装置
への測定データのアップロードの必要がなく、通信時間
の低減により、解析の高速化が図れる。また、さらに、
上記終了信号により、即時に解析を開始することが可能
であり、解析開始までの不要な待ち時間が削減できる。
タメモリに直結した、解析部のＤＳＰ等演算専用高速プ
ロセッサにより、測定データの即時解析、および規格判
定（Ｐass／Ｆail）が可能であり、半導体試験制御装置
への測定データのアップロードの必要がなく、通信時間
の低減により、解析の高速化が図れる。また、さらに、
上記終了信号により、即時に解析を開始することが可能
であり、解析開始までの不要な待ち時間が削減できる。
【００４２】なお、本実施の形態ではＤＵＴのＤＡＣと
ＡＤＣの両方を試験する場合に、ＤＳＰ解析部を設けた
場合について説明したが、いずれか一方の場合に、ＤＳ
Ｐ解析部を設けた場合にも適用してもよい。
ＡＤＣの両方を試験する場合に、ＤＳＰ解析部を設けた
場合について説明したが、いずれか一方の場合に、ＤＳ
Ｐ解析部を設けた場合にも適用してもよい。
【００４３】実施の形態４．本実施の形態は、上記実施
の形態１〜３の複合形であり、測定および解析の高速化
を図るものである。図６はこの発明の実施の形態４を示
す構成図である。なお、図６において、図１、図３およ
び図４と対応する部分には同一符号を付し、その詳細説
明を省略する。
の形態１〜３の複合形であり、測定および解析の高速化
を図るものである。図６はこの発明の実施の形態４を示
す構成図である。なお、図６において、図１、図３およ
び図４と対応する部分には同一符号を付し、その詳細説
明を省略する。
【００４４】図において、２０Ｃは半導体試験装置であ
って、試験装置ＡＤＣ用制御信号生成回路２１、Ａ／Ｄ
変換器２２、データ書込み制御回路２３Ｂ、測定データ
メモリ２４Ａ、測定データメモリ２４Ａのアドレスカウ
ンタ２５、ＤＡＣカウンタ２６、Ｉ／Ｆ２７および２８
を有する。その他の構成は、図１、図３および図５の場
合と同様である。また、動作については、上述の場合と
同様であるので、その説明を省略する。
って、試験装置ＡＤＣ用制御信号生成回路２１、Ａ／Ｄ
変換器２２、データ書込み制御回路２３Ｂ、測定データ
メモリ２４Ａ、測定データメモリ２４Ａのアドレスカウ
ンタ２５、ＤＡＣカウンタ２６、Ｉ／Ｆ２７および２８
を有する。その他の構成は、図１、図３および図５の場
合と同様である。また、動作については、上述の場合と
同様であるので、その説明を省略する。
【００４５】このように、本実施の形態では、一般的な
ＤＵＴ制御ディジタル信号発生装置からのサンプリング
起動信号のみで、ＤＵＴ内蔵ＤＡＣの測定が可能であ
り、ディジタルコードの変更等が、試験装置のＨ／Ｗに
より自動的に行われ、Ｓ／Ｗ処理による待ち時間が介在
することなく、最短時間での測定ができ、ＤＵＴ内蔵Ｄ
ＡＣ測定の高速化が図れる。
ＤＵＴ制御ディジタル信号発生装置からのサンプリング
起動信号のみで、ＤＵＴ内蔵ＤＡＣの測定が可能であ
り、ディジタルコードの変更等が、試験装置のＨ／Ｗに
より自動的に行われ、Ｓ／Ｗ処理による待ち時間が介在
することなく、最短時間での測定ができ、ＤＵＴ内蔵Ｄ
ＡＣ測定の高速化が図れる。
【００４６】また、一般的なＤＵＴ制御ディジタル信号
発生装置からのＤＵＴ起動信号のみで、ＤＵＴ内蔵ＡＤ
Ｃの測定測定が可能であり、ディジタルコードの変更等
が、特に、ＤＵＴ内蔵ＡＤＣ変換ＢＵＳＹ信号をもと
に、試験装置のＨ／Ｗにより自動的に行われ、Ｓ／Ｗ処
理による待ち時間が介在することなく、最短時間での測
定ができ、ＤＵＴ内蔵ＡＤＣ測定の高速化が図れる。
発生装置からのＤＵＴ起動信号のみで、ＤＵＴ内蔵ＡＤ
Ｃの測定測定が可能であり、ディジタルコードの変更等
が、特に、ＤＵＴ内蔵ＡＤＣ変換ＢＵＳＹ信号をもと
に、試験装置のＨ／Ｗにより自動的に行われ、Ｓ／Ｗ処
理による待ち時間が介在することなく、最短時間での測
定ができ、ＤＵＴ内蔵ＡＤＣ測定の高速化が図れる。
【００４７】さらに、測定データメモリに直結した、解
析部のＤＳＰ等演算専用高速プロセッサにより、測定デ
ータの即時解析、および規格判定（Ｐass／Ｆail）が可
能であり、半導体試験制御装置への測定データのアップ
ロードの必要がなく、通信時間の低減により、解析の高
速化が図れる。また、さらに、測定終了信号により、即
時に解析を開始することが可能であり、解析開始までの
不要な待ち時間が削減できる。
析部のＤＳＰ等演算専用高速プロセッサにより、測定デ
ータの即時解析、および規格判定（Ｐass／Ｆail）が可
能であり、半導体試験制御装置への測定データのアップ
ロードの必要がなく、通信時間の低減により、解析の高
速化が図れる。また、さらに、測定終了信号により、即
時に解析を開始することが可能であり、解析開始までの
不要な待ち時間が削減できる。
【００４８】
【発明の効果】以上のように、請求項１の発明によれ
ば、被測定回路からのアナログ出力をディジタル信号に
変換するＡ／Ｄ変換手段と、外部からの起動信号に基づ
いて上記Ａ／Ｄ変換手段の制御信号を生成する制御信号
生成手段と、上記Ａ／Ｄ変換手段の出力信号を測定デー
タとして変換毎に記憶する記憶手段と、該記憶手段のア
ドレス信号を生成するアドレス信号生成手段と、上記被
測定回路へ入力するデータを生成する入力データ生成手
段と、上記Ａ／Ｄ変換手段からの変換中を示すフラグ信
号に基づいて上記アドレス信号生成手段の更新信号、上
記記憶手段のメモリ書込み信号、および上記入力データ
生成手段の更新信号を生成するデータ書込み制御手段と
を備えたので、低速、低精度の既存ＬＳＩ試験装置のリ
ユース・リサイクルによるコスト低減を図ることがで
き、また、ＬＳＩ試験装置に依存しないシステム構成
（多種ＬＳＩ試験装置ヘ適用化）が可能となり、被測定
ＬＳＩ多品種への適用の容易化、装置品質管理（装置検
査、調整）の容易化、ＬＳＩ設計品質の向上、安価なＬ
ＳＩ設計評価、解析システムヘの展開の容易化、テスト
解析システムの標準化（設計から量産まで共通システム
で解析可能）が達成でき、しかも、アナログ測定性能向
上、アナログ特性試験の高速、高精度化への対応、アナ
ログ特性試験の多様化の対応が可能になるという効果が
ある。
ば、被測定回路からのアナログ出力をディジタル信号に
変換するＡ／Ｄ変換手段と、外部からの起動信号に基づ
いて上記Ａ／Ｄ変換手段の制御信号を生成する制御信号
生成手段と、上記Ａ／Ｄ変換手段の出力信号を測定デー
タとして変換毎に記憶する記憶手段と、該記憶手段のア
ドレス信号を生成するアドレス信号生成手段と、上記被
測定回路へ入力するデータを生成する入力データ生成手
段と、上記Ａ／Ｄ変換手段からの変換中を示すフラグ信
号に基づいて上記アドレス信号生成手段の更新信号、上
記記憶手段のメモリ書込み信号、および上記入力データ
生成手段の更新信号を生成するデータ書込み制御手段と
を備えたので、低速、低精度の既存ＬＳＩ試験装置のリ
ユース・リサイクルによるコスト低減を図ることがで
き、また、ＬＳＩ試験装置に依存しないシステム構成
（多種ＬＳＩ試験装置ヘ適用化）が可能となり、被測定
ＬＳＩ多品種への適用の容易化、装置品質管理（装置検
査、調整）の容易化、ＬＳＩ設計品質の向上、安価なＬ
ＳＩ設計評価、解析システムヘの展開の容易化、テスト
解析システムの標準化（設計から量産まで共通システム
で解析可能）が達成でき、しかも、アナログ測定性能向
上、アナログ特性試験の高速、高精度化への対応、アナ
ログ特性試験の多様化の対応が可能になるという効果が
ある。
【００４９】また、請求項２の発明によれば、被測定回
路に対するアナログ入力を生成するＤ／Ａ変換手段と、
上記被測定回路からＡ／Ｄ変換された出力信号を測定デ
ータとして変換毎に記憶する記憶手段と、該記憶手段の
アドレス信号を生成するアドレス信号生成手段と、上記
Ｄ／Ａ変換手段へ入力するデータを生成する入力データ
生成手段と、上記被測定回路からの変換中を示すフラグ
信号に基づいて上記アドレス信号生成手段の更新信号、
上記記憶手段のメモリ書込み信号、および上記入力デー
タ生成手段の更新信号を生成するデータ書込み制御手段
とを備えたので、低速、低精度の既存ＬＳＩ試験装置の
リユース・リサイクルによるコスト低減を図ることがで
き、また、ＬＳＩ試験装置に依存しないシステム構成
（多種ＬＳＩ試験装置ヘ適用化）が可能となり、被測定
ＬＳＩ多品種への適用の容易化、装置品質管理（装置検
査、調整）の容易化、ＬＳＩ設計品質の向上、安価なＬ
ＳＩ設計評価、解析システムヘの展開の容易化、テスト
解析システムの標準化（設計から量産まで共通システム
で解析可能）が達成でき、しかも、アナログ測定性能向
上、アナログ特性試験の高速、高精度化への対応、アナ
ログ特性試験の多様化の対応が可能になるという効果が
ある。
路に対するアナログ入力を生成するＤ／Ａ変換手段と、
上記被測定回路からＡ／Ｄ変換された出力信号を測定デ
ータとして変換毎に記憶する記憶手段と、該記憶手段の
アドレス信号を生成するアドレス信号生成手段と、上記
Ｄ／Ａ変換手段へ入力するデータを生成する入力データ
生成手段と、上記被測定回路からの変換中を示すフラグ
信号に基づいて上記アドレス信号生成手段の更新信号、
上記記憶手段のメモリ書込み信号、および上記入力デー
タ生成手段の更新信号を生成するデータ書込み制御手段
とを備えたので、低速、低精度の既存ＬＳＩ試験装置の
リユース・リサイクルによるコスト低減を図ることがで
き、また、ＬＳＩ試験装置に依存しないシステム構成
（多種ＬＳＩ試験装置ヘ適用化）が可能となり、被測定
ＬＳＩ多品種への適用の容易化、装置品質管理（装置検
査、調整）の容易化、ＬＳＩ設計品質の向上、安価なＬ
ＳＩ設計評価、解析システムヘの展開の容易化、テスト
解析システムの標準化（設計から量産まで共通システム
で解析可能）が達成でき、しかも、アナログ測定性能向
上、アナログ特性試験の高速、高精度化への対応、アナ
ログ特性試験の多様化の対応が可能になるという効果が
ある。
【００５０】また、請求項３の発明によれば、被測定回
路からのアナログ出力をディジタル信号に変換するＡ／
Ｄ変換手段と、上記被測定回路に対するアナログ入力を
生成するＤ／Ａ変換手段と、上記Ａ／Ｄ変換手段の出力
信号および上記被測定回路からＡ／Ｄ変換された出力信
号を測定データとして変換毎に記憶する記憶手段と、該
記憶手段のアドレス信号を生成するアドレス信号生成手
段と、上記被測定回路および上記Ｄ／Ａ変換手段へ入力
するデータを生成する入力データ生成手段と、上記Ａ／
Ｄ変換手段および上記被測定回路からの変換中を示すフ
ラグ信号に基づいて上記アドレス信号生成手段の更新信
号、上記記憶手段のメモリ書込み信号、および上記入力
データ生成手段の更新信号を生成するデータ書込み制御
手段と上記記憶手段から測定データを読み取り、上記被
測定回路に関する特性パラメータを算出して所定の規格
判定を行う判定手段とを備えたので、低速、低精度の既
存ＬＳＩ試験装置のリユース・リサイクルによるコスト
低減を図ることができ、また、ＬＳＩ試験装置に依存し
ないシステム構成（多種ＬＳＩ試験装置ヘ適用化）が可
能となり、被測定ＬＳＩ多品種への適用の容易化、装置
品質管理（装置検査、調整）の容易化、ＬＳＩ設計品質
の向上、安価なＬＳＩ設計評価、解析システムヘの展開
の容易化、テスト解析システムの標準化（設計から量産
まで共通システムで解析可能）が達成でき、しかも、ア
ナログ測定性能向上、アナログ特性試験の高速、高精度
化への対応、アナログ特性試験の多様化の対応が可能に
なるという効果がある。
路からのアナログ出力をディジタル信号に変換するＡ／
Ｄ変換手段と、上記被測定回路に対するアナログ入力を
生成するＤ／Ａ変換手段と、上記Ａ／Ｄ変換手段の出力
信号および上記被測定回路からＡ／Ｄ変換された出力信
号を測定データとして変換毎に記憶する記憶手段と、該
記憶手段のアドレス信号を生成するアドレス信号生成手
段と、上記被測定回路および上記Ｄ／Ａ変換手段へ入力
するデータを生成する入力データ生成手段と、上記Ａ／
Ｄ変換手段および上記被測定回路からの変換中を示すフ
ラグ信号に基づいて上記アドレス信号生成手段の更新信
号、上記記憶手段のメモリ書込み信号、および上記入力
データ生成手段の更新信号を生成するデータ書込み制御
手段と上記記憶手段から測定データを読み取り、上記被
測定回路に関する特性パラメータを算出して所定の規格
判定を行う判定手段とを備えたので、低速、低精度の既
存ＬＳＩ試験装置のリユース・リサイクルによるコスト
低減を図ることができ、また、ＬＳＩ試験装置に依存し
ないシステム構成（多種ＬＳＩ試験装置ヘ適用化）が可
能となり、被測定ＬＳＩ多品種への適用の容易化、装置
品質管理（装置検査、調整）の容易化、ＬＳＩ設計品質
の向上、安価なＬＳＩ設計評価、解析システムヘの展開
の容易化、テスト解析システムの標準化（設計から量産
まで共通システムで解析可能）が達成でき、しかも、ア
ナログ測定性能向上、アナログ特性試験の高速、高精度
化への対応、アナログ特性試験の多様化の対応が可能に
なるという効果がある。
【００５１】また、請求項４の発明によれば、外部から
の起動信号に基づいて上記Ａ／Ｄ変換手段の制御信号を
生成する制御信号生成手段を備えたので、ＤＵＴ内蔵Ｄ
ＡＣおよびＡＤＣ測定の高速化に寄与できるという効果
がある。
の起動信号に基づいて上記Ａ／Ｄ変換手段の制御信号を
生成する制御信号生成手段を備えたので、ＤＵＴ内蔵Ｄ
ＡＣおよびＡＤＣ測定の高速化に寄与できるという効果
がある。
【００５２】また、請求項５の発明によれば、上記判定
手段は規格判定結果を半導体制御装置に送信できる機能
を有するので、解析の高速化に寄与できるという効果が
ある。
手段は規格判定結果を半導体制御装置に送信できる機能
を有するので、解析の高速化に寄与できるという効果が
ある。
【００５３】また、請求項６の発明によれば、上記半導
体制御装置を内蔵したので、効率よく半導体装置の試験
を行うことができるという効果がある。
体制御装置を内蔵したので、効率よく半導体装置の試験
を行うことができるという効果がある。
【００５４】また、請求項７の発明によれば、上記被測
定回路に関する特性パラメータは微分直線性、積分非直
線性等上記被測定回路内蔵ＡＤＣ、ＤＡＣ特性パラメー
タであるので、解析の高速化を図ることができるという
効果がある。
定回路に関する特性パラメータは微分直線性、積分非直
線性等上記被測定回路内蔵ＡＤＣ、ＤＡＣ特性パラメー
タであるので、解析の高速化を図ることができるという
効果がある。
【００５５】また、請求項８の発明によれば、上記起動
信号を発生するディジタル信号発生手段を内部に設けた
ので、ディジタルコードの変更等が、試験装置のＨ／Ｗ
により自動的に行われ、Ｓ／Ｗ処理による待ち時間が介
在することなく、最短時間での測定ができ、ＤＵＴ内蔵
ＤＡＣおよびＡＤＣ測定の高速化が図れるという効果が
ある。
信号を発生するディジタル信号発生手段を内部に設けた
ので、ディジタルコードの変更等が、試験装置のＨ／Ｗ
により自動的に行われ、Ｓ／Ｗ処理による待ち時間が介
在することなく、最短時間での測定ができ、ＤＵＴ内蔵
ＤＡＣおよびＡＤＣ測定の高速化が図れるという効果が
ある。
【００５６】さらに、請求項９の発明によれば、請求項
１〜８のいずれかに記載の半導体試験装置を用いて半導
体装置を試験するので、品質の優れた信頼性の高い半導
体装置が得られるという効果がある。
１〜８のいずれかに記載の半導体試験装置を用いて半導
体装置を試験するので、品質の優れた信頼性の高い半導
体装置が得られるという効果がある。
【図１】 この発明の実施の形態１を示す構成図であ
る。
る。
【図２】 この発明の実施の形態１の動作説明に供する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図３】 この発明の実施の形態２を示す構成図であ
る。
る。
【図４】 この発明の実施の形態２の動作説明に供する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図５】 この発明の実施の形態３の動作説明に供する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図６】 この発明の実施の形態４の動作説明に供する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図７】 従来の半導体試験装置の一例を示す構成図で
ある。
ある。
【図８】 従来の半導体試験装置の他の例を示す構成図
である。
である。
２０，２０Ａ，２０Ｂ，２０Ｃ 半導体試験装置、
２１ 試験装置ＡＤＣ用制御信号生成回路、 ２２，
２２Ａ Ａ／Ｄ変換器、 ２３，２３Ａ，２３Ｂ デ
ータ書込み制御回路、 ２４，２４Ａ 測定データメ
モリ、 ２４ａ ＤＳＰ解析部、 ２５，２５Ａ
アドレスカウンタ、 ２６，２６ＡＤＡＣカウンタ、
２９ Ｄ／Ａ変換器、 ３０ 半導体集積回路
（ＤＵＴ）、 ４０ 半導体試験制御装置、 ５０
ＤＵＴ制御ディジタル信号発生装置。
２１ 試験装置ＡＤＣ用制御信号生成回路、 ２２，
２２Ａ Ａ／Ｄ変換器、 ２３，２３Ａ，２３Ｂ デ
ータ書込み制御回路、 ２４，２４Ａ 測定データメ
モリ、 ２４ａ ＤＳＰ解析部、 ２５，２５Ａ
アドレスカウンタ、 ２６，２６ＡＤＡＣカウンタ、
２９ Ｄ／Ａ変換器、 ３０ 半導体集積回路
（ＤＵＴ）、 ４０ 半導体試験制御装置、 ５０
ＤＵＴ制御ディジタル信号発生装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 真二 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 船倉 輝彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G132 AA11 AA12 AB01 AE22 AG01 AK07 5F038 DF03 DF12 DT03 DT15 EZ20
Claims (9)
- 【請求項１】 被測定回路からのアナログ出力をディジ
タル信号に変換するＡ／Ｄ変換手段と、 外部からの起動信号に基づいて上記Ａ／Ｄ変換手段の制
御信号を生成する制御信号生成手段と、 上記Ａ／Ｄ変換手段の出力信号を測定データとして変換
毎に記憶する記憶手段と、 該記憶手段のアドレス信号を生成するアドレス信号生成
手段と、 上記被測定回路へ入力するデータを生成する入力データ
生成手段と、 上記Ａ／Ｄ変換手段からの変換中を示すフラグ信号に基
づいて上記アドレス信号生成手段の更新信号、上記記憶
手段のメモリ書込み信号、および上記入力データ生成手
段の更新信号を生成するデータ書込み制御手段とを備え
たことを特徴とする半導体試験装置。 - 【請求項２】 被測定回路に対するアナログ入力を生成
するＤ／Ａ変換手段と、 上記被測定回路からのＡ／Ｄ変換された出力信号を測定
データとして変換毎に記憶する記憶手段と、 該記憶手段のアドレス信号を生成するアドレス信号生成
手段と、 上記Ｄ／Ａ変換手段へ入力するデータを生成する入力デ
ータ生成手段と、 上記被測定回路からの変換中を示すフラグ信号に基づい
て上記アドレス信号生成手段の更新信号、上記記憶手段
のメモリ書込み信号、および上記入力データ生成手段の
更新信号を生成するデータ書込み制御手段とを備えたこ
とを特徴とする半導体試験装置。 - 【請求項３】 被測定回路からのアナログ出力をディジ
タル信号に変換するＡ／Ｄ変換手段と、 上記被測定回路に対するアナログ入力を生成するＤ／Ａ
変換手段と、 上記Ａ／Ｄ変換手段の出力信号および上記被測定回路か
らＡ／Ｄ変換された出力信号を測定データとして変換毎
に記憶する記憶手段と、 該記憶手段のアドレス信号を生成するアドレス信号生成
手段と、 上記被測定回路および上記Ｄ／Ａ変換手段へ入力するデ
ータを生成する入力データ生成手段と、 上記Ａ／Ｄ変換手段および上記被測定回路からの変換中
を示すフラグ信号に基づいて上記アドレス信号生成手段
の更新信号、上記記憶手段のメモリ書込み信号、および
上記入力データ生成手段の更新信号を生成するデータ書
込み制御手段と上記記憶手段から測定データを読み取
り、上記被測定回路に関する特性パラメータを算出して
所定の規格判定を行う判定手段とを備えたことを特徴と
する半導体試験装置。 - 【請求項４】 外部からの起動信号に基づいて上記Ａ／
Ｄ変換手段の制御信号を生成する制御信号生成手段を備
えたことを特徴とする請求項３記載の半導体試験装置。 - 【請求項５】 上記判定手段は規格判定結果を半導体制
御装置に送信できる機能を有することを特徴とする請求
項３または４記載の半導体試験装置。 - 【請求項６】 上記半導体制御装置を内蔵したことを特
徴とする請求項５記載の半導体試験装置。 - 【請求項７】 上記被測定回路に関する特性パラメータ
は微分直線性、積分非直線性等上記被測定回路内蔵ＡＤ
Ｃ、ＤＡＣ特性パラメータであることを特徴とする請求
項３〜６のいずれかに記載の半導体試験装置。 - 【請求項８】 上記起動信号を発生するディジタル信号
発生手段を内部に設けたことを特徴とする請求項１〜７
のいずれかに記載の半導体試験装置。 - 【請求項９】 請求項１〜８のいずれかに記載の半導体
試験装置を用いて半導体装置を試験する半導体装置の試
験方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001032852A JP2002236153A (ja) | 2001-02-08 | 2001-02-08 | 半導体試験装置および半導体装置の試験方法 |
| US09/927,367 US6651023B2 (en) | 2001-02-08 | 2001-08-13 | Semiconductor test apparatus, and method of testing semiconductor device |
| TW090124924A TW517163B (en) | 2001-02-08 | 2001-10-09 | Semiconductor test apparatus, and method of testing semiconductor device |
| DE10150369A DE10150369A1 (de) | 2001-02-08 | 2001-10-11 | Halbleitertestvorrichtung und Verfahren zum Testen von Halbleitervorrichtungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001032852A JP2002236153A (ja) | 2001-02-08 | 2001-02-08 | 半導体試験装置および半導体装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002236153A true JP2002236153A (ja) | 2002-08-23 |
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ID=18896712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001032852A Withdrawn JP2002236153A (ja) | 2001-02-08 | 2001-02-08 | 半導体試験装置および半導体装置の試験方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6651023B2 (ja) |
| JP (1) | JP2002236153A (ja) |
| DE (1) | DE10150369A1 (ja) |
| TW (1) | TW517163B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009069036A (ja) * | 2007-09-14 | 2009-04-02 | Fuji Electric Systems Co Ltd | プリント基板の不良解析システム |
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| US20060145721A1 (en) * | 2004-12-31 | 2006-07-06 | Riospring, Inc. | Testing printed circuit boards of disk drives and servo track writers |
| TWI341391B (en) * | 2007-04-20 | 2011-05-01 | Pegatron Corp | Method and apparatus for testing the power |
| US7982642B1 (en) * | 2010-01-08 | 2011-07-19 | National Yunlin University Of Science And Technology | Method for testing nonlinearity error of high speed digital-to-analog converter |
| US8049650B2 (en) * | 2010-03-19 | 2011-11-01 | National Yunlin University Of Science And Technology | Method for testing a high-speed digital to analog converter based on an undersampling technique |
| JP6054151B2 (ja) * | 2012-11-26 | 2016-12-27 | ルネサスエレクトロニクス株式会社 | テスト装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08233912A (ja) | 1995-02-24 | 1996-09-13 | Hitachi Ltd | Ｌｓｉテスタ |
| US5646521A (en) | 1995-08-01 | 1997-07-08 | Schlumberger Technologies, Inc. | Analog channel for mixed-signal-VLSI tester |
| US5884023A (en) * | 1995-12-14 | 1999-03-16 | Texas Instruments Incorporated | Method for testing an integrated circuit with user definable trace function |
| US5909186A (en) * | 1997-07-01 | 1999-06-01 | Vlsi Technology Gmbh | Methods and apparatus for testing analog-to-digital and digital-to-analog device using digital testers |
| JP4416273B2 (ja) * | 1999-06-09 | 2010-02-17 | 株式会社アドバンテスト | 半導体試験装置 |
| US6320528B1 (en) * | 1999-10-15 | 2001-11-20 | Koninklijke Philips Electronics Nv | Built-in self test for integrated digital-to-analog converters |
| US6331770B1 (en) * | 2000-04-12 | 2001-12-18 | Advantest Corp. | Application specific event based semiconductor test system |
-
2001
- 2001-02-08 JP JP2001032852A patent/JP2002236153A/ja not_active Withdrawn
- 2001-08-13 US US09/927,367 patent/US6651023B2/en not_active Expired - Lifetime
- 2001-10-09 TW TW090124924A patent/TW517163B/zh not_active IP Right Cessation
- 2001-10-11 DE DE10150369A patent/DE10150369A1/de not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009069036A (ja) * | 2007-09-14 | 2009-04-02 | Fuji Electric Systems Co Ltd | プリント基板の不良解析システム |
Also Published As
| Publication number | Publication date |
|---|---|
| US6651023B2 (en) | 2003-11-18 |
| US20020106817A1 (en) | 2002-08-08 |
| DE10150369A1 (de) | 2002-09-12 |
| TW517163B (en) | 2003-01-11 |
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