JP3195790B2 - 電子部品試験装置 - Google Patents
電子部品試験装置Info
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- JP3195790B2 JP3195790B2 JP14363990A JP14363990A JP3195790B2 JP 3195790 B2 JP3195790 B2 JP 3195790B2 JP 14363990 A JP14363990 A JP 14363990A JP 14363990 A JP14363990 A JP 14363990A JP 3195790 B2 JP3195790 B2 JP 3195790B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は電子装置の試験に関わり、特に多種類の信号
を多様な関係で用いる混在信号（mixedsignal）装置の
試験に好適な電子部品試験装置と電子部品試験方法に関
係している。
を多様な関係で用いる混在信号（mixedsignal）装置の
試験に好適な電子部品試験装置と電子部品試験方法に関
係している。
電子部品の近年の進歩は、その機能の多様さ、性能の
向上が物理形状の増大を抑制しつつ達成されるところに
見られる。その典型例が大規模集積回路（LSI）であ
る。
向上が物理形状の増大を抑制しつつ達成されるところに
見られる。その典型例が大規模集積回路（LSI）であ
る。
以下LSIを被測定装置（DUT）とする試験を例にとって
説明をおこなう。勿論、説明される試験は、もっと小規
模な集積回路（IC）や個別部品（トランジスタ、FET、
抵抗、コンデンサ、インダクタなど）の試験にも適用で
きる。
説明をおこなう。勿論、説明される試験は、もっと小規
模な集積回路（IC）や個別部品（トランジスタ、FET、
抵抗、コンデンサ、インダクタなど）の試験にも適用で
きる。
最近のLSIの特徴は、従来当該LSIの周辺回路であった
ものを内部に取り込み、機能の拡充がなされるととも
に、製造工程の改良につれて高速化が達成されるところ
にある。その結果、LSIの入出力信号は、直流信号（D
C）、デジタル信号、アナログ信号の全てを含む。それ
ら入出力信号の時間関係も同期及び非同期の双方を含む
とともに、信号変調速度は100MHz以上にもなる。本願明
細書では、これら入出力信号を総称して混在信号（mixe
dsignal）と言う。従来のLSI試験装置は、それ以前のIC
試験装置の拡張によって実現されることが多く、そうで
ないものも概念的にIC試験装置のそれに従うものが多か
った。そのため、LSIの内部を機能ブロック毎に分割
し、各機能ブロック毎に試験を行うことを基本としてい
た。
ものを内部に取り込み、機能の拡充がなされるととも
に、製造工程の改良につれて高速化が達成されるところ
にある。その結果、LSIの入出力信号は、直流信号（D
C）、デジタル信号、アナログ信号の全てを含む。それ
ら入出力信号の時間関係も同期及び非同期の双方を含む
とともに、信号変調速度は100MHz以上にもなる。本願明
細書では、これら入出力信号を総称して混在信号（mixe
dsignal）と言う。従来のLSI試験装置は、それ以前のIC
試験装置の拡張によって実現されることが多く、そうで
ないものも概念的にIC試験装置のそれに従うものが多か
った。そのため、LSIの内部を機能ブロック毎に分割
し、各機能ブロック毎に試験を行うことを基本としてい
た。
たとえば、デジタル信号を扱う機能ブロックに対して
デジタルICテスタと同様の試験をおこない、アナログ信
号を扱う機能ブロックに対してはアナログICテスタと同
様の試験をおこなっていた。全ての機能ブロックの試験
に合格したLSIが良品と判定されるわけである。このよ
うな分割統治形の試験は、上記各部の独立性が高い場合
は効率的システムと言えるが、最近のLSIのように、各
機能ブロック間の独立性が低い場合には、LSIの実使用
環境での動作を保証する試験とはならない。
デジタルICテスタと同様の試験をおこない、アナログ信
号を扱う機能ブロックに対してはアナログICテスタと同
様の試験をおこなっていた。全ての機能ブロックの試験
に合格したLSIが良品と判定されるわけである。このよ
うな分割統治形の試験は、上記各部の独立性が高い場合
は効率的システムと言えるが、最近のLSIのように、各
機能ブロック間の独立性が低い場合には、LSIの実使用
環境での動作を保証する試験とはならない。
例えば、高速アナログ・デジタル変換器においては、
単に入出力変換特性を直流で評価しても、実使用環境で
の評価をしたことにはならない。入力信号周波数と変換
誤差の関係、入力波形と変換誤差の関係、入力波形と変
換クロックの相互関係と変換誤差の関係などが実環境で
は問題となる。
単に入出力変換特性を直流で評価しても、実使用環境で
の評価をしたことにはならない。入力信号周波数と変換
誤差の関係、入力波形と変換誤差の関係、入力波形と変
換クロックの相互関係と変換誤差の関係などが実環境で
は問題となる。
さらに通信用インタフェースICでは、入出力を非同期
で行ないながら、同期デジタル回路にデータが入出力さ
れ、かつ入出力はアナログ信号を受信することもある。
で行ないながら、同期デジタル回路にデータが入出力さ
れ、かつ入出力はアナログ信号を受信することもある。
デジタル・フィルタもアナログ入出力と内部デジタル
回路がアナログ・デジタル変換器（ADC）とデジタル・
アナログ変換器（DAC）を介して接続されている。入力
信号と内部クロックの関係に依存する伝達関数の誤差や
雑音、スプリアス特性が評価されなければならない。
回路がアナログ・デジタル変換器（ADC）とデジタル・
アナログ変換器（DAC）を介して接続されている。入力
信号と内部クロックの関係に依存する伝達関数の誤差や
雑音、スプリアス特性が評価されなければならない。
また、帰還回路を外付するLSIの試験では、ある出力
信号を測定評価した後、直ちに制御入力を計算して供給
する必要がある。例えば、ADCの過大入力を検出した
ら、前置減衰器の減衰度を増大するなどの簡単な例を始
めとして、このような要求は多数である。
信号を測定評価した後、直ちに制御入力を計算して供給
する必要がある。例えば、ADCの過大入力を検出した
ら、前置減衰器の減衰度を増大するなどの簡単な例を始
めとして、このような要求は多数である。
さらに、LSIの各ピンの出力を組み合わせて計算した
結果を評価に用いるような場合、その計算の速度が遅い
という問題があった。例えば、各ピンに接続される信号
発生及び信号測定各モジュールあるいは信号発生と信号
測定共用モジュール（以下単にGMモジュールと称する）
と信号処理モジュールがメモリを介して接続される構成
では、メモリへのデータの取り込み、計算結果の格納、
出力という処理が行われるので、計算の並列化、逐次化
が困難であった。また、それらGMモジュール間や信号処
理モジュール間通信は、上位の処理装置の介在や、信号
処理装置の逐次通信によらなければならず、低速である
し、これらの手順のプログラムは繁雑を決めるものであ
った。
結果を評価に用いるような場合、その計算の速度が遅い
という問題があった。例えば、各ピンに接続される信号
発生及び信号測定各モジュールあるいは信号発生と信号
測定共用モジュール（以下単にGMモジュールと称する）
と信号処理モジュールがメモリを介して接続される構成
では、メモリへのデータの取り込み、計算結果の格納、
出力という処理が行われるので、計算の並列化、逐次化
が困難であった。また、それらGMモジュール間や信号処
理モジュール間通信は、上位の処理装置の介在や、信号
処理装置の逐次通信によらなければならず、低速である
し、これらの手順のプログラムは繁雑を決めるものであ
った。
従って本発明の目的は、混在信号を入出力する被試験
電子部品の実使用環境を模擬する試験をおこなう電子部
品の試験装置を提供することである。
電子部品の実使用環境を模擬する試験をおこなう電子部
品の試験装置を提供することである。
本発明の一実施例によれば、試験系列（testsequenc
e）を実行するため、GMモジュールを制御するシーケン
サは階層構成されており、長大な試験系列が、中央処理
装置の介在なしに実行される。階層構成により、最低位
シーケンサによって制御されるGMモジュールまでの配線
が減少する。即ち、いくつかのシーケンサがメモリを有
し、その中に即定のシーケンスを与えることにより、配
線により伝達すべき情報量を減らすことができるからで
ある。
e）を実行するため、GMモジュールを制御するシーケン
サは階層構成されており、長大な試験系列が、中央処理
装置の介在なしに実行される。階層構成により、最低位
シーケンサによって制御されるGMモジュールまでの配線
が減少する。即ち、いくつかのシーケンサがメモリを有
し、その中に即定のシーケンスを与えることにより、配
線により伝達すべき情報量を減らすことができるからで
ある。
さらに、本発明の一実施例では上記のシーケンサとGM
モジュールは全て同一のクロック源によって同期をとり
うる構成になっており、DUTの所望の入出力信号を同期
化することが可能である。
モジュールは全て同一のクロック源によって同期をとり
うる構成になっており、DUTの所望の入出力信号を同期
化することが可能である。
また、複数クロック源によって、上記シーケンサとGM
モジュールを時間的に関連づける場合、それらの波形の
局部的一致を用いてシーケンスの変更を１有効最低クロ
ック内で行うように構成しているので、シーケンスの待
ち時間や乱れが生じない。さらに複数のクロック源の相
互の周波数を有理比に選んで、擬似的な非同期制御をお
こなうことも可能である。この場合シーケンサの状態制
御はクロック・エッジの一致点を検出してつぎの１クロ
ック周期内に実行することも可能である。
モジュールを時間的に関連づける場合、それらの波形の
局部的一致を用いてシーケンスの変更を１有効最低クロ
ック内で行うように構成しているので、シーケンスの待
ち時間や乱れが生じない。さらに複数のクロック源の相
互の周波数を有理比に選んで、擬似的な非同期制御をお
こなうことも可能である。この場合シーケンサの状態制
御はクロック・エッジの一致点を検出してつぎの１クロ
ック周期内に実行することも可能である。
シーケンサで制御されるGMモジュールとともに信号処
理装置（DSPと称する）を用いることによりDUTの各ピン
毎の信号の複雑な局所処理が可能となる構成を採ること
が可能である。GMモジュールからの信号はこのDSPによ
り前処理されて上位のシーケンサや中央処理装置に帰還
される。また、DSP同志が専用のバスを有しており、相
互に通信するようにプログラムされうるから、DSP出力
を高速で相互演算処理することも可能となる。これらの
DSPの通信及び通信をともなう計算処理もシーケンサ及
びGMモジュールに対すると同じクロック源に同期して行
われるから、それらの出力や動作も予測可能で再現性が
保証される。従って、DUTの実環境の安定で正確な模擬
が可能となる。特にDUTの実時間試験が容易に行えると
いう特徴がある。
理装置（DSPと称する）を用いることによりDUTの各ピン
毎の信号の複雑な局所処理が可能となる構成を採ること
が可能である。GMモジュールからの信号はこのDSPによ
り前処理されて上位のシーケンサや中央処理装置に帰還
される。また、DSP同志が専用のバスを有しており、相
互に通信するようにプログラムされうるから、DSP出力
を高速で相互演算処理することも可能となる。これらの
DSPの通信及び通信をともなう計算処理もシーケンサ及
びGMモジュールに対すると同じクロック源に同期して行
われるから、それらの出力や動作も予測可能で再現性が
保証される。従って、DUTの実環境の安定で正確な模擬
が可能となる。特にDUTの実時間試験が容易に行えると
いう特徴がある。
第１図は本発明の一実施例の電子部品試験装置（テス
タと称する）１ブロック図、第２図は第１図における被
試験部品（DUT）186の一般化モデル２の機能ブロック図
である。
タと称する）１ブロック図、第２図は第１図における被
試験部品（DUT）186の一般化モデル２の機能ブロック図
である。
一般化モデル（GMと称する）２は、混在信号電子部品
（DUTと称する）の汎用モデルであり、その機能ブロッ
クの一部を欠くものも本願発明におけるDUTとして適格
である。GM2の機能ブロックとしては、クロック信号の
入出力と内部タイミング制御をおこなうタイミング発生
器21、デジタル・パターンのインタフェース（Ｄ−IFと
称する）22、アナログ信号の受信規格化、デジタル化を
それぞれおこなうアナログ回路26とアナログ・デジタル
変換器（ADCと称する）24、アナログ信号を出力するた
めデジタル信号のアナログ化とアナログ信号の規格化送
信をそれぞれおこなうデジタル・アナログ変換器（DAC
と称する）25、アナログ回路27及びDIF22、ADC24、DAC2
5に接続され、デジタル信号の入出力と処理をおこなう
デジタル信号処理装置（DSPと称する）とから構成され
ている。
（DUTと称する）の汎用モデルであり、その機能ブロッ
クの一部を欠くものも本願発明におけるDUTとして適格
である。GM2の機能ブロックとしては、クロック信号の
入出力と内部タイミング制御をおこなうタイミング発生
器21、デジタル・パターンのインタフェース（Ｄ−IFと
称する）22、アナログ信号の受信規格化、デジタル化を
それぞれおこなうアナログ回路26とアナログ・デジタル
変換器（ADCと称する）24、アナログ信号を出力するた
めデジタル信号のアナログ化とアナログ信号の規格化送
信をそれぞれおこなうデジタル・アナログ変換器（DAC
と称する）25、アナログ回路27及びDIF22、ADC24、DAC2
5に接続され、デジタル信号の入出力と処理をおこなう
デジタル信号処理装置（DSPと称する）とから構成され
ている。
第１図はテスタ１の構成を示している。矩形で示され
た各部分は、ハードウェアで実現されているが、それを
ソフトウェアで実現するように変えることも可能であ
る。しかし、一般に速度が遅くなるので好ましいとは言
いがたい。
た各部分は、ハードウェアで実現されているが、それを
ソフトウェアで実現するように変えることも可能であ
る。しかし、一般に速度が遅くなるので好ましいとは言
いがたい。
テスタ１は中央処理装置（CPUと称する）100によって
プログラムされる。CPU100によって試験系列（テスト・
シーケンス:TSと称する）がプログラムされ、必要なマ
イクロ・プログラムがシーケンサ122、132、143、153な
どに入力されると、試験はマスタ・シーケンサ（MSSと
称する）122によって、中央処理装置とは独立に進行さ
せられる。また各サブシステム12、13、14、15、17や時
間測定モジュール16などは全てマスター・クロック（MC
LKと称する）サブシステム（MCLK−SS）11から供給され
るクロック信号に同期して動作する。
プログラムされる。CPU100によって試験系列（テスト・
シーケンス:TSと称する）がプログラムされ、必要なマ
イクロ・プログラムがシーケンサ122、132、143、153な
どに入力されると、試験はマスタ・シーケンサ（MSSと
称する）122によって、中央処理装置とは独立に進行さ
せられる。また各サブシステム12、13、14、15、17や時
間測定モジュール16などは全てマスター・クロック（MC
LKと称する）サブシステム（MCLK−SS）11から供給され
るクロック信号に同期して動作する。
以下にテスタ１の構成と動作を説明する。
テスタ１はMCLK−SS11、サブシステム群（デジタル・
マスタ・サブシステム12:DM−SS12、デジタル・スレー
ブ・サブシステム13:DS−SS13、波形発生器サブシステ
ム14:WG−SS14、波形デジタイザ・サブシステム15:WD−
SS15、時間測定モジュール16:TMM16、直流サブシステム
17:DC−SS17から構成される）及びピンエレクトロニク
ス及びDUT186を搭載し、サブシステム群とインタフェー
スするテスト・ヘッド18とから構成されている。MCLK−
SS11はDUT186のタイミング発生器21、あるいはDSP23か
らDUTのマスタ・クロックをバッファ181を介して入力
し、該入力と同期した第１マスタ・クロックMCLK1と第
２マスタ・クロックMCLK2を生成する。バッファ181の出
力を受けた基準クロック発生器111は、該出力に同期し
た出力を第１、第２クロック発生器112、113に入力し、
第１、第２マスタ・クロックを発生させる。MCLK1、MCL
K2はともにDUTマスタ・クロックに同期することができ
る。勿論DUTマスタ・クロックのない場合や、DUTマスタ
・クロックを使用しない場合、あるいは別の信号によっ
て基準クロック発生器を、同期化する場合も基準クロッ
クを発生できるように構成することは容易である。
マスタ・サブシステム12:DM−SS12、デジタル・スレー
ブ・サブシステム13:DS−SS13、波形発生器サブシステ
ム14:WG−SS14、波形デジタイザ・サブシステム15:WD−
SS15、時間測定モジュール16:TMM16、直流サブシステム
17:DC−SS17から構成される）及びピンエレクトロニク
ス及びDUT186を搭載し、サブシステム群とインタフェー
スするテスト・ヘッド18とから構成されている。MCLK−
SS11はDUT186のタイミング発生器21、あるいはDSP23か
らDUTのマスタ・クロックをバッファ181を介して入力
し、該入力と同期した第１マスタ・クロックMCLK1と第
２マスタ・クロックMCLK2を生成する。バッファ181の出
力を受けた基準クロック発生器111は、該出力に同期し
た出力を第１、第２クロック発生器112、113に入力し、
第１、第２マスタ・クロックを発生させる。MCLK1、MCL
K2はともにDUTマスタ・クロックに同期することができ
る。勿論DUTマスタ・クロックのない場合や、DUTマスタ
・クロックを使用しない場合、あるいは別の信号によっ
て基準クロック発生器を、同期化する場合も基準クロッ
クを発生できるように構成することは容易である。
MCLK1とMCLK2とは互いに周波数が異なるが、それらの
周波数は有理比に選ばれるのが好適である。
周波数は有理比に選ばれるのが好適である。
タイミング・ハンドラ114はMCLK1とMCLK2の信号遷移
の一致を検出し、テスタ１のマスタ・シーケンサ（第１
図ではマスタ・シーケンサ122）を制御するための信号
を発生する。
の一致を検出し、テスタ１のマスタ・シーケンサ（第１
図ではマスタ・シーケンサ122）を制御するための信号
を発生する。
例えば、マスタ・シーケンサのシーケンス即ち試験系
列（テスト・シーケンス）が開始される。前記一致の不
確かさは、一実施例では1nsである。DUT186は一般にデ
ジタル・パターンやデジタル信号によって制御がなされ
るので、DUT186の相補的構成をとるテスタ１では、その
ようなデジタル機能ブロックに信号を供給して、テスト
・シーケンスを定めるサブシステムとしてDM−SS12を有
している。DM−SS12はデジタル・タイミング発生器（DE
TGと称する）121、DETG12によってタイミングされてプ
ログラムされたテスト・シーケンスを出力するマスタ・
シーケンサ122、マスタ・シーケンサ122によって制御さ
れるベクトル・メモリ124aエッジ発生器（EGと称する）
124b、フォーマッタ（FMTと称する）124cから成るDUT18
6のピン毎のデジタル信号を生成する従来技術のDM−SS
パー・ピン資源（PPRと称する）124を有しており、その
出力はピン・ドライバ182aを介してDUT186に入力され
る。
列（テスト・シーケンス）が開始される。前記一致の不
確かさは、一実施例では1nsである。DUT186は一般にデ
ジタル・パターンやデジタル信号によって制御がなされ
るので、DUT186の相補的構成をとるテスタ１では、その
ようなデジタル機能ブロックに信号を供給して、テスト
・シーケンスを定めるサブシステムとしてDM−SS12を有
している。DM−SS12はデジタル・タイミング発生器（DE
TGと称する）121、DETG12によってタイミングされてプ
ログラムされたテスト・シーケンスを出力するマスタ・
シーケンサ122、マスタ・シーケンサ122によって制御さ
れるベクトル・メモリ124aエッジ発生器（EGと称する）
124b、フォーマッタ（FMTと称する）124cから成るDUT18
6のピン毎のデジタル信号を生成する従来技術のDM−SS
パー・ピン資源（PPRと称する）124を有しており、その
出力はピン・ドライバ182aを介してDUT186に入力され
る。
さらに、本発明の一実施例では、データ処理資源123
を有している。データ処理資源（DPRと称する）123はDS
P123bとDSP123bが演算するデータを格納するデータメモ
リ123aとから成り立っている。DPR124はベクトル・メモ
リ124aのテスト・ベクトルに演算処理をおこなってDPR1
2の出力を変更することができる。またDSP123bは、他の
サブシステム（例えばDS−SS13のDSP133bと通信をおこ
なってデータの入出力が可能である。DPR123の動作はマ
スタ・シーケンサ122によって制御される。
を有している。データ処理資源（DPRと称する）123はDS
P123bとDSP123bが演算するデータを格納するデータメモ
リ123aとから成り立っている。DPR124はベクトル・メモ
リ124aのテスト・ベクトルに演算処理をおこなってDPR1
2の出力を変更することができる。またDSP123bは、他の
サブシステム（例えばDS−SS13のDSP133bと通信をおこ
なってデータの入出力が可能である。DPR123の動作はマ
スタ・シーケンサ122によって制御される。
DS−SS13はDM−SS12と同様の構成であり、スレーブ・
シーケンサ132がマスタ・シーケンサ122にかわるところ
だけが異なる。DGTG131、スレーブ・シーケンサ132、DP
R133、PPR134、データ・メモリ133a、DSP133b、ベクト
ル・メモリ134a、EG134b、FMT134c、ピン・ドライバ183
aがそれぞれDGTG121、マスター・シーケンサ122、DPR12
3、DPR124、データ・メモリ123a、ベクトル・メモリ124
a、EG124b、FMT124c、ピン・ドライバ182aに対応して、
同様の動作をおこなう。
シーケンサ132がマスタ・シーケンサ122にかわるところ
だけが異なる。DGTG131、スレーブ・シーケンサ132、DP
R133、PPR134、データ・メモリ133a、DSP133b、ベクト
ル・メモリ134a、EG134b、FMT134c、ピン・ドライバ183
aがそれぞれDGTG121、マスター・シーケンサ122、DPR12
3、DPR124、データ・メモリ123a、ベクトル・メモリ124
a、EG124b、FMT124c、ピン・ドライバ182aに対応して、
同様の動作をおこなう。
WG−SS14は任意波形を周知の方法で発生することを基
本としているが、内部にDSP144bを有しており、格納さ
れた波形に演算を施して出力できる。WG−SS14はタイミ
ング発生器WGTG141でタイミングされたAWGシーケンサ14
3、AWGシーケンサ143に格納されそして出力されるシー
ケンスに従って波形を発生する波形発生部144を有す
る。それらは通常テスタ１の所望のチャネル分だけ用意
されるパー・チャネル資源（PCR）142を構成している 波形発生部144は波形メモリ144a、そのデジタル出力
をアナログ波形に変換するDAC144Cで構成される従来技
術での波形発生と、波形メモリ144aに格納された波形に
DSP144bで演算を施して、DAC144C入力する本発明による
波形発生の方法とが実施可能である。
本としているが、内部にDSP144bを有しており、格納さ
れた波形に演算を施して出力できる。WG−SS14はタイミ
ング発生器WGTG141でタイミングされたAWGシーケンサ14
3、AWGシーケンサ143に格納されそして出力されるシー
ケンスに従って波形を発生する波形発生部144を有す
る。それらは通常テスタ１の所望のチャネル分だけ用意
されるパー・チャネル資源（PCR）142を構成している 波形発生部144は波形メモリ144a、そのデジタル出力
をアナログ波形に変換するDAC144Cで構成される従来技
術での波形発生と、波形メモリ144aに格納された波形に
DSP144bで演算を施して、DAC144C入力する本発明による
波形発生の方法とが実施可能である。
WG−SS14の出力は出力増幅器184を介してDUT186のピ
ンに与えられる。
ンに与えられる。
WG−SS14の逆の動作をするWD−SS15は、DUT186の信号
出力ピンから入力増幅器185を介して信号を入力し、ADC
154cによりデジタル化した後、所望によりDSP154bで演
算を施して波形メモリ154aに格納する。その動作はデジ
タイザ・シーケンサ153が制御する。これらは所望のチ
ャネル分だけ用意されたPCR152を構成する。デジタイザ
・シーケンサ153のタイミング制御はタイミング発生器W
DTG151がおこなう。
出力ピンから入力増幅器185を介して信号を入力し、ADC
154cによりデジタル化した後、所望によりDSP154bで演
算を施して波形メモリ154aに格納する。その動作はデジ
タイザ・シーケンサ153が制御する。これらは所望のチ
ャネル分だけ用意されたPCR152を構成する。デジタイザ
・シーケンサ153のタイミング制御はタイミング発生器W
DTG151がおこなう。
DUT186の各出力の時刻の計測は従来技術による計時モ
ジュール16によっておこなわれる。計時の制御はマスタ
・シーケンサ122によっておこわれる。
ジュール16によっておこなわれる。計時の制御はマスタ
・シーケンサ122によっておこわれる。
DC−SS17はマスタ・シーケンサ122で制御されるタイ
ミング発生器DCTG171によって制御される。DUTは186の
デジタル入出力ピン毎のDCユニット182b、183b及びアナ
ログ用SMU172によってDUT186の直流特性を測定される。
従来直流測定は中央処理装置CPU100によって非同期にお
こなわれていたが、本発明の一実施例では、マスタ・シ
ーケンサ122により同期的におこなわれる。従って、入
出力がアナログ信号であり、内部動作がデジタル信号処
理を含むようなDUT186の試験も全てデジタル信号に同期
して行われるため、試験の安定度が増し、試験の信頼性
が向上する。
ミング発生器DCTG171によって制御される。DUTは186の
デジタル入出力ピン毎のDCユニット182b、183b及びアナ
ログ用SMU172によってDUT186の直流特性を測定される。
従来直流測定は中央処理装置CPU100によって非同期にお
こなわれていたが、本発明の一実施例では、マスタ・シ
ーケンサ122により同期的におこなわれる。従って、入
出力がアナログ信号であり、内部動作がデジタル信号処
理を含むようなDUT186の試験も全てデジタル信号に同期
して行われるため、試験の安定度が増し、試験の信頼性
が向上する。
各タイミング発生器DGTG121、DETG131、WGTG141、WDT
G151、DCTG171に供給されるクロックは中央処理装置CPU
100によってMCLK1とMCLK2のいずれかに設定される。サ
ブシステム間でマスタ・クロックが異なっても、タイミ
ング・ハンドラ114の一致信号で刻時されたマスタ・シ
ーケンサ122の制御信号によって、全てのサブシステム
を完全に同時刻制御することができる。また、MCLK1とM
CLK2が異なる周波数であれば、擬似的に非同期動作を模
擬できる。
G151、DCTG171に供給されるクロックは中央処理装置CPU
100によってMCLK1とMCLK2のいずれかに設定される。サ
ブシステム間でマスタ・クロックが異なっても、タイミ
ング・ハンドラ114の一致信号で刻時されたマスタ・シ
ーケンサ122の制御信号によって、全てのサブシステム
を完全に同時刻制御することができる。また、MCLK1とM
CLK2が異なる周波数であれば、擬似的に非同期動作を模
擬できる。
マスタ・シーケンサ122の制御信号は第１図に示すよ
うに制御線122aを介して各サブシステムのタイミング発
生器131、141、151、171と各サブシステムのスレーブ・
シーケンサ132、143、153に導入され、それらサブシス
テムへシーケンス・ブロック（SBKと称する）ベースの
指令が支えられる。
うに制御線122aを介して各サブシステムのタイミング発
生器131、141、151、171と各サブシステムのスレーブ・
シーケンサ132、143、153に導入され、それらサブシス
テムへシーケンス・ブロック（SBKと称する）ベースの
指令が支えられる。
SBKの例を以下に示す。
DS−SS13へは一連のデジタル・パターンやデジタル信
号の発生、 WG−SS14へは一連の波形の発生、 WD−SS15へは一連の波形サンプリング、 時間測定モジュール16へは１つの時間測定、 DC−SS17へは一連の電圧と電流の設定と測定を指令す
る。サブ・システムはその指令に従ってSBK内のタイミ
ング発生とシーケンス発生を内部マイクロプログラムに
従い、使用マスタ・クロックに同期しておこなう。
号の発生、 WG−SS14へは一連の波形の発生、 WD−SS15へは一連の波形サンプリング、 時間測定モジュール16へは１つの時間測定、 DC−SS17へは一連の電圧と電流の設定と測定を指令す
る。サブ・システムはその指令に従ってSBK内のタイミ
ング発生とシーケンス発生を内部マイクロプログラムに
従い、使用マスタ・クロックに同期しておこなう。
一方サブ・シーケンスの終了や、各DSPの結果、DUT18
6の出力波形の評価結果は、信号線122bを介して、即時
にマスタ・シーケンサ122に帰還される。
6の出力波形の評価結果は、信号線122bを介して、即時
にマスタ・シーケンサ122に帰還される。
CUP100からの指令に対する応答、帰還された信号の評
価、テスト・シーケンスの変更（プログラム分岐）はマ
スタ・クロックの１周期内で終了するように判断・変更
機能がハードウェアにより実現され高速化されている。
そして、この動作様式はサブシステムのシーケンス・ブ
ロック（SBK）の実行やDSPの計算結果によりシーケンス
変更にも適用される。即ち、マスタ・シーケンサ122と
スレーブ・シーケンス132、143、153はCPU100により、
前もって格納されたシーケンスを実行し、マスタースレ
ーブ動作を行っているとも解される。また、これらシー
ケンサ内のシーケンスの実行の変更は全て１クロック周
期内に終了するため、デッド・タイムを生じない利点を
有する。
価、テスト・シーケンスの変更（プログラム分岐）はマ
スタ・クロックの１周期内で終了するように判断・変更
機能がハードウェアにより実現され高速化されている。
そして、この動作様式はサブシステムのシーケンス・ブ
ロック（SBK）の実行やDSPの計算結果によりシーケンス
変更にも適用される。即ち、マスタ・シーケンサ122と
スレーブ・シーケンス132、143、153はCPU100により、
前もって格納されたシーケンスを実行し、マスタースレ
ーブ動作を行っているとも解される。また、これらシー
ケンサ内のシーケンスの実行の変更は全て１クロック周
期内に終了するため、デッド・タイムを生じない利点を
有する。
第３図は、波形発生器サブシステムWG−SS14とDM−SS
12又はDS−SS13の波形の関係を示す例である。
12又はDS−SS13の波形の関係を示す例である。
プログラム31、32はマスタシーケンスとスレーブ・シ
ーケンスの各々を示すソフトウェア表示であり、実波形
の例が実波形群33に示してある。33aはDM−SS12又はDS
−SS13のベクトル・アドレスを示し、33bは該ベクトル
・アドレスのベクトルが時刻されフォーマットされて出
力された波形である。
ーケンスの各々を示すソフトウェア表示であり、実波形
の例が実波形群33に示してある。33aはDM−SS12又はDS
−SS13のベクトル・アドレスを示し、33bは該ベクトル
・アドレスのベクトルが時刻されフォーマットされて出
力された波形である。
マスタ・シーケンサ122から与えられたシーケンス・
ブロックSBKが波形１、波形２であると、AWGシーケンサ
はSBKで定められた波形１、２を合成するため波形片
、、、、を組み合わせて発生している。33c
がWG−SS14の出力であり、33dと33eが使用された波形片
と波形を対応して示してある。デジタル・ベクトルに同
期して、デッド・タイムの生じない波形が発生される。
ブロックSBKが波形１、波形２であると、AWGシーケンサ
はSBKで定められた波形１、２を合成するため波形片
、、、、を組み合わせて発生している。33c
がWG−SS14の出力であり、33dと33eが使用された波形片
と波形を対応して示してある。デジタル・ベクトルに同
期して、デッド・タイムの生じない波形が発生される。
次にDSP123,133,144b,154bについて説明する。これら
DSPのサブ・システム内における機能についてはすでに
説明した。これら局部DSPはCPU100と独立に且つクロッ
クと同期して共用のデータ・パス19によって互いに交信
することができる。またCPU100からのデータ送受信をも
おこなう。その制御命令は、CPU100から予め転送されて
おり、CPU100の同期命令あるいは各サブ・システムのシ
ーケンサの同期信号により動作を開始する。DSPはデー
タの入力、演算、出力を制御命令に従って実行する。デ
ータ・パス19へのDSPの接続も制御命令によってあるい
はCPU100から直接に行われる。
DSPのサブ・システム内における機能についてはすでに
説明した。これら局部DSPはCPU100と独立に且つクロッ
クと同期して共用のデータ・パス19によって互いに交信
することができる。またCPU100からのデータ送受信をも
おこなう。その制御命令は、CPU100から予め転送されて
おり、CPU100の同期命令あるいは各サブ・システムのシ
ーケンサの同期信号により動作を開始する。DSPはデー
タの入力、演算、出力を制御命令に従って実行する。デ
ータ・パス19へのDSPの接続も制御命令によってあるい
はCPU100から直接に行われる。
例えば、DSP154bとDSP144bをデータ・パス19に接続し
て交信することにより、WD−SS15での測定結果を直ちに
WS−SS14に帰還して、波形の変更をおこなうことができ
る。
て交信することにより、WD−SS15での測定結果を直ちに
WS−SS14に帰還して、波形の変更をおこなうことができ
る。
また、各DSPに並列処理をさせることにより、処理速
度が並列数に略比例して減少する。
度が並列数に略比例して減少する。
例えば、各DUTピンの出力信号の平均を求める例があ
る。データ・パス19を用いる交信をシリアル通信装置と
して構成することもできる。
る。データ・パス19を用いる交信をシリアル通信装置と
して構成することもできる。
また、波形をＮ点サンプリングしてフーリエ変換する
場合の高速化が可能となる。WD−SS15の複数チャネルを
並列接続して各チャネルのサンプリング速度を低減しつ
つ、最終変換速度を上昇させることができる。
場合の高速化が可能となる。WD−SS15の複数チャネルを
並列接続して各チャネルのサンプリング速度を低減しつ
つ、最終変換速度を上昇させることができる。
Ｎ＝LxMのとき、Ｌ点の離散フーリエ変換（DFT）をＭ
個並列演算する場合は、（Ｌ点DFTの乗算数）xM＋（Ｍ
−１）ｘ（N/2）の乗算が必要である。またＬ点DFTの乗
算回数はFFTを用いないときL2,Lが２のべき乗でFFTが行
われるとき（L/2）log2（Ｌ）である。
個並列演算する場合は、（Ｌ点DFTの乗算数）xM＋（Ｍ
−１）ｘ（N/2）の乗算が必要である。またＬ点DFTの乗
算回数はFFTを用いないときL2,Lが２のべき乗でFFTが行
われるとき（L/2）log2（Ｌ）である。
従って、本発明の実施例のようにＭ＝２あるいはＭ＝
４と選べば乗算数は、それぞれ（N/2）log2（Ｎ），（N
/2）log2（Ｎ）＋（N/2）となり、２台あるいは４台のD
SPで分散処理を行うときは、１台当りの乗算回数が減
り、DSP間のデータ転送時間を越えても大幅な時間短縮
が可能となる。
４と選べば乗算数は、それぞれ（N/2）log2（Ｎ），（N
/2）log2（Ｎ）＋（N/2）となり、２台あるいは４台のD
SPで分散処理を行うときは、１台当りの乗算回数が減
り、DSP間のデータ転送時間を越えても大幅な時間短縮
が可能となる。
なお、サブシステムにおけるスレーブ・シーケンサは
クロックに同期したデコーダとインデックス・レジスタ
を用い、クロック同期したSBKの起動をおこなうよう
に、マイクロプログラムの開始アドレスを指定するよう
に構成されている。従って、マスタ・シーケンサにてか
らの指令により１クロック周期内での多重分岐が行え、
分岐による波形へのデッド・タイム導入はない。本発明
の一実施例でのテスタ１はMCLK1,2として64MHz−128MHz
−128MHzを用いている。
クロックに同期したデコーダとインデックス・レジスタ
を用い、クロック同期したSBKの起動をおこなうよう
に、マイクロプログラムの開始アドレスを指定するよう
に構成されている。従って、マスタ・シーケンサにてか
らの指令により１クロック周期内での多重分岐が行え、
分岐による波形へのデッド・タイム導入はない。本発明
の一実施例でのテスタ１はMCLK1,2として64MHz−128MHz
−128MHzを用いている。
本発明の実施により以下の効果が生ずる。
１）中央処理装置はテスト・プログラムの実行の解読を
行い指令するだけで、テストの実行手順の進行に影響し
ない。従って、中央処理装置の負荷にテストの実行が影
響されず、DUTの実行環境を模擬しやすい。
行い指令するだけで、テストの実行手順の進行に影響し
ない。従って、中央処理装置の負荷にテストの実行が影
響されず、DUTの実行環境を模擬しやすい。
２）従来中央処理装置で制御され、非同期に動作してい
た直流特性測定もマスタ・シーケンサによりDUTの他の
信号と同期して刻時実行されるので、測定の安定性、明
瞭性、繰り返し性は向上する。
た直流特性測定もマスタ・シーケンサによりDUTの他の
信号と同期して刻時実行されるので、測定の安定性、明
瞭性、繰り返し性は向上する。
３）混在信号装置の機能ブロックをその種別（アナロ
グ、デジタル、同期、非同期）にかかわらず、使用環境
により近い環境で並列して評価できるので、評価の精度
と信頼性とが向上し、試験時間も短縮される。
グ、デジタル、同期、非同期）にかかわらず、使用環境
により近い環境で並列して評価できるので、評価の精度
と信頼性とが向上し、試験時間も短縮される。
４）全てのサブ・システムは同期したマスタ・クロック
により刻時され、且つサブ・システムには“次の動作”
と“どこの動作”が前もって書き込まれており、テスト
・プログラムの作成は高級言語で行える。
により刻時され、且つサブ・システムには“次の動作”
と“どこの動作”が前もって書き込まれており、テスト
・プログラムの作成は高級言語で行える。
５）同期したデコーダとインデックス・レジスタによ
り、シーケンサの多重分岐と起動が１クロック周期内に
行われるので、サブ・システムの動作にデッド・タイム
は生じない。
り、シーケンサの多重分岐と起動が１クロック周期内に
行われるので、サブ・システムの動作にデッド・タイム
は生じない。
６）多重シーケンサ構成をとるので、ハードウエア構成
上配線は減少する。
上配線は減少する。
７）多重シーケンサ構成をとりつつ、それらは全て同期
されているので、サブ・システムの並列動作、独立動作
が安定性と繰り返し性を良好に保ちつつ行える。
されているので、サブ・システムの並列動作、独立動作
が安定性と繰り返し性を良好に保ちつつ行える。
８）DUTのクロックに同期された複数のクロックを用い
て、各サブ・システムの同期をとることにより、同期信
号の発生を、また複数クロック間の周波数差を利用して
模擬的非同期動作を可能にして、同期、非同期混在DUT
の試験を統合的にできる。
て、各サブ・システムの同期をとることにより、同期信
号の発生を、また複数クロック間の周波数差を利用して
模擬的非同期動作を可能にして、同期、非同期混在DUT
の試験を統合的にできる。
９）各サブ・システムあるいはチャネル毎に局部DSPを
有し、信号処理を並列化し、全体の試験の高速化がなさ
れる。
有し、信号処理を並列化し、全体の試験の高速化がなさ
れる。
10）局部DSPは相互に通信が可能であり、中央処理装置
とは独立に複数のDUTピン信号に関する演算処理、制御
を行うことができるので、複雑な入出力環境を正確に刻
時しておこなうことができる。
とは独立に複数のDUTピン信号に関する演算処理、制御
を行うことができるので、複雑な入出力環境を正確に刻
時しておこなうことができる。
第１図は、本発明の一実施例に係る電子部品試験装置の
ブロック図である。 第２図は、電子部品の一般化モデルの機能ブロック図で
ある。 第３図は、本発明による波形発生例を説明するための図
である。 100:中央処理装置 11:マスタ・クロック・サブシステム （MCLK−SS） 111:基準クロック発生器 114:タイミング・ハンドラ 12:デジタル・マスタ・サブシステム （DM−SS） 122:マスタ・シーケンサ（MSS） 13:デジタル・スレーブ・サブシステム（DS−SS） 14:波形発生器サブシステム （WG−SS） 15:波形デジタイザ・サブシステム （WD−SS） 16:時間測定モジュール （TMM） 17:直流サブシステム （DS−SS） 18:テスト・ヘッド 186:被試験電子装置；被測定装置
ブロック図である。 第２図は、電子部品の一般化モデルの機能ブロック図で
ある。 第３図は、本発明による波形発生例を説明するための図
である。 100:中央処理装置 11:マスタ・クロック・サブシステム （MCLK−SS） 111:基準クロック発生器 114:タイミング・ハンドラ 12:デジタル・マスタ・サブシステム （DM−SS） 122:マスタ・シーケンサ（MSS） 13:デジタル・スレーブ・サブシステム（DS−SS） 14:波形発生器サブシステム （WG−SS） 15:波形デジタイザ・サブシステム （WD−SS） 16:時間測定モジュール （TMM） 17:直流サブシステム （DS−SS） 18:テスト・ヘッド 186:被試験電子装置；被測定装置
フロントページの続き (72)発明者 桑野 茂 東京都八王子市高倉町９番１号 横河・ ヒユーレツト・パツカード株式会社内 (56)参考文献 特開 昭63−215975（ＪＰ，Ａ) 実開 平２−59477（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (2)
- 【請求項１】混在信号を入出力する電子部品の非同期動
作を試験するための試験装置であって、 前記電子部品と前記混在信号の授受をおこなうためのテ
スト・ヘッドと、 前記テスト・ヘッドから前記混在信号に含まれる第１の
信号を受信して、該第１の信号に同期した、互いに異な
る周波数を有する第１、第２のマスタ・クロックを発生
し、さらに該第１、第２のマスタ・ロックの遷移の一致
を所定の精度で検出し制御信号を発生するための、前記
テスト・ヘッドに接続されたマスタ・クロック・サブシ
ステムと、 前記第１、第２のマスタ・クロックの一方を選択的に受
信するとともに、前記制御信号を受信し、該制御信号の
受信に応じて前記非同期動作を試験するための試験系列
を発生する前記マスタ・クロック・サブシステムに接続
されたマスター・シーケンサと、 前記第１、第２のマスタ・クロックの一方の選択的に同
期し、前記試験系列に応じ、前記混在信号に含まれるプ
ログラムされたデジタル信号パターンを前記電子部品に
入力するための前記テスト・ヘッドとマスタ・クロック
・サブシステムとマスター・シーケンサとに接続された
デジタル・マスタ・サブシステムと、 前記第１、第２のマスタ・クロックの一方に選択的に同
期し、前記試験系列に応じ、前記混在信号に含まれるデ
ジタル信号を前記電子部品から入力し該デジタル信号を
測定するための前記テスト・ヘッドとマスタ・クロック
・サブシステムとマスター・シーケンサとに接続された
デジタル・スレーブ・サブシステムと、 前記第１、第２のマスタ・クロックの一方に選択的に同
期し、前記試験系列に応じ、前記混在信号に含まれるア
ナログ信号を前記電子部品に入力するための前記テスト
・ヘッドとマスタ・クロック・サブシステムとマスター
・シーケンサとに接続された波形発生器サブシステム
と、 前記第１、第２のマスタ・クロックの一方に選択的に同
期し、前記試験系列に応じ、前記混在信号に含まれるア
ナログ信号を前記電子部品から入力し該アナログ信号を
測定するための前記テスト・ヘッドとマスタ・クロック
・サブシステムとマスター・シーケンサとに接続された
波形デジタイザ・サブシステムとを備え、 前記記第１、第２のマスタ・クロックの周波数を前記非
同期動作を模擬するように選んだことを特徴とする電子
部品試験装置。 - 【請求項２】前記デジタル・マスタ・サブシステムと、
前記デジタル・スレーブ・サブシステムと、前記波形発
生器サブシステムと、前記波形デジタイザ・サブシステ
ムとはそれぞれの状態遷移をそれぞれが受信して同期す
る前記第１、第２のマスタ・クロックの一周期より短い
期間でおこなうように動作することを特徴とする請求項
１に記載の電子部品試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14363990A JP3195790B2 (ja) | 1990-05-31 | 1990-05-31 | 電子部品試験装置 |
| US07/952,469 US5289116A (en) | 1990-05-31 | 1992-09-28 | Apparatus and method for testing electronic devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14363990A JP3195790B2 (ja) | 1990-05-31 | 1990-05-31 | 電子部品試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0436671A JPH0436671A (ja) | 1992-02-06 |
| JP3195790B2 true JP3195790B2 (ja) | 2001-08-06 |
Family
ID=15343451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14363990A Expired - Fee Related JP3195790B2 (ja) | 1990-05-31 | 1990-05-31 | 電子部品試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3195790B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002243808A (ja) * | 2001-02-09 | 2002-08-28 | Advantest Corp | アナログ・デジタル混成ｉｃ用テストシステム |
| JP5089237B2 (ja) | 2007-05-08 | 2012-12-05 | 株式会社アドバンテスト | テストユニット装置および試験装置 |
| JP5475674B2 (ja) * | 2008-10-14 | 2014-04-16 | 株式会社アドバンテスト | 試験装置 |
| JP2010153050A (ja) * | 2008-12-24 | 2010-07-08 | Yokogawa Electric Corp | 電池特性模擬システム及び電池特性模擬装置 |
-
1990
- 1990-05-31 JP JP14363990A patent/JP3195790B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0436671A (ja) | 1992-02-06 |
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