JP3269060B2 - Ｌｓｉテスタ - Google Patents
ＬｓｉテスタInfo
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- JP3269060B2 JP3269060B2 JP01193892A JP1193892A JP3269060B2 JP 3269060 B2 JP3269060 B2 JP 3269060B2 JP 01193892 A JP01193892 A JP 01193892A JP 1193892 A JP1193892 A JP 1193892A JP 3269060 B2 JP3269060 B2 JP 3269060B2
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- Japan
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Description
【０００１】
【産業上の利用分野】本発明は、アナログ回路とデジタ
ル回路の混載したＬＳＩ（被測定対象物：以下、ＤＵＴ
という）を測定するＬＳＩテスタに関し、更に詳しく
は、独立に設けられた信号発生モジュールと測定モジュ
ール間を同期して制御すると共に、各モジュールとＤＵ
Ｔ間の同期も制御することが可能なＬＳＩテスタに関す
る。
ル回路の混載したＬＳＩ（被測定対象物：以下、ＤＵＴ
という）を測定するＬＳＩテスタに関し、更に詳しく
は、独立に設けられた信号発生モジュールと測定モジュ
ール間を同期して制御すると共に、各モジュールとＤＵ
Ｔ間の同期も制御することが可能なＬＳＩテスタに関す
る。
【０００２】
【従来の技術】アナログ回路とデジタル回路の混載した
ＤＵＴを測定する従来のＬＳＩテスタは、異なったコン
トローラによってデジタル信号とアナログ信号の発生及
び測定を行うモジュールを分散制御し、ＤＵＴのテスト
を高速に行うことができるようになっている。
ＤＵＴを測定する従来のＬＳＩテスタは、異なったコン
トローラによってデジタル信号とアナログ信号の発生及
び測定を行うモジュールを分散制御し、ＤＵＴのテスト
を高速に行うことができるようになっている。
【０００３】
【発明が解決しようとする課題】このような従来のＬＳ
Ｉテスタは、異なったコントローラで各モジュールが制
御されているために、デジタルモジュールとアナログモ
ジュールの同期の対応が十分でないため、実動作環境で
ＤＵＴのテストを行うことが困難であった。
Ｉテスタは、異なったコントローラで各モジュールが制
御されているために、デジタルモジュールとアナログモ
ジュールの同期の対応が十分でないため、実動作環境で
ＤＵＴのテストを行うことが困難であった。
【０００４】本発明は、このような点に鑑みてなされた
もので、異なったコントローラで制御される各モジュー
ルを、コードメモリの出力するコードと各モジュールに
設けられた同期トリガ回路が出力するトリガとに基づい
て同期するようにしたもので、デジタルとアナログの回
路が混在した高機能なＤＵＴをであっても、実動作業環
境で高速に、且つ、正確に試験することができるＬＳＩ
テスタを提供することを目的としている。
もので、異なったコントローラで制御される各モジュー
ルを、コードメモリの出力するコードと各モジュールに
設けられた同期トリガ回路が出力するトリガとに基づい
て同期するようにしたもので、デジタルとアナログの回
路が混在した高機能なＤＵＴをであっても、実動作業環
境で高速に、且つ、正確に試験することができるＬＳＩ
テスタを提供することを目的としている。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために本発明は、異なったコントローラによって被測
定対象物に出力するアナログ信号とデジタル信号の発生
をモジュール毎に行い、被測定対象物から入力するアナ
ログ信号とデジタル信号の解析をモジュール毎に行うミ
ックスドシグナルユニットを備えると共に、被測定対象
物との間でデジタルパターン信号を授受するデジタルフ
ァンックションモジュールとを備え、アナログ回路とデ
ジタル回路が混在する被測定対象物を検査するＬＳＩテ
スタにおいて、前記デジタルファンックションモジュー
ルのアドレス発生器の出力するアドレスに基づき、前記
ミックスドシグナルユニットの信号発生側の各モジュー
ルと同期を取るコードを出力するコードメモリと、前記
ミックスドシグナルユニットの各モジュールと前記デジ
タルファンックションモジュールとに設けられていて、
お互いのモジュール間の同期を取るトリガ信号を発生す
る同期トリガ回路と、を設け、各モジュール間で同期を
取ると共に、被測定対象物からのトリガに基づいて各モ
ジュールが同期を取ることができることを特徴とてい
る。
るために本発明は、異なったコントローラによって被測
定対象物に出力するアナログ信号とデジタル信号の発生
をモジュール毎に行い、被測定対象物から入力するアナ
ログ信号とデジタル信号の解析をモジュール毎に行うミ
ックスドシグナルユニットを備えると共に、被測定対象
物との間でデジタルパターン信号を授受するデジタルフ
ァンックションモジュールとを備え、アナログ回路とデ
ジタル回路が混在する被測定対象物を検査するＬＳＩテ
スタにおいて、前記デジタルファンックションモジュー
ルのアドレス発生器の出力するアドレスに基づき、前記
ミックスドシグナルユニットの信号発生側の各モジュー
ルと同期を取るコードを出力するコードメモリと、前記
ミックスドシグナルユニットの各モジュールと前記デジ
タルファンックションモジュールとに設けられていて、
お互いのモジュール間の同期を取るトリガ信号を発生す
る同期トリガ回路と、を設け、各モジュール間で同期を
取ると共に、被測定対象物からのトリガに基づいて各モ
ジュールが同期を取ることができることを特徴とてい
る。
【０００６】
【作用】本発明の各構成要素は次に示すような作用をす
る。コードメモリは、デジタルファンクションモジュー
ルのアドレス発生器が指定するアドレスに基づき、同期
の為のコードをミックスシグナルユニットの信号発生モ
ジュールに出力する。同期トリガ回路は、各モジュール
に設けられていて、各モジュール間の同期を取ると共
に、ＤＵＴからのトリガに基づいてモジュールの同期を
取る。
る。コードメモリは、デジタルファンクションモジュー
ルのアドレス発生器が指定するアドレスに基づき、同期
の為のコードをミックスシグナルユニットの信号発生モ
ジュールに出力する。同期トリガ回路は、各モジュール
に設けられていて、各モジュール間の同期を取ると共
に、ＤＵＴからのトリガに基づいてモジュールの同期を
取る。
【０００７】
【実施例】以下、図面を用いて本発明の一実施例を詳細
に説明する。図１は、本発明の一実施例を示すＬＳＩテ
スタの構成ブロック図である。図中、１０はシステム全
体の制御を司るテストシステムコントローラ、１１Ａ〜
１１Ｄはテストシステムコントローラ１０に制御される
下位のモジュールコントローラ、１２はテストシステム
コントローラ１０にテストプログラムのデータを入力す
るデータ入力部である。
に説明する。図１は、本発明の一実施例を示すＬＳＩテ
スタの構成ブロック図である。図中、１０はシステム全
体の制御を司るテストシステムコントローラ、１１Ａ〜
１１Ｄはテストシステムコントローラ１０に制御される
下位のモジュールコントローラ、１２はテストシステム
コントローラ１０にテストプログラムのデータを入力す
るデータ入力部である。
【０００８】１３はモジュールコントローラ１１Ａによ
って制御されるミックスドシグナルユニット（以下、Ｍ
Ｓユニットと省略）で、ＤＵＴ１４を検査するデジタル
信号及びアナログ信号を出力するとともに、ＤＵＴ１４
が出力するデジタル信号及びアナログ信号を解析する。
１５はＤＵＴ１４が搭載されるテストヘッドで、ＤＵＴ
１４と授受する信号のシグナルコンデイショニングや切
替えを行う。
って制御されるミックスドシグナルユニット（以下、Ｍ
Ｓユニットと省略）で、ＤＵＴ１４を検査するデジタル
信号及びアナログ信号を出力するとともに、ＤＵＴ１４
が出力するデジタル信号及びアナログ信号を解析する。
１５はＤＵＴ１４が搭載されるテストヘッドで、ＤＵＴ
１４と授受する信号のシグナルコンデイショニングや切
替えを行う。
【０００９】ミックスドシグナルユニット１３におい
て、１３１はデジタルシグナル・ソースメモリ・モジュ
ール（以下、ＤＳＳモジュールと省略する）で、パター
ンメモリ（図省略）にデジタルコード化されて記憶され
ている波形データを、アドレス発生シーケンサ（図省
略）の指定するアドレスに基づいてＤＵＴ１４に出力す
る。１３２はアナログの検査波形をＤＵＴ１４に出力す
るウエーブフォーム・ジェネレータ・モジュール（以
下、ＷＦＧモジュールと省略する）で、アドレス発生シ
ーケンサ（図省略）の指定するアドレスに基づいてパタ
ーンメモリ（図省略）が出力するデータをアナログ変換
してＤＵＴ１４に出力する。
て、１３１はデジタルシグナル・ソースメモリ・モジュ
ール（以下、ＤＳＳモジュールと省略する）で、パター
ンメモリ（図省略）にデジタルコード化されて記憶され
ている波形データを、アドレス発生シーケンサ（図省
略）の指定するアドレスに基づいてＤＵＴ１４に出力す
る。１３２はアナログの検査波形をＤＵＴ１４に出力す
るウエーブフォーム・ジェネレータ・モジュール（以
下、ＷＦＧモジュールと省略する）で、アドレス発生シ
ーケンサ（図省略）の指定するアドレスに基づいてパタ
ーンメモリ（図省略）が出力するデータをアナログ変換
してＤＵＴ１４に出力する。
【００１０】１３３はデジタルシグナル・キャプチャメ
モリ・モジュール（以下、ＤＳＣモジュールと省略す
る）で、ＤＵＴ１４でデジタルコード化された出力信号
をテストヘッド１５を介して入力し、解析する。１３４
はウエーブフォーム・デジタイザ・モジュール（以下、
ＷＦＤモジュールと省略する）で、ＤＵＴ１４が出力す
るアナログ出力をテストヘッド１５を介して取り込み解
析する。
モリ・モジュール（以下、ＤＳＣモジュールと省略す
る）で、ＤＵＴ１４でデジタルコード化された出力信号
をテストヘッド１５を介して入力し、解析する。１３４
はウエーブフォーム・デジタイザ・モジュール（以下、
ＷＦＤモジュールと省略する）で、ＤＵＴ１４が出力す
るアナログ出力をテストヘッド１５を介して取り込み解
析する。
【００１１】１３５はデジタルシグナル・プロセッサ
（以下、ＤＳＰと省略）で、ＤＳＳモジュール１３１と
ＷＦＧモジュール１３２がＤＵＴ１４に与える検査波形
を演算すると共に、ＤＵＴ１４が出力した出力信号の解
析のための演算を行う。１３６はクロックジェネレタ
（以下、ＣＧと省略する）で、ミックスドシグナルユニ
ット１３の各モジュールの動作基準になるのクロックを
発生する。
（以下、ＤＳＰと省略）で、ＤＳＳモジュール１３１と
ＷＦＧモジュール１３２がＤＵＴ１４に与える検査波形
を演算すると共に、ＤＵＴ１４が出力した出力信号の解
析のための演算を行う。１３６はクロックジェネレタ
（以下、ＣＧと省略する）で、ミックスドシグナルユニ
ット１３の各モジュールの動作基準になるのクロックを
発生する。
【００１２】１６はモジュールコントローラ１１Ｂによ
って制御されるデジタルファンクション・モジュール
（以下、ＤＦＣモジュールと省略する）で、検査信号の
デジタルパターンを発生するとともに、ＤＵＴ１４が出
力するデジタルパターンを解析する。１７はモジュール
コントローラ１１Ｃによって制御されるＤＣモジュール
で、ＤＵＴ１４を測定する為の直流電圧及び直流電流を
発生するとともに、ＤＵＴ１４が出力する直流電圧及び
直流電流を測定する。１８はモジュールコントローラ１
１Ｄによって制御されるタイムメジャー・モジュール
（以下、ＴＩＭと省略する）で、ＤＵＴ１４間で授受す
るアナログ及びデジタル信号のタイミングスキューを解
析する。
って制御されるデジタルファンクション・モジュール
（以下、ＤＦＣモジュールと省略する）で、検査信号の
デジタルパターンを発生するとともに、ＤＵＴ１４が出
力するデジタルパターンを解析する。１７はモジュール
コントローラ１１Ｃによって制御されるＤＣモジュール
で、ＤＵＴ１４を測定する為の直流電圧及び直流電流を
発生するとともに、ＤＵＴ１４が出力する直流電圧及び
直流電流を測定する。１８はモジュールコントローラ１
１Ｄによって制御されるタイムメジャー・モジュール
（以下、ＴＩＭと省略する）で、ＤＵＴ１４間で授受す
るアナログ及びデジタル信号のタイミングスキューを解
析する。
【００１３】１９はモジュール間の同期を取るためのコ
ードを伝達するコードバスで、ＤＦＣモジュール１６の
コードメモリ１６1が出力するコードをＤＳＳモジュー
ル１３１とＷＦＧモジュール１３２とに伝達する。
ードを伝達するコードバスで、ＤＦＣモジュール１６の
コードメモリ１６1が出力するコードをＤＳＳモジュー
ル１３１とＷＦＧモジュール１３２とに伝達する。
【００１４】２０はＭＳユニット１３の各モジュールと
ＤＦＣモジュール１６間及びＤＵＴ１４間で同期信号
（以後、トリガという）を伝達するシンクバスで、各モ
ジュール１３１〜１３４、１６に設けられた同期トリガ
回路１３１1〜１３４1、１６2と６本のバス（各バスはナ
ンバーがＮo１〜６のように決められている）で相互に
接続されている。
ＤＦＣモジュール１６間及びＤＵＴ１４間で同期信号
（以後、トリガという）を伝達するシンクバスで、各モ
ジュール１３１〜１３４、１６に設けられた同期トリガ
回路１３１1〜１３４1、１６2と６本のバス（各バスはナ
ンバーがＮo１〜６のように決められている）で相互に
接続されている。
【００１５】同期トリガ回路１３１1〜１３４1、１６
2は、トリガを発生するトリガ発生部とトリガを受信す
るトリガ受信部とからなっていて、モジュール１３１〜
１３４、１６及びＤＵＴ１４でトリガを授受することが
できるようになっている。ここで、ＤＳＳモジュール１
３１の発生するトリガに基づいて、ＷＦＤモジュール１
３４が同期する場合を例に説明する。先ず、シンクバス
２０は、ＤＳＳモジュール１３１側においてトリガ発生
部に切り換えられ、ＷＦＤモジュール１３４側において
トリガ受信部に切り換えられる。
2は、トリガを発生するトリガ発生部とトリガを受信す
るトリガ受信部とからなっていて、モジュール１３１〜
１３４、１６及びＤＵＴ１４でトリガを授受することが
できるようになっている。ここで、ＤＳＳモジュール１
３１の発生するトリガに基づいて、ＷＦＤモジュール１
３４が同期する場合を例に説明する。先ず、シンクバス
２０は、ＤＳＳモジュール１３１側においてトリガ発生
部に切り換えられ、ＷＦＤモジュール１３４側において
トリガ受信部に切り換えられる。
【００１６】ＤＳＳモジュール１３１のトリガ発生部か
ら出力されたトリガは、シンクバス２０を介しＷＦＤモ
ジュール１３４のトリガ受信部に入力される。トリガ受
信部は、入力されたトリガに基づいてアドレス発生シー
ケンサ（図省略）のシーケンスナンバーを指定し、ＤＵ
Ｔから入力するアナログ信号を読み込む、アドレスをア
ドレス発生シーケンサからメモリ（図省略）に指定す
る。このようして、各モジュール同志の同期が取られ
る。
ら出力されたトリガは、シンクバス２０を介しＷＦＤモ
ジュール１３４のトリガ受信部に入力される。トリガ受
信部は、入力されたトリガに基づいてアドレス発生シー
ケンサ（図省略）のシーケンスナンバーを指定し、ＤＵ
Ｔから入力するアナログ信号を読み込む、アドレスをア
ドレス発生シーケンサからメモリ（図省略）に指定す
る。このようして、各モジュール同志の同期が取られ
る。
【００１７】図２は、ＤＦＣモジュールの出力するコー
ド及びトリガに基づき各モジュールが同期する場合を示
したタイムチャートで、（Ａ）はコードメモリ１６1の
出力するコード、（Ｂ）はＤＦＣモジュール１６の出力
するトリガ(TRG）、（Ｃ）はテストレートのクロックＣ
Ｋ、（Ｄ）はＤＦＣモジュール１６の出力するデジタル
パターン信号、（Ｅ）はＤＳＳモジュール１３１の出力
するデジタル信号、（Ｆ）はＤＳＣモジュール１３２が
ＤＵＴ１４から取り込むデジタル信号、（Ｇ）はＷＦＧ
モジュール１３３がＤＵＴ１４に出力するアナログ信
号、（Ｈ）はＷＦＤモジュール１３４がＤＵＴ１４から
取り込むアナログ信号である。尚、このタイミングチャ
ートはＤＵＴ端で見たもので、モジュール側では信号伝
達に時間がかかるため、この時間に対し一定時間のズレ
が生じる。
ド及びトリガに基づき各モジュールが同期する場合を示
したタイムチャートで、（Ａ）はコードメモリ１６1の
出力するコード、（Ｂ）はＤＦＣモジュール１６の出力
するトリガ(TRG）、（Ｃ）はテストレートのクロックＣ
Ｋ、（Ｄ）はＤＦＣモジュール１６の出力するデジタル
パターン信号、（Ｅ）はＤＳＳモジュール１３１の出力
するデジタル信号、（Ｆ）はＤＳＣモジュール１３２が
ＤＵＴ１４から取り込むデジタル信号、（Ｇ）はＷＦＧ
モジュール１３３がＤＵＴ１４に出力するアナログ信
号、（Ｈ）はＷＦＤモジュール１３４がＤＵＴ１４から
取り込むアナログ信号である。尚、このタイミングチャ
ートはＤＵＴ端で見たもので、モジュール側では信号伝
達に時間がかかるため、この時間に対し一定時間のズレ
が生じる。
【００１８】図３は、図２の動作に際しＤＦＣモジュー
ルに与えられるテストプログラムの一部を示した図であ
る。尚、コードメモリ１６1は、８ビットよりなってい
るため、２５６通りのパターンコードの指定が可能で、
トリガ（TRG）指定は、６本のシンクバスで構成されて
いるために、６通りのシーケンスナンバーの指定が可能
である。
ルに与えられるテストプログラムの一部を示した図であ
る。尚、コードメモリ１６1は、８ビットよりなってい
るため、２５６通りのパターンコードの指定が可能で、
トリガ（TRG）指定は、６本のシンクバスで構成されて
いるために、６通りのシーケンスナンバーの指定が可能
である。
【００１９】(1)ＤＦＣモジュール１６は、レート１の
クロックＣＫで、＄１のコードを出力する。 (2)ＤＳＳモジュール１６は、コード＄１の入力によっ
て、アドレス発生シーケンサにシーケンスナンバーが指
定され、ｔ1時間後にパターンメモリからデジタル信号
をＤＵＴ１４に出力する。
クロックＣＫで、＄１のコードを出力する。 (2)ＤＳＳモジュール１６は、コード＄１の入力によっ
て、アドレス発生シーケンサにシーケンスナンバーが指
定され、ｔ1時間後にパターンメモリからデジタル信号
をＤＵＴ１４に出力する。
【００２０】(3)続いて、ＤＦＣモジュール１６は、レ
ート２のクロックＣＫでトリガ発生器よりシンクバスの
Ｎo２を介しトリガTRG1を出力すると共に、コードメモリ
より＄２のコードを出力する。 (4)この時、ＤＳＣモジュール１３２側は、トリガ受信部
がシンクバスのＮo２に接続されていて、ＤＦＣモジュ
ール１６より入力したトリガTRG1に基づきＤＵＴ１４か
らデジタル信号の取り込みを開始する。
ート２のクロックＣＫでトリガ発生器よりシンクバスの
Ｎo２を介しトリガTRG1を出力すると共に、コードメモリ
より＄２のコードを出力する。 (4)この時、ＤＳＣモジュール１３２側は、トリガ受信部
がシンクバスのＮo２に接続されていて、ＤＦＣモジュ
ール１６より入力したトリガTRG1に基づきＤＵＴ１４か
らデジタル信号の取り込みを開始する。
【００２１】(5)一方、ＷＦＧモジュール１３３は、コ
ード＄２の入力によって、アドレス発生シーケンサにシ
ーケンスナンバーが指定され、ｔ2時間後にアナログ信
号をＤＵＴ１４に出力する。 (6)更に、ＤＦＣモジュールは、レート３のクロックで
トリガ発生器１６2よりシンクバスＮo３を介しトリガTR
G2を出力する。
ード＄２の入力によって、アドレス発生シーケンサにシ
ーケンスナンバーが指定され、ｔ2時間後にアナログ信
号をＤＵＴ１４に出力する。 (6)更に、ＤＦＣモジュールは、レート３のクロックで
トリガ発生器１６2よりシンクバスＮo３を介しトリガTR
G2を出力する。
【００２２】(7)この時、ＷＦＤモジュール１３４側
は、トリガ受信部がシンクバスのＮo３に接続されてい
て、ＤＦＣモジュール１６より入力したトリガTRG2に基
づきｔ3時間後からアナログ信号の取り込みを開始す
る。 (8)以下、同様に、各モジュール間は、コードとトリガ
（TRG）によって相互の同期が取られる。
は、トリガ受信部がシンクバスのＮo３に接続されてい
て、ＤＦＣモジュール１６より入力したトリガTRG2に基
づきｔ3時間後からアナログ信号の取り込みを開始す
る。 (8)以下、同様に、各モジュール間は、コードとトリガ
（TRG）によって相互の同期が取られる。
【００２３】
【発明の効果】以上詳細に説明したように本発明のＬＳ
Ｉテスタは、異なったコントローラで制御されるモジュ
ールの同期を、コードメモリの出力するコードと各モジ
ュールに設けられた同期トリガ回路が出力するトリガと
に基づいて行うようにしたものである。このため、ＤＵ
Ｔを実動作業環境で高速に且つ、正確に試験することが
できる。さらに、各モジュールは、ＤＵＴのトリガに基
づいても直接同期が取れるので、更に、高速に複雑なテ
ストに対応できる。
Ｉテスタは、異なったコントローラで制御されるモジュ
ールの同期を、コードメモリの出力するコードと各モジ
ュールに設けられた同期トリガ回路が出力するトリガと
に基づいて行うようにしたものである。このため、ＤＵ
Ｔを実動作業環境で高速に且つ、正確に試験することが
できる。さらに、各モジュールは、ＤＵＴのトリガに基
づいても直接同期が取れるので、更に、高速に複雑なテ
ストに対応できる。
【図１】本発明の一実施例を示すＬＳＩテスタの構成ブ
ロック図である。
ロック図である。
【図２】ＤＦＣモジュールの出力するコード及びトリガ
に基づき同期する場合の例を示したタイムチャートであ
る。
に基づき同期する場合の例を示したタイムチャートであ
る。
【図３】図２の動作に際しＤＦＣモジュールに与えられ
るテストプログラムの一部を示した図である。
るテストプログラムの一部を示した図である。
１３１1〜１３４1、１６2 同期トリガ回路 １６1 コードメモリ １９ コードバス ２０ シンクバス
Claims (1)
- 【請求項１】異なったコントローラによって被測定対象
物に出力するアナログ信号とデジタル信号の発生をモジ
ュール毎に行い、被測定対象物から入力するアナログ信
号とデジタル信号の解析をモジュール毎に行うミックス
ドシグナルユニットを備えると共に、被測定対象物との
間でデジタルパターン信号を授受するデジタルファンッ
クションモジュールとを備え、アナログ回路とデジタル
回路が混在する被測定対象物を検査するＬＳＩテスタに
おいて、 前記デジタルファンックションモジュールのアドレス発
生器の出力するアドレスに基づき、前記ミックスドシグ
ナルユニットの信号発生側の各モジュールと同期を取る
コードを出力するコードメモリと、 前記ミックスドシグナルユニットの各モジュールと前記
デジタルファンックションモジュールとに設けられてい
て、お互いのモジュール間の同期を取るトリガ信号を発
生する同期トリガ回路と、を設け、各モジュール間で同
期を取ると共に、被測定対象物からのトリガに基づいて
各モジュールが同期を取ることができることを特徴とし
たＬＳＩテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01193892A JP3269060B2 (ja) | 1992-01-27 | 1992-01-27 | Ｌｓｉテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01193892A JP3269060B2 (ja) | 1992-01-27 | 1992-01-27 | Ｌｓｉテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05203702A JPH05203702A (ja) | 1993-08-10 |
| JP3269060B2 true JP3269060B2 (ja) | 2002-03-25 |
Family
ID=11791598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01193892A Expired - Fee Related JP3269060B2 (ja) | 1992-01-27 | 1992-01-27 | Ｌｓｉテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3269060B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6363507B1 (en) * | 1998-10-19 | 2002-03-26 | Teradyne, Inc. | Integrated multi-channel analog test instrument architecture providing flexible triggering |
| JP2002243808A (ja) * | 2001-02-09 | 2002-08-28 | Advantest Corp | アナログ・デジタル混成ｉｃ用テストシステム |
| JP4999232B2 (ja) * | 2001-02-09 | 2012-08-15 | 株式会社アドバンテスト | アナログ・デジタル混成ｉｃ用テストシステム |
| JP3632670B2 (ja) * | 2002-02-22 | 2005-03-23 | 横河電機株式会社 | Ｉｃテスタ |
| JP4840729B2 (ja) * | 2006-11-13 | 2011-12-21 | 横河電機株式会社 | デバイステスタ |
| JP4941125B2 (ja) * | 2007-06-26 | 2012-05-30 | 横河電機株式会社 | 半導体テスト装置 |
| US8261119B2 (en) | 2009-09-10 | 2012-09-04 | Advantest Corporation | Test apparatus for testing device has synchronization module which synchronizes analog test module to digital test module based on synchronization signal received from digital test module |
| JP2019139813A (ja) * | 2019-05-16 | 2019-08-22 | ファナック株式会社 | 高速変換器、測定システム、及び高速変換プログラム |
-
1992
- 1992-01-27 JP JP01193892A patent/JP3269060B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05203702A (ja) | 1993-08-10 |
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