JPH10160808A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPH10160808A JPH10160808A JP8317681A JP31768196A JPH10160808A JP H10160808 A JPH10160808 A JP H10160808A JP 8317681 A JP8317681 A JP 8317681A JP 31768196 A JP31768196 A JP 31768196A JP H10160808 A JPH10160808 A JP H10160808A
- Authority
- JP
- Japan
- Prior art keywords
- test
- pattern
- test pattern
- pattern data
- generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 小形で安価なパターン発生器を構成し、試験
可能な端子数の少ないＩＣ試験装置を安価に提供する。 【解決手段】 ワンチップマイクロコンピュータによっ
てパターン発生器を構成し、このパターン発生器を被試
験ＩＣの各端子ごとに設けてＩＣ試験装置を構成した。
可能な端子数の少ないＩＣ試験装置を安価に提供する。 【解決手段】 ワンチップマイクロコンピュータによっ
てパターン発生器を構成し、このパターン発生器を被試
験ＩＣの各端子ごとに設けてＩＣ試験装置を構成した。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路デ
バイス（以下ＩＣと称す）を試験するＩＣ試験装置に関
する。
バイス（以下ＩＣと称す）を試験するＩＣ試験装置に関
する。
【０００２】
【従来の技術】図３に一般的なＩＣ試験装置の概略の構
成を示す。図中ＭＦはメインフレームと呼ばれるテスタ
本体を示す。テスタ本体ＭＦにはパターン発生器ＰＧ
と、このパターン発生器ＰＧから出力されるテストパタ
ーンデータ（並列デジタル信号）をアナログ波形を持つ
テストパターン信号に変換する波形フォーマッタＦＭＴ
と、被試験ＩＣ１０から出力される応答信号と期待値と
を比較する論理比較器ＤＥＣと、論理比較結果を記憶す
る不良解析メモリＦＭと、各部にタイミング信号を供給
して動作を制御するタイミング発生器ＴＧとが格納され
る。
成を示す。図中ＭＦはメインフレームと呼ばれるテスタ
本体を示す。テスタ本体ＭＦにはパターン発生器ＰＧ
と、このパターン発生器ＰＧから出力されるテストパタ
ーンデータ（並列デジタル信号）をアナログ波形を持つ
テストパターン信号に変換する波形フォーマッタＦＭＴ
と、被試験ＩＣ１０から出力される応答信号と期待値と
を比較する論理比較器ＤＥＣと、論理比較結果を記憶す
る不良解析メモリＦＭと、各部にタイミング信号を供給
して動作を制御するタイミング発生器ＴＧとが格納され
る。
【０００３】ＴＨはテストヘッドを示す。このテストヘ
ッドＴＨにはテスタ本体ＭＦから送られて来るテストパ
ターン信号を被試験ＩＣ１０に与える駆動回路を含むピ
ンエレクトロニクスＰＥと、被試験ＩＣ１０の応答出力
信号の論理レベルが正規の電圧の範囲に入っているか否
かを判定して取り込む比較器ＣＰとが設けられて構成さ
れる。
ッドＴＨにはテスタ本体ＭＦから送られて来るテストパ
ターン信号を被試験ＩＣ１０に与える駆動回路を含むピ
ンエレクトロニクスＰＥと、被試験ＩＣ１０の応答出力
信号の論理レベルが正規の電圧の範囲に入っているか否
かを判定して取り込む比較器ＣＰとが設けられて構成さ
れる。
【０００４】比較器ＣＰの比較結果をテスタ本体ＭＦに
設けた論理比較器ＤＥＣに送り込み、論理比較器ＤＥＣ
においてパターン発生器ＰＧから与えられる期待値と比
較され、良否が判定される。波形フォーマッタＦＭＴと
ピンエレクトロニクスＰＥは被試験ＩＣ１０の入力端子
の数だけ設けられ、各入力端子ごとにテストパターン信
号が生成されて被試験ＩＣ１０の各入力端子に与えられ
る。
設けた論理比較器ＤＥＣに送り込み、論理比較器ＤＥＣ
においてパターン発生器ＰＧから与えられる期待値と比
較され、良否が判定される。波形フォーマッタＦＭＴと
ピンエレクトロニクスＰＥは被試験ＩＣ１０の入力端子
の数だけ設けられ、各入力端子ごとにテストパターン信
号が生成されて被試験ＩＣ１０の各入力端子に与えられ
る。
【０００５】図４に従来のパターン発生器の概略の構成
を示す。パターン発生器ＰＧは主にメモリＭＥと、コン
トロール回路ＣＯＮとによって構成される。メモリＭＥ
に被試験ＩＣ１０の各端子に与えるテストパターンデー
タが格納されている。このテストパターンデータをコン
トロール回路ＣＯＮが所定の順序で読み出し、各端子ご
とに設けた波形フォーマッタＦＭＴ−１，ＦＭＴ−２，
…ＦＭＴ−Ｎにテストパターンデータ（並列デジタル信
号）を配送する。
を示す。パターン発生器ＰＧは主にメモリＭＥと、コン
トロール回路ＣＯＮとによって構成される。メモリＭＥ
に被試験ＩＣ１０の各端子に与えるテストパターンデー
タが格納されている。このテストパターンデータをコン
トロール回路ＣＯＮが所定の順序で読み出し、各端子ご
とに設けた波形フォーマッタＦＭＴ−１，ＦＭＴ−２，
…ＦＭＴ−Ｎにテストパターンデータ（並列デジタル信
号）を配送する。
【０００６】各波形フォーマッタＦＭＴ−１，ＦＭＴ−
２，…ＦＭＴ−Ｎはそれぞれ各端子ごとのテストパター
ンデータを元に実波形を持つテストパターン信号に変換
し、各テストパターン信号をケーブルＫＢを通じてテス
トヘッドＴＨの各ピンエレクトロニクスＰＥ−１，ＰＥ
−２，…ＰＥ−Ｎに送り込む。ピンエレクトロニクスＰ
Ｅ−１，ＰＥ−２，…ＰＥ−Ｎはテストパターン信号の
Ｈ論理の電圧ＩＶＨ，Ｌ論理の電圧ＩＶＬ等を被試験Ｉ
Ｃ１０の規格に合致するように駆動回路の動作電圧を設
定して動作させ、そのテストパターン信号を被試験ＩＣ
１０の各端子Ｐ１，Ｐ２，ＰＮに供給する。
２，…ＦＭＴ−Ｎはそれぞれ各端子ごとのテストパター
ンデータを元に実波形を持つテストパターン信号に変換
し、各テストパターン信号をケーブルＫＢを通じてテス
トヘッドＴＨの各ピンエレクトロニクスＰＥ−１，ＰＥ
−２，…ＰＥ−Ｎに送り込む。ピンエレクトロニクスＰ
Ｅ−１，ＰＥ−２，…ＰＥ−Ｎはテストパターン信号の
Ｈ論理の電圧ＩＶＨ，Ｌ論理の電圧ＩＶＬ等を被試験Ｉ
Ｃ１０の規格に合致するように駆動回路の動作電圧を設
定して動作させ、そのテストパターン信号を被試験ＩＣ
１０の各端子Ｐ１，Ｐ２，ＰＮに供給する。
【０００７】
【発明が解決しようとする課題】ＩＣ試験装置には被試
験ＩＣ１０の規模に対応した各種の機種が製造されてい
る。つまり、ＩＣ試験装置の規模は試験可能な被試験Ｉ
Ｃの端子の数で規定される。試験可能な端子の数に対応
して波形フォーマッタＦＭＴ−１〜ＦＭＴ−Ｎの数及び
ピンエレクトロニクスＰＥ−１〜ＰＥ−Ｎの数、比較器
ＣＰの数、論理比較器ＤＥＣの数、いわゆるチャンネル
数が一義的に決まる。
験ＩＣ１０の規模に対応した各種の機種が製造されてい
る。つまり、ＩＣ試験装置の規模は試験可能な被試験Ｉ
Ｃの端子の数で規定される。試験可能な端子の数に対応
して波形フォーマッタＦＭＴ−１〜ＦＭＴ−Ｎの数及び
ピンエレクトロニクスＰＥ−１〜ＰＥ−Ｎの数、比較器
ＣＰの数、論理比較器ＤＥＣの数、いわゆるチャンネル
数が一義的に決まる。
【０００８】これに対し、パターン発生器ＰＧの中の特
にコントロール回路ＣＯＮは設計が面倒なため規模が異
なる機種を増やす程、製造コストが割高となるため、試
験可能な端子の数に係わらず、或る程度の規模（現存す
る最大端子数の規模）を持たせ共用している。従って、
試験可能な端子数が少ない機種のＩＣ試験装置ではコン
トロール回路ＣＯＮが占めるコストの比は大きくなる欠
点がある。
にコントロール回路ＣＯＮは設計が面倒なため規模が異
なる機種を増やす程、製造コストが割高となるため、試
験可能な端子の数に係わらず、或る程度の規模（現存す
る最大端子数の規模）を持たせ共用している。従って、
試験可能な端子数が少ない機種のＩＣ試験装置ではコン
トロール回路ＣＯＮが占めるコストの比は大きくなる欠
点がある。
【０００９】また、コントロール回路ＣＯＮと、メモリ
ＭＥとの間の信号伝搬遅延時間により、パターンループ
処理、パターンリアルタイム切替えに制限が出る。つま
り、パターン発生速度に制限が生じ、高速パターンの発
生が難しい。高速パターンの発生を実現するために、従
来はインターリーブ処理（メモリから並列にテストパタ
ーンデータを読み出し、この並列のテストパターンデー
タを直列信号に多重化して高速パターンを得る技術）し
て高速パターン信号を得ているため、回路が複雑にな
り、また並列にテストパターンデータを記憶しておくた
めにメモリを多量に使用しなければならない不都合も生
じる。
ＭＥとの間の信号伝搬遅延時間により、パターンループ
処理、パターンリアルタイム切替えに制限が出る。つま
り、パターン発生速度に制限が生じ、高速パターンの発
生が難しい。高速パターンの発生を実現するために、従
来はインターリーブ処理（メモリから並列にテストパタ
ーンデータを読み出し、この並列のテストパターンデー
タを直列信号に多重化して高速パターンを得る技術）し
て高速パターン信号を得ているため、回路が複雑にな
り、また並列にテストパターンデータを記憶しておくた
めにメモリを多量に使用しなければならない不都合も生
じる。
【００１０】この発明の目的は、容易に高速パターンを
発生させることができ、また試験可能な端子の数に係わ
らず、適正な規模に構成することができるＩＣ試験装置
を提供しようとするものである。
発生させることができ、また試験可能な端子の数に係わ
らず、適正な規模に構成することができるＩＣ試験装置
を提供しようとするものである。
【００１１】
【課題を解決するための手段】この発明では試験可能な
端子の数に対応して別々にパターン発生器を設ける。こ
のパターン発生器はテストパターンデータ及びパターン
発生プログラムを格納するメモリを内蔵したマイクロコ
ンピュータによって構成し、マイクロコンピュータに備
えられている中央演算処理装置によってパターン発生プ
ログラムを実行し、所定の順序でテストパターンデータ
を所定の順序で読み出して、被試験ＩＣの各端子にテス
トパターン信号を供給する構造としたものである。
端子の数に対応して別々にパターン発生器を設ける。こ
のパターン発生器はテストパターンデータ及びパターン
発生プログラムを格納するメモリを内蔵したマイクロコ
ンピュータによって構成し、マイクロコンピュータに備
えられている中央演算処理装置によってパターン発生プ
ログラムを実行し、所定の順序でテストパターンデータ
を所定の順序で読み出して、被試験ＩＣの各端子にテス
トパターン信号を供給する構造としたものである。
【００１２】従って、この発明によれば各端子ごとにマ
イクロコンピュータによって構成したパターン発生器が
設けられるため、試験可能な端子の数が多くても、少な
くても適正規模のＩＣ試験装置を構成することができる
利点が得られる。更に、この発明によればマイクロコン
ピュータに内蔵したメモリからパターン信号を読み出す
構造とするため、つまり、１つの半導体チップ内でパタ
ーン信号を読み出す構造のため信号伝搬遅延時間は小さ
い。このために高速パターンの発生を簡単に実施できる
利点が得られる。従って、従来高速化するために採って
いたパターンループ処理、パターンリアルタイム切替え
及びインターリーブ処理を必要としないので、周辺の回
路を簡素化することができる。またインターリーブ処理
を必要としないので、少ないメモリで大量のパターンを
発生させることができる利点が得られる。
イクロコンピュータによって構成したパターン発生器が
設けられるため、試験可能な端子の数が多くても、少な
くても適正規模のＩＣ試験装置を構成することができる
利点が得られる。更に、この発明によればマイクロコン
ピュータに内蔵したメモリからパターン信号を読み出す
構造とするため、つまり、１つの半導体チップ内でパタ
ーン信号を読み出す構造のため信号伝搬遅延時間は小さ
い。このために高速パターンの発生を簡単に実施できる
利点が得られる。従って、従来高速化するために採って
いたパターンループ処理、パターンリアルタイム切替え
及びインターリーブ処理を必要としないので、周辺の回
路を簡素化することができる。またインターリーブ処理
を必要としないので、少ないメモリで大量のパターンを
発生させることができる利点が得られる。
【００１３】
【発明の実施の形態】図１にこの発明によるＩＣ試験装
置の一実施例を示す。図中１１はこの発明によるＩＣ試
験装置に用いるパターン発生器を示す。この発明では、
被試験ＩＣ１０の各端子ごとにパターン発生器１１を設
けると共に、このパターン発生器１１をマイクロコンピ
ュータによって構成する点を特徴とするものである。
置の一実施例を示す。図中１１はこの発明によるＩＣ試
験装置に用いるパターン発生器を示す。この発明では、
被試験ＩＣ１０の各端子ごとにパターン発生器１１を設
けると共に、このパターン発生器１１をマイクロコンピ
ュータによって構成する点を特徴とするものである。
【００１４】マイクロコンピュータは周知のように、１
つの半導体チップ内に中央演算処理装置１１Ａと、書替
え可能なメモリ１１Ｂと、これら中央演算処理装置１１
Ａとメモリ１１Ｂの間を接続する内部バス１１Ｃとを具
備して構成される。この発明ではメモリ１１Ｂにテスト
パターンデータ記憶領域ＴＰと、プログラム記憶領域Ｐ
Ｌとを設け、テストパターンデータ記憶領域ＴＰにテス
トパターンデータを記憶させ、またプログラム記憶領域
ＰＬにパターン発生プログラムを記憶させる。このパタ
ーン発生プログラムを中央演算処理装置１１Ａに実行さ
せてテストパターンデータを読み出させ、所定の順序に
従ってテストパターンデータを出力させる。
つの半導体チップ内に中央演算処理装置１１Ａと、書替
え可能なメモリ１１Ｂと、これら中央演算処理装置１１
Ａとメモリ１１Ｂの間を接続する内部バス１１Ｃとを具
備して構成される。この発明ではメモリ１１Ｂにテスト
パターンデータ記憶領域ＴＰと、プログラム記憶領域Ｐ
Ｌとを設け、テストパターンデータ記憶領域ＴＰにテス
トパターンデータを記憶させ、またプログラム記憶領域
ＰＬにパターン発生プログラムを記憶させる。このパタ
ーン発生プログラムを中央演算処理装置１１Ａに実行さ
せてテストパターンデータを読み出させ、所定の順序に
従ってテストパターンデータを出力させる。
【００１５】このテストパターンデータは内部バス１１
Ｃを通じてパターン発生器１１の外部に取り出され、波
形フォーマッタＦＭＴに与えられる。波形フォーマッタ
ＦＭＴは既に説明したように、並列デジタル信号で与え
られるパターンデータを元に実波形を持つアナログのテ
ストパターン信号を生成する。このテストパターン信号
はピンエレクトロニクスＰＥを通じて被試験ＩＣ１０の
１つの端子に入力される。
Ｃを通じてパターン発生器１１の外部に取り出され、波
形フォーマッタＦＭＴに与えられる。波形フォーマッタ
ＦＭＴは既に説明したように、並列デジタル信号で与え
られるパターンデータを元に実波形を持つアナログのテ
ストパターン信号を生成する。このテストパターン信号
はピンエレクトロニクスＰＥを通じて被試験ＩＣ１０の
１つの端子に入力される。
【００１６】この発明では上述したように、１端子ごと
のパターン発生器１１をマイクロコンピュータによって
構成したから、パターン発生器１１を小形に作ることが
できる。よってパターン発生器１１と、波形フォーマッ
タＦＭＴ，ピンエレクトロニクスＰＥ，比較器ＣＰ，論
理比較器ＤＥＣ，不良解析メモリＦＭ等を１つのピンエ
レクトロニクスボード１２に実装することができる。従
ってパターン発生からピンエレクトロニクスＰＥまでを
１枚のピンエレクトロニクスボード１２に実装し、テス
トヘッドＴＨ側に収納することができる。
のパターン発生器１１をマイクロコンピュータによって
構成したから、パターン発生器１１を小形に作ることが
できる。よってパターン発生器１１と、波形フォーマッ
タＦＭＴ，ピンエレクトロニクスＰＥ，比較器ＣＰ，論
理比較器ＤＥＣ，不良解析メモリＦＭ等を１つのピンエ
レクトロニクスボード１２に実装することができる。従
ってパターン発生からピンエレクトロニクスＰＥまでを
１枚のピンエレクトロニクスボード１２に実装し、テス
トヘッドＴＨ側に収納することができる。
【００１７】各パターン発生器１１に設けたメモリ１１
Ｂには、各テストごとにホストコンピュータＴＣからコ
ントロールボードＣＯＮ−Ｂを通じてテストパターンデ
ータとパターン発生プログラムとを各端子ごとに転送
し、試験の開始前に各記憶領域ＴＰとＰＬに試験に必要
なテストパターンデータとパターン発生プログラムを格
納する。
Ｂには、各テストごとにホストコンピュータＴＣからコ
ントロールボードＣＯＮ−Ｂを通じてテストパターンデ
ータとパターン発生プログラムとを各端子ごとに転送
し、試験の開始前に各記憶領域ＴＰとＰＬに試験に必要
なテストパターンデータとパターン発生プログラムを格
納する。
【００１８】試験の開始時にはコントロールボードＣＯ
Ｎ−Ｂから各ピンエレクトロニクスボード１２に設けた
各タイミング発生器ＴＧにＰＧスタート信号と基準クロ
ックを供給し、各ピンエレクトロニクスボード１２ごと
に設けたパターン発生器１１を一斉に起動させる。図１
の例では、パターン発生器１１をタイミング発生器ＴＧ
が出力するタイミングクロックによって動作するように
構成した場合を示す。従ってパターン発生器１１はタイ
ミング発生器ＴＧが出力するタイミングクロックに同期
してテストパターンデータを読み出し、波形フォーマッ
タＦＭＴに送り込む。各波形フォーマッタＦＭＴはテス
トパターンデータをアナログ波形を持つテストパターン
信号に変換し、このテストパターン信号をピンエレクト
ロニクスＰＥを通じて被試験ＩＣ１０の各端子に与え
る。
Ｎ−Ｂから各ピンエレクトロニクスボード１２に設けた
各タイミング発生器ＴＧにＰＧスタート信号と基準クロ
ックを供給し、各ピンエレクトロニクスボード１２ごと
に設けたパターン発生器１１を一斉に起動させる。図１
の例では、パターン発生器１１をタイミング発生器ＴＧ
が出力するタイミングクロックによって動作するように
構成した場合を示す。従ってパターン発生器１１はタイ
ミング発生器ＴＧが出力するタイミングクロックに同期
してテストパターンデータを読み出し、波形フォーマッ
タＦＭＴに送り込む。各波形フォーマッタＦＭＴはテス
トパターンデータをアナログ波形を持つテストパターン
信号に変換し、このテストパターン信号をピンエレクト
ロニクスＰＥを通じて被試験ＩＣ１０の各端子に与え
る。
【００１９】被試験ＩＣ１０が読出モードに切り替えら
れると、比較器ＣＰが被試験ＩＣ１０から読み出される
データを取込み、論理比較器ＤＥＣでパターン発生器１
１が出力する期待値と比較し、不一致の発生を検出して
不良解析メモリＦＭにその不一致が発生したメモリセル
のアドレス位置を記憶させる。試験が終了するとコント
ロールボードＣＯＮ−ＢからＰＧストップ信号が各タイ
ミング発生器ＰＧに与えられ、タイミング発生器ＰＧは
タイミング信号の発生を停止し、試験を終了する。
れると、比較器ＣＰが被試験ＩＣ１０から読み出される
データを取込み、論理比較器ＤＥＣでパターン発生器１
１が出力する期待値と比較し、不一致の発生を検出して
不良解析メモリＦＭにその不一致が発生したメモリセル
のアドレス位置を記憶させる。試験が終了するとコント
ロールボードＣＯＮ−ＢからＰＧストップ信号が各タイ
ミング発生器ＰＧに与えられ、タイミング発生器ＰＧは
タイミング信号の発生を停止し、試験を終了する。
【００２０】図２は、この発明の他の実施例を示す。こ
の例ではパターン発生器１１を独立したクロック発生器
１３によって駆動させると共に、パターン発生器１１と
波形フォーマッタＦＭＴとの間にＦＩＦＯ１４（ファー
ストイン、ファーストアウトメモリ）を設けた場合を示
す。１５はこのＦＩＦＯ１４を制御する制御回路を示
す。
の例ではパターン発生器１１を独立したクロック発生器
１３によって駆動させると共に、パターン発生器１１と
波形フォーマッタＦＭＴとの間にＦＩＦＯ１４（ファー
ストイン、ファーストアウトメモリ）を設けた場合を示
す。１５はこのＦＩＦＯ１４を制御する制御回路を示
す。
【００２１】パターン発生器１１はＦＩＦＯ１４にテス
トパターンデータを順次入力する。ＦＩＦＯ１４は入力
されたテストパターンデータを順次一定速度で波形フォ
ーマッタＦＭＴに出力する。ＦＩＦＯ１４が満杯になる
と、制御回路１５がその状態を検出し、パターン発生器
１１を構成する中央演算処理装置１１Ａにパターンデー
タの読み出しを一時停止させる制御信号を与える。従っ
て中央演算処理装置１１Ａはテストパターンデータの読
み出しを一時中断し、ＦＩＦＯ１４が空になるまで待
つ。ＦＩＦＯ１４が空になると、その状態を制御回路１
５が検出し、中央演算処理装置１１Ａに再起動を掛け、
再びテストパターンデータの読み出しを再開させる。
トパターンデータを順次入力する。ＦＩＦＯ１４は入力
されたテストパターンデータを順次一定速度で波形フォ
ーマッタＦＭＴに出力する。ＦＩＦＯ１４が満杯になる
と、制御回路１５がその状態を検出し、パターン発生器
１１を構成する中央演算処理装置１１Ａにパターンデー
タの読み出しを一時停止させる制御信号を与える。従っ
て中央演算処理装置１１Ａはテストパターンデータの読
み出しを一時中断し、ＦＩＦＯ１４が空になるまで待
つ。ＦＩＦＯ１４が空になると、その状態を制御回路１
５が検出し、中央演算処理装置１１Ａに再起動を掛け、
再びテストパターンデータの読み出しを再開させる。
【００２２】このように構成することにより、パターン
発生器１１の動作速度が多少ずれても、その速度のズレ
はＦＩＦＯ１４で解消され、波形フォーマッタＦＭＴに
は一定周期でテストパターンデータを供給することがで
きる。
発生器１１の動作速度が多少ずれても、その速度のズレ
はＦＩＦＯ１４で解消され、波形フォーマッタＦＭＴに
は一定周期でテストパターンデータを供給することがで
きる。
【００２３】
【発明の効果】以上説明したように、この発明によれば
マイクロコンピュータによってパターン発生器１１を構
成したから、マイクロコンピュータは１チップ内に構成
されるため中央演算処理装置１１Ａとメモリ１１Ｂとの
間の距離がわずかである。従って読み出しに要する時間
を短くすることができる。よって従来のようにインター
リーブ処理等を施さなくても高速でテストパターンデー
タを読み出して出力させることができる。よって簡単な
構成でありながら、高速テストパターン信号を得ること
ができる。この結果、高速試験が可能なＩＣ試験装置を
安価に作ることができる利点が得られる。
マイクロコンピュータによってパターン発生器１１を構
成したから、マイクロコンピュータは１チップ内に構成
されるため中央演算処理装置１１Ａとメモリ１１Ｂとの
間の距離がわずかである。従って読み出しに要する時間
を短くすることができる。よって従来のようにインター
リーブ処理等を施さなくても高速でテストパターンデー
タを読み出して出力させることができる。よって簡単な
構成でありながら、高速テストパターン信号を得ること
ができる。この結果、高速試験が可能なＩＣ試験装置を
安価に作ることができる利点が得られる。
【００２４】更に、この発明ではワンチップマイクロコ
ンピュータでパターン発生器を構成したから、パターン
発生器を小形に作ることができる。従って試験可能な端
子の数に関係なく、各種の規模のＩＣ試験装置を適正な
規模で構成することができる。また、パターン発生器１
１を小形に作ることができるから、パターン発生器１１
をテストヘッドＴＨ側に格納することができる。また、
各端子ごとにテストヘッドＴＨ側にピンエレクトロニク
スボード１２を用意することにより、このピンエレクト
ロニクスボード１２にパターン発生器１１と論理比較器
ＤＥＣ，不良解析メモリＦＭ，タイミング発生器ＰＧ等
を搭載することができる。この結果、テスタ本体ＭＦ側
にはホストコンピュータＴＣとコントロールボードＣＯ
Ｎ−Ｂを格納するだけの構成とすることができるから、
テスタ本体ＭＦとテストヘッドＴＨとの間を接続するケ
ーブルＫＢの本数少なくすることができる。この結果、
ケーブルの束を細くすることができ、取扱いが容易なＩ
Ｃ試験装置を構成することができる。
ンピュータでパターン発生器を構成したから、パターン
発生器を小形に作ることができる。従って試験可能な端
子の数に関係なく、各種の規模のＩＣ試験装置を適正な
規模で構成することができる。また、パターン発生器１
１を小形に作ることができるから、パターン発生器１１
をテストヘッドＴＨ側に格納することができる。また、
各端子ごとにテストヘッドＴＨ側にピンエレクトロニク
スボード１２を用意することにより、このピンエレクト
ロニクスボード１２にパターン発生器１１と論理比較器
ＤＥＣ，不良解析メモリＦＭ，タイミング発生器ＰＧ等
を搭載することができる。この結果、テスタ本体ＭＦ側
にはホストコンピュータＴＣとコントロールボードＣＯ
Ｎ−Ｂを格納するだけの構成とすることができるから、
テスタ本体ＭＦとテストヘッドＴＨとの間を接続するケ
ーブルＫＢの本数少なくすることができる。この結果、
ケーブルの束を細くすることができ、取扱いが容易なＩ
Ｃ試験装置を構成することができる。
【図１】この発明の一実施例を説明するためのブロック
図。
図。
【図２】この発明の他の実施例を説明するためのブロッ
ク図。
ク図。
【図３】従来のＩＣ試験装置の概略の構成を説明するた
めのブロック図。
めのブロック図。
【図４】従来のＩＣ試験装置に用いられているパターン
発生器の構成を説明するためのブロック図。
発生器の構成を説明するためのブロック図。
ＭＦ テスタ本体 １０ 被試験ＩＣ １１ パターン発生器 １１Ａ 中央演算処理装置 １１Ｂ メモリ ＴＰ テストパターンデータ記憶領域 ＰＬ プログラム記憶領域 ＦＭＴ 波形フォーマッタ ＰＥ ピンエレクトロニクス ＣＰ 比較器 ＤＥＣ 論理比較器 ＦＭ 不良解析メモリ ＴＧ タイミング発生器
Claims (2)
- 【請求項１】 パターン発生器から試験パターンデータ
を発生させ、この試験パターンデータを波形フォーマッ
タにおいてアナログの実波形を持つテストパターン信号
に変換し、このテストパターン信号を駆動回路を含むピ
ンエレクトロニクスを通じて被試験ＩＣの各端子に与
え、被試験ＩＣを試験するＩＣ試験装置において、 上記パターン発生器は書替え可能なメモリを内蔵したマ
イクロコンピュータによって構成し、このマイクロコン
ピュータによって構成したパターン発生器を被試験ＩＣ
の端子ごとに設けて構成したことを特徴とするＩＣ試験
装置。 - 【請求項２】 請求項１記載のＩＣ試験装置において、
パターン発生器を構成するマイクロコンピュータに内蔵
した書替え可能なメモリにテストパターンデータの記憶
領域と、テストパターンデータの読出順序等を決定する
制御プログラムの記憶領域とを設け、これら各記憶領域
に上位コンピュータからテストパターンデータとパター
ン発生プログラムを転送して記憶させ、各マイクロコン
ピュータに記憶したテストパターンデータとパターン発
生プログラムとによって被試験ＩＣの各端子に与えるパ
ターン信号を各端子ごとに生成させる構成としたことを
特徴とするＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317681A JPH10160808A (ja) | 1996-11-28 | 1996-11-28 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317681A JPH10160808A (ja) | 1996-11-28 | 1996-11-28 | Ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10160808A true JPH10160808A (ja) | 1998-06-19 |
Family
ID=18090842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8317681A Withdrawn JPH10160808A (ja) | 1996-11-28 | 1996-11-28 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10160808A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002055145A (ja) * | 2000-06-16 | 2002-02-20 | Agilent Technol Inc | マルチポート試験機能を持つ集積回路テスタおよび被験デバイスの試験方法 |
| WO2003027693A1 (fr) * | 2001-08-23 | 2003-04-03 | Advantest Corporation | Appareil de commande de mesure |
| JP2005091362A (ja) * | 2003-09-17 | 2005-04-07 | Agilent Technol Inc | ドメインクロスを有するチャネル |
| JP2006058048A (ja) * | 2004-08-18 | 2006-03-02 | Agilent Technol Inc | パターン生成プログラムの最適化方法、プログラムおよび信号生成装置 |
| JP2008505322A (ja) * | 2004-06-30 | 2008-02-21 | テラダイン・インコーポレーテッド | Ｄｉｂ取り付け式３次元テスターエレクトロニクスブリックを有する自動試験装置 |
| WO2010021131A1 (ja) * | 2008-08-19 | 2010-02-25 | 株式会社アドバンテスト | 試験装置および試験方法 |
| CN106569051A (zh) * | 2015-10-08 | 2017-04-19 | 爱德万测试株式会社 | 测试装置、测试信号供给装置及测试方法 |
| WO2018236080A1 (ko) * | 2017-06-20 | 2018-12-27 | 김병규 | 피시험 디바이스를 테스트하기 위한 프로세서 기반의 계측 방법 및 이를 이용한 계측 장치 |
| JP2022055277A (ja) * | 2020-09-28 | 2022-04-07 | スピロックス コーポレーション | データ処理機能を有する自動試験機及びその情報処理方法 |
-
1996
- 1996-11-28 JP JP8317681A patent/JPH10160808A/ja not_active Withdrawn
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002055145A (ja) * | 2000-06-16 | 2002-02-20 | Agilent Technol Inc | マルチポート試験機能を持つ集積回路テスタおよび被験デバイスの試験方法 |
| WO2003027693A1 (fr) * | 2001-08-23 | 2003-04-03 | Advantest Corporation | Appareil de commande de mesure |
| JP2005091362A (ja) * | 2003-09-17 | 2005-04-07 | Agilent Technol Inc | ドメインクロスを有するチャネル |
| JP2008505322A (ja) * | 2004-06-30 | 2008-02-21 | テラダイン・インコーポレーテッド | Ｄｉｂ取り付け式３次元テスターエレクトロニクスブリックを有する自動試験装置 |
| JP2006058048A (ja) * | 2004-08-18 | 2006-03-02 | Agilent Technol Inc | パターン生成プログラムの最適化方法、プログラムおよび信号生成装置 |
| US7404130B2 (en) | 2004-08-18 | 2008-07-22 | Agilent Technologies, Inc. | Method for optimizing a pattern generation program, a program, and a signal generator |
| JPWO2010021131A1 (ja) * | 2008-08-19 | 2012-01-26 | 株式会社アドバンテスト | 試験装置および試験方法 |
| CN102124357A (zh) * | 2008-08-19 | 2011-07-13 | 爱德万测试株式会社 | 测试装置及测试方法 |
| WO2010021131A1 (ja) * | 2008-08-19 | 2010-02-25 | 株式会社アドバンテスト | 試験装置および試験方法 |
| CN106569051A (zh) * | 2015-10-08 | 2017-04-19 | 爱德万测试株式会社 | 测试装置、测试信号供给装置及测试方法 |
| WO2018236080A1 (ko) * | 2017-06-20 | 2018-12-27 | 김병규 | 피시험 디바이스를 테스트하기 위한 프로세서 기반의 계측 방법 및 이를 이용한 계측 장치 |
| KR20180137945A (ko) * | 2017-06-20 | 2018-12-28 | 포스필 주식회사 | 피시험 디바이스를 테스트하기 위한 프로세서 기반의 계측 방법 및 이를 이용한 계측 장치 |
| CN110785669A (zh) * | 2017-06-20 | 2020-02-11 | 普适福了有限公司 | 用于测试被试设备的基于处理器的测量方法及利用其的测量装置 |
| CN110785669B (zh) * | 2017-06-20 | 2022-05-17 | 普适福了有限公司 | 用于测试被试设备的基于处理器的测量方法及利用其的测量装置 |
| US11460502B2 (en) | 2017-06-20 | 2022-10-04 | Phosphil Inc. | Processor-based measuring method for testing device under test, and measuring device using same |
| JP2022055277A (ja) * | 2020-09-28 | 2022-04-07 | スピロックス コーポレーション | データ処理機能を有する自動試験機及びその情報処理方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1296109C (en) | Bus executed scan testing method and apparatus | |
| KR100190214B1 (ko) | 반도체 집적회로 | |
| JP2000011691A (ja) | 半導体試験装置 | |
| JP2002071763A (ja) | イベント型テストシステム | |
| US6202186B1 (en) | Integrated circuit tester having pattern generator controlled data bus | |
| EP1032845A1 (en) | Integrated circuit tester having pattern generator controlled data bus | |
| US9329232B2 (en) | Scan response reuse method and apparatus | |
| JP2008522148A (ja) | 集積回路のセルフテストアーキテクチャ | |
| JPH10160808A (ja) | Ｉｃ試験装置 | |
| US8299810B2 (en) | Test apparatus and electronic device | |
| JP2002236149A (ja) | 半導体集積回路の試験装置及び試験方法 | |
| JP2000074997A (ja) | Ｉｃ試験装置及び複合ｉｃ試験装置 | |
| JP2003315414A (ja) | 半導体試験装置及び試験方法 | |
| JP3269060B2 (ja) | Ｌｓｉテスタ | |
| JP3022659B2 (ja) | Ｌｓｉテスト装置 | |
| JPH07243875A (ja) | デバイスの測定装置及び測定方法 | |
| US20040177303A1 (en) | Analog-hybrid ic test system | |
| JPH1026655A (ja) | Ｌｓｉの試験装置 | |
| JP4835386B2 (ja) | デバイステスタ | |
| JP2003004809A (ja) | 半導体集積回路及び高速テストシステム | |
| JPH03267779A (ja) | 集積回路試験装置 | |
| JPH0933611A (ja) | Ｉｃ試験装置 | |
| JPH0921846A (ja) | 検査装置 | |
| KR930009149B1 (ko) | 소자 검사장치용 디지탈 ic 로직레벨 발생회로 | |
| JP2720761B2 (ja) | 半導体集積回路試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |