JP2002055145A - マルチポート試験機能を持つ集積回路テスタおよび被験デバイスの試験方法 - Google Patents

マルチポート試験機能を持つ集積回路テスタおよび被験デバイスの試験方法

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Abstract

(57)【要約】 【課題】 特に集積回路（ＩＣ）の全体コストにおける
試験コスト比の増大を抑制する改良された試験装置（Ａ
ＴＥ）を提供する。 【解決手段】 分散した複数の端子別試験ユニット（７
００）を設けた端子別テスタアーキテクチャを持つ自動
試験装置（ＡＴＥ）（２００）であって、各端子別試験
ユニット（７００ｉ）が、被験デバイス（ＤＵＴ）（６
００）のそれぞれのＤＵＴ端子（ｄｉ）へと刺激応答信
号を発し、および／又は前記それぞれのＤＵＴ端子から
刺激応答信号を受信することにより、前記それぞれのＤ
ＵＴ端子を試験する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、自動試験装置を利
用した集積回路の試験に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）の試験は一般にその適
正な動作を保証するために実施される。これは特にＩＣ
の開発段階および製造工程において必要なものである。
後者の場合、一般的にＩＣの試験は最終用途に供される
前に実施される。試験の間、ＩＣは被験デバイス（ＤＵ
Ｔ）として様々な種類の刺激信号にさらされる。その応
答は測定、処理され、そして通常は良品に期待される応
答と比較される。これらの処理は一般的にデバイス特定
型試験プログラムに準じて自動試験装置（ＡＴＥ）によ
り実施される。
【０００３】試験の間、その試験に関わる各ＤＵＴ端子
（ＤＵＴｐｉｎ）はＡＴＥの端子電子回路（ｐｉｎ ｅ
ｌｅｃｔｒｏｎｉｃ）に接続される。ＡＴＥは大別する
と２つの種類に分類される。１つは集中型リソースを持
つものであり、もう１つは端子別アーキテクチャに基づ
く分散型リソースを持つものである。後者の場合、端子
別リソースが更に、特には刺激テストベクターのシーケ
ンスおよび印加時間の集中制御を行う中央リソースを有
する。端子別アーキテクチャは、一般的に妥当なコスト
で高性能、高スケラビリティを実現できるものである。
端子別アーキテクチャを持つＡＴＥの例として、アジレ
ント・テクノロジー社のＡｇｉｌｅｎｔ８３０００およ
び９３０００系統の半導体試験装置があげられる。これ
らの装置の詳細は、例えばＥＰ−Ａ−８５９３１８、Ｅ
Ｐ−Ａ−８６４９７７、ＥＰ−Ａ−８８６２１４、ＥＰ
−Ａ−８８２９９１、ＵＳ−Ａ−５，４９９，２４８、
ＵＳ−Ａ−５，４５３，９９５に開示されている。
【０００４】半導体産業は、単一ＩＣ上の集積度を如何
に上げるかが常に問われる分野である。近年では、完全
なエンドユーザーシステムを構成する全ての機能を実質
的に包含する単一ＩＣを設計することが可能となった。
このようなデバイスは、一般的にシステムオンチップ
（ＳＯＣ）と呼ばれる。代表的なＳＯＣは、一連のアナ
ログ、デジタル又はメモリＤＵＴコアを集積したもの
で、これらは設計生産性を得る為に複数のデザインで利
用される。本明細書において使用した場合、「ＤＵＴコ
ア」という語は、ＤＵＴであるＩＣ中の、入出力信号群
や信号タイミング条件、そして動作モデルにより特定さ
れるインターフェースによって特性付けられる、独立デ
バイス様の構成部品を一般的に指すものである。例えば
完成されたＤＵＴコアをＳＯＣへと集積化する等、ＳＯ
Ｃを階層的に設計する場合も増えている。
【０００５】図１は内部および周辺ＤＵＴコアを含むＳ
ＯＣを示す。この例においては、ＳＯＣ１０は、内部Ｄ
ＵＴコア１５としてランダムアクセスメモリ（ＲＡＭ）
２０、リードオンリーメモリ（ＲＯＭ）３０、マイクロ
プロセッサユニット（ＭＰＵ）４０、デジタル信号プロ
セッサ（ＤＳＰ）５０およびグラフィクプロセッサユニ
ット（ＧＰＵ）６０を含む。ここにあげたＳＯＣ１０は
また、周辺ＤＵＴコアとしてローカルエリアネットワー
ク（ＬＡＮ）モジュール７０、フラットパネルインター
フェース８０、音声ブロック９０、ダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）１００、汎用シリアルバ
ス（ＵＳＢ）１１０、高速シリアルインターフェース
（ＨＳＳ）１２０およびスケラビリティバス１３０（例
えば、Ａｄｖａｎｃｅｄ Ｇｒａｐｈｉｃｓ ＡＴＥ−
ｐｏｒｔ−ＡＧＰ）を含む。図１に例示したＳＯＣ１０
はパーソナルコンピュータ（ＰＣ）の全ての主要機能と
インターフェースを集積化したものであり、高集積型ノ
ートブックパソコンに適用することができる。
【０００６】ＤＵＴは内容的に益々複雑化しているが、
一方でＤＵＴインターフェースの帯域幅（信号端子数と
データ転送速度の積）はそれに対応するようには増えて
いない。ＤＵＴインターフェースとは、ＤＵＴ周囲環境
との通信に利用されるＤＵＴの全ての信号端子、特には
ＤＵＴを試験する為の端子を指す。試験刺激および応答
データはＤＵＴインターフェースを介して流れる為、Ｓ
ＯＣをテストする為の試験時間、よって試験コストは増
大してしまう。
【０００７】
【発明が解決しようとする課題】本発明の目的は、特に
集積回路（ＩＣ）の全体コストにおける試験コスト比の
増大を抑制する改良された試験装置（ＡＴＥ）を提供す
るところにある。
【０００８】
【課題を解決するための手段】この目的は、独立請求項
に記載の手段により達成される。推奨される実施例は従
属請求項に記載されている。
【０００９】本発明は、複数の独立した端子別試験ユニ
ットを有する端子別テスタアーキテクチャを持つ自動試
験装置（ＡＴＥ）を利用する為、分散型の端子別試験ユ
ニットの各々が被験デバイス（ＤＵＴ）の各ＤＵＴ端子
をアクセスすることができ、更に各ＤＵＴ端子からの刺
激応答信号を受信することができるようになっている。
各テストシーケンスにおいて、ＤＵＴは１つ以上のＤＵ
Ｔ端子を通じてアクセスすることができる１つ以上の機
能ユニットを表す１つ以上のＤＵＴコアへと定義され
る。ＡＴＥは１つ以上のＡＴＥポートをＤＵＴの各ＤＵ
Ｔコアへと指定する。各ＡＴＥポートは、１つ以上の端
子別試験ユニットに対応しており、ＡＴＥ中の独立した
試験ユニットとして作動する。
【００１０】ＤＵＴの試験は、それぞれのＤＵＴコアへ
と指定された各ＡＴＥポートを利用してそのＤＵＴコア
（例えば機能ユニットへと接続する1つ以上のＤＵＴ端
子）を試験することにより実施することができる。ＡＴ
Ｅポートは、ＡＴＥ中の独立した機能ユニットである
為、ＤＵＴ中のアドレスされる全ＤＵＴコアの試験は、
逐次的に実施できるだけではなく（例えばＤＵＴコアの
連続的試験）、複数のＤＵＴコアを同時に試験するとい
ったように並列的に実施することも可能である。
【００１１】本明細書において使用した場合、「テスト
シーケンス」という語は、ＤＵＴコアに対するＡＴＥポ
ートの指定に変化のない時間的単位を意味する。これは
特定の試験を実行している間はＤＵＴコアへのＡＴＥポ
ートの指定を変えることができないという意味ではな
い。複数のＤＵＴコアを連続的に試験する為に端子別試
験ユニットを時分割多重化したシステムを採用した場合
等、ＡＴＥポートが重なり合う場合もあり得ることは言
うまでもない。しかしながら、テストシーケンスの単一
時間枠の間、各ＡＴＥポートは明らかに１つ以上の特定
のＤＵＴコアへと指定された状態にある。換言すると、
このような時間枠内において、ＡＴＥの各ＡＴＥ端子
は、１つ以上のＤＵＴコアを試験する為に１つの特定の
ＤＵＴ端子を介して明確に指定されているのである。
【００１２】本明細書において使用した場合、「ＡＴＥ
端子」という語は個々の端子別試験ユニットの電気接触
を指すだけではなく、文脈によっては端子別試験ユニッ
ト自体を指す場合もある。従って本明細書において使用
される「ＤＵＴ端子」という語もまた、ＤＵＴの電気接
触を指すだけではなく、文脈によってはＤＵＴ端子を介
してアクセス可能なそれぞれのＤＵＴ機能を指す場合も
ある。
【００１３】ＤＵＴコアへのＡＴＥポートの指定の変更
は、例えばＡＴＥ端子とＤＵＴ端子の物理接続を切り換
える（スイッチおよび／又はマルチプレクサを利用する
等）ことにより物理的に実施することもできるが、例え
ば適当なソフトウエアツールを利用することでＡＴＥ端
子とＤＵＴ端子の物理的な切り換えを行うことなく仮想
的に実施できることは言うまでもない。物理的な指定変
更は、主にアナログＤＵＴ又はＤＵＴコアを試験する場
合に適用される。一方、仮想的な指定変更は、主にデジ
タルＤＵＴ又はＤＵＴコアを試験する場合に適用され
る。本発明は、これらの又は他の同様の概念の各々に対
しても、或いはこれらの概念の組み合わせに対しても適
用することができることは明らかである。
【００１４】本発明によれば、ＡＴＥの端子別試験ユニ
ットを試験毎に１つのＡＴＥポートから他のポートへと
再設定することができる。あたかも１つのＡＴＥポート
に指定された一連のＤＵＴ端子がそれ自体で１つの装置
を構成しているかのように、各ＡＴＥポートに対してタ
イミングおよび刺激／応答パターンを定義し、個々にプ
ログラムすることができる。各ＡＴＥポートの試験条件
は、以下の１つ以上を指定するものであることが望まし
い。
【００１５】・ＡＴＥポートに対する刺激／応答ベクタ
ーのサイクルタイム（期間）の指定。 ・各ＡＴＥ端子に使用可能な波形群で表される端子別の
タイミング指定。各波形は時間中に指定されたインスタ
ンスにおいて生じる様々な種類の事象シーケンスを表
す。 ・パターンプログラムの指定。例えばＡＴＥポートのシ
ーケンサープログラム（テストベクターをループさせる
命令又はランダムロジックテストに代表的な条件分岐命
令）又はＡＴＥポートのアルゴリズムパターン発生（Ａ
ＰＧ）プログラム（代表的にはメモリ試験用）。 ・ＡＴＥポートの各端子に対する端子別ベクターデータ
の指定。 ・ＡＴＥポートのアナログ端子に対するアナログ設定条
件の指定。
【００１６】本発明によれば、更に複数のＡＴＥポート
で同時に実行される試験の全体的な試験条件を指定する
ことができ、これには以下の１つ以上が含まれることが
望ましい。
【００１７】・定義されたテストシーケンスの間に同時
に有効化するＡＴＥポート群の決定。 ・１つ以上のＡＴＥ端子に対するＡＴＥポート試験条件
の選択。例えば１つ以上のＡＴＥ端子に対するＡＴＥポ
ートタイミング設定。 ・必要な場合、ＤＵＴ端子とＡＴＥ端子との間の依存性
を表わすグローバル試験条件の指定。例えばグローバル
ＤＵＴ指定。 ・各ＡＴＥポートに対するＡＴＥポート別パターンプロ
グラムのシーケンスを定義するマルチポートパターンバ
ーストの決定。
【００１８】本発明は、試験実行用の全体的な試験条件
に基づき、例えば、ハードウエア限界を超えないかどう
か等、各ＡＴＥ端子に対する試験条件の一貫性を確認す
ることができる。更に、製造試験において最初のＤＵＴ
の試験を特定の試験設定を高速起動により実施する前
に、完成した試験設定をダウンロードしておくことが可
能である。
【００１９】従って本発明によれば、試験時に同時起動
するように設定し得るＡＴＥポートの数に実質的な限界
が無く、１つの端子別試験ユニットが既に１つのＡＴＥ
ポートを構成している。更に、従来の手段では共通して
(commonly)指定する端子別試験ユニットブロック（例え
ば６４）を設けなければならなかったが、本発明によれ
ばＡＴＥポートに指定する端子別試験ユニット群の大き
さにも制約が無く、従って端子別試験ユニットを各々自
由にＡＴＥポートへと指定することができる。
【００２０】従って本発明によれば、システムオンチッ
プ（ＳＯＣ）中の独立的にアクセス可能な複数のＤＵＴ
コアの並列試験が可能となる。本発明は更に、同時に試
験されるＡＴＥポートとは無関係に、試験対象のＤＵＴ
コアのみに対して最適化されたＡＴＥポートベクター速
度およびシーケンサー／ＡＰＧプログラムの設定を可能
としたことにより、使用可能なＤＵＴインターフェース
帯域幅の利用状態を改善するものである。
【００２１】本発明は、その全て又は１部を１つ以上の
好適なソフトウエアプログラムにより実現すること、或
いはそのようなプログラムによりサポートを得ることが
可能である。プログラムは何らかのデータ記憶担体に記
憶することができる、或いはそれにより提供されるもの
で、いずれかの好適なデータ処理装置内において、ある
いはそのようなデータ処理装置により実行可能なもので
ある。
【００２２】本発明の他の目的およびそれに付随する利
点は、添付図を参照しつつ以下の詳細説明を読むことに
より明らかとなる。実質的に同様な、又は機能的に同等
の要素は同じ符号を付した。
【００２３】
【発明の実施の形態】本発明は、マルチポート試験設定
を記述することができる以下の２種類の概念を提供する
ものである。
【００２４】１．ＡＴＥポート別概念は、ＡＴＥポート
別の試験条件を記述することができるものである（例え
ば、ＤＵＴ端子のサブセット自体が独立したＤＵＴを構
成しているものであるかのように、ＤＵＴ端子のサブセ
ットに接続するＡＴＥ端子群に特定した試験条件を記述
する）。例えば以下を記述する。 ａ．ＡＴＥリソース（デジタル又はアナログ）をＤＵＴ
端子へと指定するＡＴＥポート自体の定義（以下の第一
章を参照）； ｂ．各ＡＴＥポートのタイミング条件（以下の第二章を
参照）； ｃ．各ＡＴＥポートの刺激および応答パターンプログラ
ム（以下の第三章を参照）。
【００２５】２．ＡＴＥポートグローバル概念は、各Ａ
ＴＥポートの試験条件を、テストシーケンス中に有効な
マルチポート試験設定へと統合化することができるもの
である。例えば以下を記述する。 ａ．各ＡＴＥポートのタイミング条件を参照する指定ブ
ロック（以下の第二章を参照）； ｂ．各ＡＴＥポートのパターンプログラムを参照するパ
ターンバースト（以下の第三章を参照）。
【００２６】ＡＴＥのアナログ試験リソースは通常、他
のリソースとは無関係に独立的にプログラミングされる
為、本願においてはこれらのリソースにおけるＡＴＥポ
ート別試験条件決定概念に関しては触れないものとす
る。
【００２７】他のＡＴＥポート別概念は、例えば以下に
あげるＡＴＥ端子サブセットの設定を結びつけることに
より試験全体の再利用を容易にする。 ‐ＡＴＥポート毎のＩ／Ｏおよび成端（ｔｅｒｍｉｎａ
ｔｉｏｎ）電圧（Ｒａｍｂｕｓ ＡＴＥポートのも
の）；又は ‐マルチプロセッサワークステーションと同じような並
列試験を実行可能とするＡＴＥポート別の試験手順（例
えば埋め込み型メモリＤＵＴコアの冗長修復試験を実行
しつつ結果を事後処理することによりアナログキャプチ
ャー試験を実施する等。
【００２８】以下の三章は上述した本発明に基づく概念
を詳細にわたって説明するものである。第四章は架空の
ＳＯＣデバイスに対してマルチポート試験を応用した例
を説明するものである。第五章は第四章で説明した架空
のマルチポート試験応用例に基づく実施の詳細を説明す
るものである。
【００２９】第一章：ＡＴＥポート定義 図２には、複数の独立した周辺又は内部ＤＵＴコアを同
時に試験するように設定された複数のＡＴＥポートを有
するＡＴＥ２００が描かれている。この実施例において
は、ＤＵＴ１０は内部ＤＵＴコア１５として、ＭＰＵ４
０、ＤＳＰ５０およびＲＡＭ２０（図１も参照）を含
む。ＤＵＴ１０はまた、周辺ＤＵＴコアとしてＬＡＮ７
０、ＤＲＡＭ１００およびＵＳＢ１１０を更に含む。
【００３０】ＤＵＴ１０を試験する為に、端子別テスタ
アーキテクチャを持つＡＴＥは複数の独立した端子別試
験ユニット（図２においては詳細を図示せず）を含み、
これら端子別試験ユニットの各々は刺激信号（stimulus
signal）をＤＵＴ１０の特定の端子へと印加し、ま
た、そこから刺激応答を受信することができるようにな
っている。ＤＵＴ１０の内部ＤＵＴコア１５（例えば、
符号４０、５０、２０で示したユニット）を試験する場
合、ＡＴＥ２００はＡＴＥポート２１０を、内部ＤＵＴ
コア４０、５０、２０の機能を試験する独立した端子別
試験ユニットの特定のサブセットとして指定する。従っ
てＡＴＥ２００は更にＵＳＢ１１０を試験する為にはＡ
ＴＥポート２２０、ＤＲＡＭ１００を試験する為にはＡ
ＴＥポート２２０、そしてＬＡＮ７０を試験する為には
ＡＴＥポート２３０を提供するが、各々のＡＴＥポート
は独立した端子別試験ユニットの特定のサブセットを含
んでいる。
【００３１】図２のクロック発生器２５０は、ある観点
から見ると、各端子別試験ユニットへとルーティングさ
れる中央デジタルクロック源を表すものである。しかし
別の観点から見ると、概念的には全ての端子別リソース
の中心となるリソースを指すものと見ることもできる。
このように、クロック発生器はマルチＡＴＥポート試験
を、中央リソースの一設定（例えば中央デジタルマスタ
ークロックの１期間）に基づいて有効化される条件の試
験のみに限定するものである。
【００３２】図３は、ＤＵＴ１０の端子に対してＡＴＥ
ポートを指定した状態のＤＵＴ１０を図２とは異なる角
度から見た図である。この例においては、ＤＵＴ１０は
独立したＤＵＴ端子３００Ａ、３００Ｂ・・・３００Ｒ
を含み、ＤＵＴ端子の各々は、独立した端子別試験ユニ
ットによるアクセスが可能な外部電気接点を構成してい
る。最初のテストシーケンスにおいては、ＤＵＴ端子３
００Ａ〜３００ＥがＡＴＥポートＡに指定され、ＤＵＴ
端子３００Ｆ〜３００ＨがＡＴＥポートＢに指定され、
そしてＤＵＴ端子３００Ｋ〜３００ＱがＡＴＥポートＤ
に指定される。次のテストシーケンスにおいて、ＤＵＴ
ポート３００Ｂ〜３００ＨはＡＴＥポートＡ、Ｂではな
くＡＴＥポートＣに指定される。ＡＴＥポートＡおよび
Ｂは試験中、同時に利用することが可能であるが、ＡＴ
ＥポートＣはＡＴＥポートＡおよびＢと同時に利用する
ことができない。
【００３３】第二章：ＡＴＥポート別タイミングおよび
ＡＴＥポートグローバル指定ブロック 図４は、２つのＡＴＥポートＡおよびＢを利用した試験
の全体的なタイミング条件を描いた図である。この例に
おけるタイミング条件は以下のように指定されている。
【００３４】ａ．ＡＴＥポートＡには、ＡＴＥポート別
波形定義４００Ａおよび方程式ブロック（equation blo
ck）４１０Ａ、ＡＴＥポートＢには、ＡＴＥポート別波
形定義４００Ｂおよび方程式ブロック４１０Ｂが設けら
れる。波形定義４００（waveform definition）および
方程式ブロック４１０は、ＡＴＥポートＡ又はＢのそれ
ぞれのＡＴＥ端子が、小さな仮想デバイスの入出力信号
であるかのように指定される。これらのＡＴＥポート別
波形定義４００および方程式ブロック４１０は、他のＡ
ＴＥポート（ＡＴＥポートＡおよびＢ以外）およびデバ
イス全体とは完全に無関係であり、従って他のマルチＡ
ＴＥポート試験に、或いは同じＤＵＴ端子を持つ他のＳ
ＯＣデバイスに対してでさえも再利用することができ
る。 ｂ．指定ブロック４２０において、同時に起動するＡＴ
Ｅポート別波形定義４００および方程式ブロック４１０
が選択される。 ｃ．指定ブロック４２０において、方程式ブロック４１
０の外部変数（指定値）に対する特定ＡＴＥポート値が
定義される。 ｄ．指定ブロック４２０において、複数のＡＴＥポート
別方程式ブロックに共通する外部変数（例えば「ｔｐｅ
ｒ＝１０」：ｔｐｅｒはデバイスのＡＴＥポートグロー
バル作動期間であり、ｔｓｕはＡＴＥポートＡ特定の設
定時間、そしてｔｈｌｄはＡＴＥポートＢに特定のホー
ルド時間を指す）に対するＤＵＴグローバル値を定義す
る。
【００３５】第三章：ＡＴＥポート別パターンプログラ
ムおよびＡＴＥポートグローバルマルチポートバースト 図５は３つのＡＴＥポートＩ〜ＩＩＩを使った試験のパ
ターン実行の一例を描いた図であり、３つのＡＴＥポー
トに対するＡＴＥポート別パターンプログラムの同時実
行がＡＴＥポートグローバルマルチポートバーストによ
り指定されている。
【００３６】ＡＴＥポートパターンプログラムはランダ
ムロジック試験用のシーケンサープログラムおよびベク
ターデータか、或いはメモリＤＵＴコア試験用のアルゴ
リズムパターン発生（ＡＰＧ）プログラムのいずれかで
ある。ＡＴＥポートパターンプログラムは、ＡＴＥポー
トの端子別試験ユニットに接続するＤＵＴ端子が小型仮
想デバイスの入出力信号であるかのように設定される。
これは他のＡＴＥポートパターンプログラムとは完全に
無関係であり、従って他のマルチＡＴＥポート試験に、
或いは同じＤＵＴポートを有する他のＳＯＣデバイスに
対してでさえも再利用することができる。図５の例にお
いては、７つの異なるＡＴＥポートパターンプログラム
Ａ〜Ｄ、Ｍ、ＮおよびＸがこの３つのＡＴＥポートＩ〜
ＩＩＩに指定されている。
【００３７】マルチポートバーストとは、ＡＴＥポート
別パターンプログラムを全体的な試験パターン実行へと
組み込む為のＡＴＥポートグローバル概念である。マル
チポートバーストは以下を指定するものである。
【００３８】ａ．パターン実行中に同時に有効化される
ＡＴＥポート群を表すＡＴＥポート実行コンテキスト。 ｂ．各ＡＴＥポートに対するＡＴＥポート別パターンプ
ログラムのシーケンス。図５の例においては、ＡＴＥポ
ートＩのシーケンスはＡＴＥポートパターンプログラム
Ｘのみである。ＡＴＥポートＩＩについてはＡＴＥポー
トパターンプログラムのシーケンスはＡ、Ｂ、Ａ、Ｃ、
Ｄである。ＡＴＥポートＩＩＩについては、ＡＴＥポー
トパターンプログラムシーケンスはＭ、Ｎとなってい
る。 ｃ．ＡＴＥポート全体の実行を同期させる為のグローバ
ルシーケンス命令。これらの命令は、例えばＤＵＴグロ
ーバルタイミング指定のようなグローバル試験条件を変
更する場合もある。 ｄ．アイドリング時のＡＴＥポートの動作（behavio
r）。例えば、ベクターシーケンスの繰り返し又は一定
状態等。マルチポートバースト中に指定されていない場
合、アイドリング動作は設定ブロック中で選択された波
形定義に記述されているfill-waveformにより決定され
る。
【００３９】独立したＡＴＥポート別パターンプログラ
ムの実行時間は様々である。従ってＡＴＥポートのアイ
ドル時間は同期命令が発生するまで、或いは全てのＡＴ
Ｅポート別パターンプログラムが終了するまでである。
図５の例におけるＡＴＥポートＩＩＩのアイドル時間
は、ＡＴＥポートパターンプログラムＭが実行されてか
ら同期するまで、そしてＡＴＥポートパターンプログラ
ムＮが実行されてからグローバルタイミング指定が変わ
るまでの時間である。ＡＴＥポートＩについては、ＡＴ
ＥポートパターンプログラムＸが実行されるまでがアイ
ドル時間である。ＡＴＥポートＩＩについては、アイド
ル時間は必要無い。
【００４０】第四章：マルチポート手法による架空ＳＯ
Ｃデバイス試験 図６は本発明に基づくマルチポート手法を、ＤＵＴ６０
０であるＳＯＣデバイス（例えば通信デバイス）に適用
した場合の詳細を説明するものである。ＤＵＴ６００の
マルチポート試験の実施については第五章で説明する。
ＤＵＴ６００は６個のＤＵＴコアと２３本のＤＵＴ端子
ｄ１〜ｄ２３を含む。ＤＵＴ６００はＤＵＴコアとして
埋め込み型プロセッサＭＰＵ、埋め込み型メモリＲＡ
Ｍ、２つのシリアル入力ＤＵＴコア６２０Ａ、６２０Ｂ
および２つのシリアル出力ＤＵＴコア６３０Ａ、６３０
Ｂを有する。
【００４１】内部１６ビットバス６１０（例えば２００
Ｍｂｉｔ／秒で作動するもの）により、ＤＵＴコア間の
固定通信が可能である。バス−アービトレーション（bu
s-arbitration）論理回路ＢＡ手段により、同時に２対
のＤＵＴコアがそれぞれ１００Ｍｂｉｔ／秒でデータを
流すことができ、それぞれの通信は１０ｎｓのタイムス
ライスで行われる。ここでは説明の便宜上、実際のデバ
イスに利用される、又は必要とされる様々なＤＵＴ端子
および内部信号、具体的には基本となる刻時機構等には
説明の便宜上、本明細書においては触れないものとす
る。
【００４２】試験対応機能として、ＤＵＴ６００は以下
を含む。 ・ＤＵＴ端子ＤＭｕｘ（ＤＵＴ端子ｄ２０）により制御
される、ＭＰＵの外部メモリバスＤ０〜Ｄ１５（ＤＵＴ
端子ｄ４〜ｄ１９）を介しての内部バス６１０へのアク
セス。 ・ＤＵＴ端子Ｔｍｏｄｅ（ＤＵＴ端子ｄ２１）により制
御されるＭＰＵのスキャン試験モード。 ・内部バス６１０を介して制御され、ＤＵＴ端子ＢＣＬ
Ｋ（ＤＵＴ端子ｄ３）を介してクロッキングされる、Ｒ
ＡＭ用の内蔵型自己試験エンジンＢＩＳＴ。
【００４３】ＤＵＴ６００の試験時間を短縮する為に、
３つのマルチＡＴＥポート試験を実施することができる
（例えばユーザーによる実施）。これらの試験はそれぞ
れ２つのＤＵＴコアを同時にテストするものである。実
施の詳細を説明する前に、以下にこれら３つの試験のア
プリケーション志向的な説明を記す。
【００４４】試験１ ３つのテストシーケンスによりＲＡＭとＭＰＵを同時に
試験する。 ａ．ＢＩＳＴエンジンをＢＩＳＴポート（ＤＵＴ端子：
ＢＣＬＫ、Ｄ０〜Ｄ１５、ＤＭｕｘ）を介して設定す
る。 ｂ．ＢＩＳＴクロッキングポート（ＤＵＴ端子：ＢＣＬ
Ｋ）を介してＢＩＳＴを２００ＭＨｚでクロックしつ
つ、同時にＭＰＵ試験ＡＴＥポート（ＤＵＴ端子：Ｉ１
〜Ｉ８、Ｏ１〜Ｏ８、ＴＭｏｄｅ）を介してより低速の
試験速度（例えば４０ＭＨｚ）でＭＰＵを試験する。 ｃ．ＢＩＳＴポート（ＤＵＴ端子：ＢＣＬＫ、Ｄ０〜Ｄ
１５、ＤＭｕｘ）を介してＢＩＳＴエンジンの試験特性
を読み取る。
【００４５】試験２ シリアル入力ＤＵＴコア６２０Ａおよびシリアル出力Ｄ
ＵＴコア６３０Ａを、２つの高速シリアルＡＴＥポート
（ＤＵＴ端子：ＳＩ１およびＳＯ１）およびデータＡＴ
Ｅポート（ＤＵＴ端子：Ｄ０〜Ｄ１５、ＤＭｕｘ）を介
して同時に試験する。高速シリアルＡＴＥポートは、こ
こでは８００Ｍｂｉｔ／秒にて作動するものとする。デ
ータＡＴＥポートは、ＳＩ１を介して受信されたデータ
の比較を行うと同時にＳＯ１からシリアル出力する並列
データを供給する。これはデータＡＴＥポートを介して
ＡＴＥポート別パターンをタイムスライシングすること
により可能となる。各タイムスライスは、ＤＵＴコアへ
の特定のＡＴＥポート指定でのテストシーケンスであ
る。
【００４６】試験３ 上述した試験２に基づいてシリアル入力ＤＵＴコア６２
０Ｂおよびシリアル出力ＤＵＴコア６３０Ｂが試験され
る。同じ試験設定をデータＡＴＥポートに適用すること
ができるが、ＡＴＥポート（ＤＵＴ端子：ＳＩ１、ＳＯ
１）の試験設定はＡＴＥポートのデジタルＡＴＥ端子
（ＤＵＴ端子：ＳＩ２、ＳＯ２）に再現される。シリア
ルＤＵＴ端子の試験にアナログリソースを要する場合、
その同じアナログ試験リソースをＤＵＴ端子ＳＩ２およ
びＳＯ２へとルーティングしてこの試験を行うこともで
きる。
【００４７】第五章：マルチポート試験の実施 提案されるマルチポート概念の実施例について説明する
前に、マルチＤＵＴポート試験例のＡＴＥ設定を説明す
る。
【００４８】図７は端子別アーキテクチャを持つＡＴＥ
２００とＤＵＴ６００との間の接続例を示す図である。
ＤＵＴ６００のＤＵＴ端子ｄ１〜ｄ２３の各々がＡＴＥ
端子ａ１〜ａ２３の各々へとそれぞれ接続している。Ａ
ＴＥ端子ａ１〜ａ２３は、各々ＡＴＥ２００の対応する
端子別試験ユニット７００Ａ〜７００ＷをＤＵＴ６００
へと接続する電気接点である。各端子別試験ユニット７
００は、主に中心クロックを供給する共通同期バス７１
０を除いては独立的に作動することができるものであ
る。普遍的にＡＴＥ端子ａiはｄｕｔ端子ｄi（ｉ＝１、
２、・・・２３）へと接続されるものと想定する。
【００４９】制御ワークステーション７２０は、ＡＴＥ
２００の共用部品および端子別試験ユニット７００をイ
ンターフェースして設定データのダウンロード又は結果
データのアップロードを行う。制御ワークステーション
７２０は試験開始の実行も行うが、しかし端子別試験ユ
ニット７００が中央同期ユニット７３０の助けを得て制
御する試験実行処理には関わらない。
【００５０】他の構成においては、高速シリアルＤＵＴ
端子ｄiに刺激を供給する、又はそこからデータを取得
する為にＡＴＥ２００の共用アナログ試験リソースを利
用する場合もある。この場合、切り換えユニット（例え
ばＡＴＥ２００のリレー）を利用すればアナログリソー
スをそれぞれのＤＵＴ端子へと動的に指定することがで
きる。上述した所定試験２（第二章を参照）において
は、アナログ刺激ユニット（ＡＳＵ）をＤＵＴ端子ＳＩ
１（図６）へ、そしてアナログキャプチャーユニット
（ＡＣＵ）をＤＵＴ端子ＳＯ１へと接続することができ
る。これによりＡＳＵはＡＴＥポートＳＩ１を構成し、
ＡＣＵはＡＴＥポートＳＯ１を構成することになる。試
験２に関しては、これらをＤＵＴ端子ＳＩ２およびＳＯ
２にそれぞれ接続することができ、従ってＡＴＥポート
ＳＩ２およびＳＯ２を構成することになる。
【００５１】図８はＡＴＥ端子ａiを持つデジタル端子
別試験ユニット７００iの概略図である。本発明を説明
する上で必要な要素に限定して述べると、端子別試験ユ
ニット７００iは以下の機構を含んでいる。
【００５２】‐以下を格納するｗワードの汎用メモリ８
００ ・タイミング条件セット（本例ではｓセット） ・シーケンサ用プログラムメモリ（本例ではｐ命令）お
よびアルゴリズムパターンプログラム ・パターンプログラム用ベクターメモリ（本例ではｖベ
クター） ・他の用途 ‐以下の２つの主要副部品を含む試験プロセッサ８１０ ・プログラム命令およびベクターデータを汎用メモリか
ら読み出すシーケンサおよびアルゴリズムパターン発生
器（ＡＰＧ）８２０ ・駆動および比較事象シーケンスを現在有効なタイミン
グ条件セットに準じて生成するフォーマッタおよびタイ
ミング発生器８３０ ‐信号をＤＵＴ６００へと送り、そこから信号を受信す
る基本機能を持つ端子電子部品（pin electronics）８
４０ ‐以下を含む端子別試験ユニット７００iのインターフ
ェース ・例えば端子別試験ユニットのサブセット（例えば、Ａ
ＴＥポートを構成するサブセット）へのブロードキャス
トをサポートするアクセス制御論理回路８５０ ・試験プロセッサにより処理されるグローバル同期信号
セット ・主に制御ワークステーションが各端子別試験ユニット
７００iの汎用メモリ８００への、又はからの書き込み
又は読み出しを行う為に利用するグローバルバス
【００５３】本発明は端子別試験ユニット７００iをＡ
ＴＥポートと呼ばれる共通にプログラミングされた試験
ユニットセットへと動的に組み込むものである。具体的
には、メモリ管理手段（例えば採用したソフトウエア）
は、ＡＴＥポート別に構築されたタイミング条件セッ
ト、プログラム命令、およびベクターメモリを割り当て
なければならない。
【００５４】このマルチポート試験の実施例は、架空の
ＤＵＴ６００に対して３つのマルチポート試験（第四章
の試験１〜３）がどのように実行されるかを説明するこ
とでより明確になる。
【００５５】マルチポート試験を実施する前に、試験プ
ログラム開発を通じて使用される試験条件を例えば以下
のように指定しなければならない。
【００５６】ａ．どの端子別試験ユニット７００iを全
体試験用とするか、およびこれらをどのようにＤＵＴ６
００へと接続するか：端子別試験ユニット７００iのＡ
ＴＥ端子にＤＵＴグローバル名が定義される。これらの
名前については後にＡＴＥポートローカル端子名を説明
する際に触れる。 ｂ．試験中、アイドリング状態にある端子別試験ユニッ
ト７００iを、他の同時に有効化されているＡＴＥポー
トの試験結果に影響を与えることなく、どのように動作
させるか（例えば静的信号を送る等）。
【００５７】試験１：ＲＡＭおよびＭＰＵの同時試験 以下はプログラミング手順および採用した概念がどのよ
うにシステムに具現化されるかを説明するものである。
【００５８】ａ．試験に使用するＡＴＥポート（図６参
照）の定義 ‐ＢＩＳＴ＿ＰＯＲＴはＤＵＴ端子ＢＣＬＫ、Ｄ０〜Ｄ
１５およびＤＭｕｘを指す。試験リソースを一意的に識
別する為には、このＡＴＥポートに対応するＤＵＴ端子
名の上述したグローバル端子名に対するマッピングが例
えば以下のように定義されなければならない。 ・ＢＬＣＫを、ＡＴＥ端子ａ３を持つ端子別試験ユニッ
ト７００Ｃのエイリアスとする。 ・Ｄ０〜Ｄ１５を、ＡＴＥ端子ａ４〜ａ１９を持つ端子
別試験ユニット７００Ｄ〜７００Ｓのエイリアスとす
る。 ・ＤＭｕｘを、ＡＴＥ端子ａ２０を持つ端子別試験ユニ
ット７００Ｔのエイリアスとする。 ‐ＢＩＳＴ＿ＣＬＫ＿ＰＯＲＴはＤＵＴ端子ＢＣＬＫを
指す。 ・ＢＣＬＫを、ＡＴＥ端子ａ３を持つ端子別試験ユニッ
ト７００Ｃのエイリアスとする。 ‐ＭＰＵ＿ＴＥＳＴ＿ＰＯＲＴはＤＵＴ端子Ｉ１〜Ｉ
８、Ｏ１〜Ｏ８、ＴＭｏｄｅを指す。 ・Ｉ１〜Ｉ８を、ＡＴＥ端子ａ４〜ａ１１を持つ端子別
試験ユニット７００Ｄ〜７００Ｋのエイリアスとする。 ・Ｏ１〜Ｏ８を、ＡＴＥ端子ａ１２〜ａ１９を持つ端子
別試験ユニット７００Ｌ〜７００Ｓのエイリアスとす
る。 ・ＴＭｏｄｅを、ＡＴＥ端子ａ２０を持つ端子別試験ユ
ニット７００Ｔのエイリアスとする。
【００５９】本発明においてはＡＴＥポート定義および
適正なデータ構造でマッピングした名前を記憶する他に
も、端子別試験ユニット７００iのアクセス制御論理回
路８５０の設定が、データ記憶および結果検索をブロー
ドキャストで実行できるように実行される。
【００６０】ｂ．波形表（waveform table）および方程
式セット（equation set）が各ＡＴＥポートについて定
義されなければならない。（第二章を参照） ‐ＢＩＳＴ＿ＰＯＲＴタイミング：周波数４０ＭＨｚ ‐ＢＩＳＴ＿ＣＬＫ＿ＰＯＲＴタイミング：周波数２０
０ＭＨｚ ‐ＭＰＵ＿ＴＥＳＴ＿ＰＯＲＴタイミング：周波数４０
ＭＨｚ
【００６１】ＤＵＴ端子のタイミング条件は、それが異
なるＡＴＥポート（例えばＡＴＥ端子ＢＣＬＫ）に割り
当てられた場合でも変わることはない為、単一の波形表
および／又は方程式セットを複数のＡＴＥポートのＡＴ
Ｅ端子全ての上位セットに指定することができる場合も
ある。例えば、ＭＰＵ＿ＴＥＳＴ＿ＰＯＲＴおよびＢＩ
ＳＴ＿ＰＯＲＴはタイミング周波数４０ＭＨｚの共通の
波形表および方程式セットを共用することができる等で
ある。
【００６２】ｃ．以前に定義された波形表および方程式
セット（第二章参照）を参照することにより、同時に有
効化されるＡＴＥポートセットに対して試験の全体的な
タイミング条件指定ブロックが記述される。
【００６３】本発明は、指定ブロックの各々についてタ
イミングが実現可能であるかどうかを検証する。例えば
２つの有効ＡＴＥポートが同じＡＴＥ端子を指していな
いか、或いはＡＴＥポート別期間を中央クロックに基づ
いて実現できるかどうか等を検証する。
【００６４】事前設定式のブロードキャストを採用する
ことで、本発明は効率的に各ＡＴＥポートのタイミング
定義をダウンロードすることができる。従って、１つの
ＡＴＥポートの端子は指定ブロックの同じタイミング条
件セットを共用しなければならない。これを行うにはメ
モリの浪費を防ぐ為にタイミング条件セットのメモリ管
理を効果的に行わなければならない。
【００６５】図９は、以下を保証する為にメモリ管理ソ
フトがＡＴＥ端子別タイミング条件セットをどのように
使用するかを説明する図である。 ‐１つのＡＴＥポート用に同時に有効化されなければな
らないＡＴＥ端子別タイミング条件セットが同じ記憶場
所を使用しており、ＡＴＥポートのタイミング条件セッ
トの変更および有効化を高速で実施することができる。 ‐できれば、未使用の記憶場所が後にダウンロードされ
るタイミング条件セットにより埋められること。例え
ば、ＡＴＥポートＣの最後の設定ブロック（試験６）の
タイミング条件セットで空の地点を埋める等。
【００６６】ｄ．ＡＴＥポート別パターンプログラムが
試験中の各ステップについて作成される（第三章に記載
の通り）。
【００６７】ｅ．マルチポートバーストが試験中の各ス
テップについて定義される（第三章に記載の通り）。 ‐ＢＩＳＴエンジンを設定する為の、ＡＴＥポートＢＩ
ＳＴ＿ＰＯＲＴに対する単一パターンプログラムによる
バースト。 ‐Ｉ１〜Ｉ８およびＯ１〜Ｏ８を介してアクセス可能な
８スキャンチェーンによるＭＰＵ試験（４０ＭＨｚ）の
間に行われる、ＢＩＳＴエンジンをクロック（２００Ｍ
Ｈｚ）する為のＡＴＥポートＢＩＳＴ＿ＣＬＫ＿ＰＯＲ
ＴおよびＭＰＵ＿ＴＥＳＴ＿ＰＯＲＴのマルチポートバ
ースト。ＲＡＭＤＵＴコアへの充分なアクセスが得られ
ることを前提とした場合、ＡＰＧパターンプログラムを
ＭＰＵ試験と同時に起動してビットマップを生成するこ
とができる。 ‐結果特性を読み出す為の、ＡＴＥポートＢＩＳＴ＿Ｐ
ＯＲＴに対する単一パターンプログラムによるバース
ト。
【００６８】タイミング条件セットに関しては、ソフト
ウエアメモリ管理機構は以下を保証するＡＴＥ端子別プ
ログラムメモリ８００およびベクターメモリを利用す
る。 ‐１つのＡＴＥポートに対して同時に有効化されなけれ
ばならないＡＴＥ端子別パターンプログラムが同じ記憶
場所を使用しており、これによりＡＴＥ端子のパターン
プログラムの変更および有効化が高速で実施できるこ
と。 ‐できれば、未使用の記憶場所が後にダウンロードされ
るパターンプログラムにより埋められること。
【００６９】ｆ．第一の実行可能サブテストの設定（Ｂ
ＩＳＴエンジン設定）を行う為に適正な設定ブロックお
よびパターンプログラムバーストが選択される。他の２
つのサブテストも同様に設定され、これらの独立したテ
ストシーケンスが単一の試験へと統合化される。
【００７０】ｇ．試験結果のログ記録および試験フロー
の進行が、そのテストの合格判定、或いは一方又は両方
のＤＵＴコア（ＭＰＵ又はＲＡＭ）の不良判定のいずれ
に基づいて行われるべきかが指定される。
【００７１】試験２：ＳＩ１およびＳＯ１の同時試験 最初は試験１と同じステップが実行される。 ａ．試験で使用するＡＴＥポートの定義 ‐ＤＡＴＡ＿ＰＯＲＴはＡＴＥ端子Ｄ０〜Ｄ１５、ＤＭ
ｕｘを指す。 ‐ＣＯＲＥ＿ＰＯＲＴはＡＴＥ端子Ｄ０〜Ｄ１５を指
す。 ‐ＳＩ１＿ＰＯＲＴはＡＴＥ端子ＳＩ１を指す。 ‐ＳＩ２＿ＰＯＲＴはＡＴＥ端子ＳＩ２を指す（試験３
用）。 ‐ＳＯ１＿ＰＯＲＴはＡＴＥ端子ＳＯ１を指す。 ‐ＳＯ２＿ＰＯＲＴはＡＴＥ端子ＳＯ２を指す（試験３
用）。
【００７２】ｂ．ＡＴＥポート別波形表および方程式セ
ットを指定 ‐ＤＡＴＡ＿ＰＯＲＴタイミング周波数２００ＭＨｚ：
ＤＡＴＡ＿ＰＯＲＴ＿ＴＩＭ ‐ＳＩ１＿ＰＯＲＴタイミング周波数８００ＭＨｚ：Ｓ
Ｉ＿ＰＯＲＴ＿ＴＩＭ ‐ＳＯ１＿ＰＯＲＴタイミング周波数８００ＭＨｚ：Ｓ
Ｏ＿ＰＯＲＴ＿ＴＩＭ
【００７３】ｃ．３つのＡＴＥポートのＡＴＥポート別
タイミング条件を統合した指定ブロックの定義
【００７４】ｄ．ＡＴＥポート別パターンプログラムの
作成。単一ＡＴＥポートＤＡＴＡ＿ＰＯＲＴを介して２
つのＤＵＴコアＳＩ１およびＳＯ１がアクセスされる
が、これにはこれらのＤＵＴコアへのデータをインター
リーブしなければならない。
【００７５】このデータのインターリーブは、ＤＡＴＡ
＿ＰＯＲＴ用のＡＴＥポート別パターンプログラムの生
成時に実施することができる。本発明では、かわりにＤ
ＵＴコアアクセスプロトコルを柔軟に定義しつつ、ＤＵ
Ｔコアデータを個々に維持することも可能である。ここ
では以下が提供される。 ‐指定ＡＴＥポート（コアアクセスＡＴＥポート）に対
する各ＤＵＴコアのＡＴＥパターンプログラム。ＤＵＴ
コアデータストリームを生成するこの種のパターンを
「ＤＵＴコアパターン」と呼ぶ。本明細書の例において
は、２つのＤＵＴコアパターンを指定しなければならな
い。いずれもＤＵＴコアアクセスＡＴＥポートＣＯＲＥ
＿ＰＯＲＴを介した、ＤＵＴコアへのインターフェース
を提供するものである。 ‐以下の特徴を持つ主要パターンプログラム ・ＤＵＴコアアクセスに必要な全てのＡＴＥ端子の上位
セットであるＡＴＥポートに対して定義されている。 ・統合化されなければならないＤＵＴコアパターンを識
別する。 ・ＤＵＴコアデータとは無関係なＤＵＴコアアクセスプ
ロトコルパターンを生成する。 ・ＤＵＴコアパターンプログラムにより生成されたＤＵ
ＴコアデータをＤＵＴコアアクセスプロトコルに準じて
選択する（ＤＵＴコアパターンにより指定されたＤＵＴ
コアアクセスＡＴＥポートについて）。
【００７６】図１０は２つのＤＵＴコアへの同時ＤＵＴ
コアアクセスを実行する主要パターンの一例を示した図
である。ベクター０においては、ＤＵＴコアパターンＳ
Ｉ１＿ＤａｔａおよびＳＯ１＿Ｄａｔａが参照され、こ
れによりベクター１および３において、システムが、Ｄ
ＵＴコアアクセスＡＴＥポート（表においては「ｐ」で
表示）でそれぞれのＤＵＴコアへのＤＵＴコアデータを
生成するようにＡＴＥを動的に再設定することができる
ようになる。この例において、ＤＵＴコアアクセスＡＴ
ＥポートＣＯＲＥ＿ＰＯＲＴはＤＵＴコアパターンＳＩ
１＿ＤａｔａおよびＳＯ１＿Ｄａｔａの両方に使用され
る。
【００７７】本発明のこの部分における利点として以下
をあげることができる。 ‐ＡＴＥポートの設定を、１つのサブテストから次のサ
ブテストへと切り換えることができるだけではなく、パ
ターンプログラム中においても切り換えることができ
る。従ってテストシーケンスを単一の試験期間から完全
な試験へと拡張することができる。 ‐ＤＵＴコアパターンがＤＵＴコアアクセスプロトコル
とは無関係に維持される。よって以下の対応が可能であ
る。 ・ＤＵＴコアパターンの再利用 ・使用可能帯域の利用効率を最大化するパターンインタ
ーリーブ、そして最終的には複数のＤＵＴコアの並列試
験による試験実行時間の低減
【００７８】ｅ．試験用マルチポートバーストの定義
（第三章）；３つのＡＴＥポートが同時に有効化される
（ポート実行コンテキスト）。 ‐ＤＵＴコアパターンを参照する主要パターンプログラ
ムを使用するＤＡＴＡ＿ＰＯＲＴ；ＡＴＥポートパター
ンプログラムをＤＡＴＡ＿ＰＯＲＴ＿ＰＡＴとして表
す。 ‐シリアルデータストリームをシリアル入力ＤＵＴコア
の外部ＤＵＴ端子へと送るＳＩ１＿ポート；ＡＴＥポー
トパターンプログラムをＳＩ＿ＰＯＲＴ＿ＰＡＴとして
表す。 ‐シリアル出力ＤＵＴコアの外部ＤＵＴ端子からのシリ
アルデータストリームを期待データと比較するＳＯ１＿
ＰＯＲＴ；ＡＴＥポートパターンプログラムをＳＯ＿Ｐ
ＯＲＴ＿ＰＡＴとして表す。
【００７９】ｆ．適正な指定ブロックおよびマルチポー
トバーストを選択することによる試験設定（第三章に説
明）
【００８０】ｇ．試験結果のログ記録および試験フロー
の進行が、そのテストの合格判定、或いは一方又は両方
のＤＵＴコア（ＭＰＵ又はＲＡＭ）の不良判定のいずれ
に基づいて行われるべきかが指定される。
【００８１】試験３：ＳＩ１およびＳＯ１の同時試験 この試験は、ＡＴＥポートＳＩ１＿ＰＯＲＴの試験設定
をＳＩ２＿ＰＯＲＴへ、そしてＡＴＥポートＳＯ１＿Ｐ
ＯＲＴの試験設定をＳＯ２＿ＰＯＲＴへと複写すること
により試験２の通りに実行することができる。ＤＵＴコ
アＳＩ２およびＳＯ２がＤＵＴコアＳＩ１およびＳＯ１
と同じ動作をするものと前提した場合、ＤＵＴコアパタ
ーンを参照する主要パターンプログラムを変更せずに再
利用することができる。
【００８２】本発明によれば、単純な複写処理だけでは
なく、複数のＡＴＥポートで共用するＡＴＥポート別タ
イミング又はパターンプログラムを指定することができ
る。
【００８３】この架空のＤＵＴの場合、ＡＴＥポートＳ
Ｉ１＿ＰＯＲＴおよびＳＩ２＿ＰＯＲＴ中のＡＴＥ端子
間のマッピング、およびＡＴＥポートＳＯ１＿ＰＯＲＴ
およびＳＯ２＿ＰＯＲＴ中のＡＴＥ端子間のマッピング
が定義される。このエイリアスマッピングに基づいて以
下のように指定することができる。 ‐ＳＩ＿ＰＯＲＴ＿ＴＩＭおよびＳＩ＿ＰＯＲＴ＿ＰＡ
ＴをＳＩ１＿ＰＯＲＴおよびＳＩ２＿ＰＯＲＴに適用 ‐ＳＯ＿ＰＯＲＴ＿ＴＩＭおよびＳＯ＿ＰＯＲＴ＿ＰＡ
ＴをＳＯ１＿ＰＯＲＴおよびＳＯ２＿ＰＯＲＴに適用
【００８４】マルチポートバーストのタイミング指定ブ
ロックおよびＡＴＥポート実行コンテキスト定義時のＡ
ＴＥポートＳＩ２＿ＰＯＲＴおよびＳＯ２＿ＰＯＲＴの
選択を除けば、試験３の設定は試験２と同じである。
【００８５】単一の試験設定要素を複数のＡＴＥポート
に適用することに対応した本発明においては、以下の利
益が提供される。 ‐生成すべき試験データ量（例：ユーザーが生成する試
験データ）を低減することができる。 ‐複数のＡＴＥポートについて同一でなければならない
試験設定要素に、強制的に一貫性を持たせることができ
る。 ‐共用される試験設定要素の単一コピーを記憶すること
により、データ記憶を最適化することができる。 ‐試験設定を、この設定を共用するＡＴＥ端子へとブロ
ードキャストすることにより、データ転送を最適化する
ことができる。
【図面の簡単な説明】
【図１】内部および周辺ＤＵＴコアを含む、従来から周
知のＳＯＣ例を示す図である。
【図２】複数の独立した周辺又は内部ＤＵＴコアを同時
に試験するように構成された複数のＡＴＥポートを有す
る、本発明に基づくＡＴＥ２００を描いた図である。
【図３】ＤＵＴ１０を描いた図であり、ＤＵＴ端子への
ＡＴＥポート指定例を示す図である。
【図４】２つのＡＴＥポートＡおよびＢを利用した試験
の全体的なタイミング条件を示す図である。
【図５】３つのＡＴＥポートＩ〜ＩＩＩを利用した試験
のパターン実行例を示す図である。
【図６】ＤＵＴ６００であるＳＯＣデバイスの試験に適
用した場合の本発明に基づくマルチポート手法を説明す
る図である。
【図７】端子別アーキテクチャを持つＡＴＥ２００とＤ
ＵＴ６００との間の接続例を描いた図である。
【図８】デジタル端子別試験ユニット７００ｉの概略図
である。
【図９】メモリ管理ソフトウエアがどのようにＡＴＥ端
子別タイミング条件セットを利用するかを説明する図で
ある。
【図１０】ＡＴＥポート設定を１つのテストシーケンス
から別のテストシーケンスへと切り換えることにより２
つのＤＵＴコアへの同時ＤＵＴコアアクセスを実現する
主要パターンの一例を示す図である。
【符号の説明】
２００ 自動試験装置（ＡＴＥ） ２１０〜２４０ ＡＴＥポート ６００ 被験デバイス（ＤＵＴ） ７００ 端子別試験ユニット
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｐ Ｙ (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ. Ｆターム(参考） 2G132 AA00 AB01 AE23 AG02 AG08 AL07 AL26 5B048 AA20 DD01 DD05 DD07

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 分散した複数の端子別試験ユニットを設
    けた端子別テスタアーキテクチャを持つ自動試験装置で
    あって、各端子別試験ユニットが、被験デバイスのそれ
    ぞれの被験デバイス端子へと刺激応答信号を発し、およ
    び／又は前記それぞれの被験デバイス端子から刺激応答
    信号を受信することにより、前記それぞれの被験デバイ
    ス端子を試験するように適合しており、前記被験デバイ
    スが、テストシーケンスの間、前記被験デバイスの１つ
    以上の機能ユニットを表し、前記被験デバイスの１つ以
    上の被験デバイス端子を含む１つ以上の被験デバイスコ
    アへと定義されることを特徴とし、 更にテストシーケンスにおいて１つ以上の前記端子別試
    験ユニットを１つ以上の自動試験装置ポートへと指定す
    る手段を含み、これにより前記自動試験装置ポートの各
    々が、１つ以上の端子別試験ユニットを含み、また、前
    記テストシーケンス中に１つ以上の前記被験デバイスコ
    アを試験する、独立した試験機能ユニットを構成するこ
    とを特徴とする自動試験装置。
  2. 【請求項２】 前記指定する手段が、 前記１つ以上の端子別試験ユニットと、前記１つ以上の
    被験デバイス端子との間の接続を切り換える為の切り換
    え手段と、 前記テストシーケンス中において、前記１つ以上の自動
    試験装置ポートへの前記１つ以上の端子別試験ユニット
    の指定に基づき、前記切り換え手段の切り換え動作を制
    御する制御手段と、 を含むことを特徴とする請求項１に記載の自動試験装
    置。
  3. 【請求項３】 前記自動試験装置ポートの１つが、その
    １つの自動試験装置ポートに指定された被験デバイス端
    子群自体によりあたかも単一のデバイスが構成されてい
    るかのように独立的にタイミングおよび／又は刺激・応
    答パターンを定義および／又はプログラミングする手段
    を備えていることを特徴とする請求項１に記載の自動試
    験装置。
  4. 【請求項４】 前記プログラミング手段が、 前記１つの自動試験装置ポートに対する刺激・応答ベク
    ターのサイクルタイムを指定する手段、および／又は前
    記１つの自動試験装置ポートの各自動試験装置端子に対
    する端子別タイミングを、使用可能な波形群として指定
    する手段であって、前記波形の各々が、時間中の所定イ
    ンスタンスに生じる様々な種類の事象シーケンスを表し
    ていることを特徴とする手段、および／又は前記１つの
    自動試験装置ポートに対してパターンプログラムを指定
    する手段、および／又は前記１つの自動試験装置ポート
    の各端子に対して端子別ベクターデータを指定する手
    段、および／又は前記１つの自動試験装置ポートのアナ
    ログ端子に対するアナログ設定条件を指定する手段、 を含んでいることを特徴とする請求項３に記載の自動試
    験装置。
  5. 【請求項５】 前記プログラミング手段が、 前記１つ以上の被験デバイスコアをアクセスするために
    利用される前記自動試験装置ポートの一部を構成する共
    用端子別試験ユニット群を通じて前記１つ以上の被験デ
    バイスコアに対するアクセスプロトコルを実現する主要
    パターンプログラムと、 前記１つ以上の被験デバイスコアの各被験デバイスコア
    に対する刺激・応答パターンを実現する為の個別パター
    ンプログラムと、 を含むことを特徴とする請求項３又は４に記載の自動試
    験装置。
  6. 【請求項６】 前記主要パターンプログラムが、 前記１つの独立した自動試験装置の前記端子別試験ユニ
    ットを有効化し、アクセスすべき前記１つ以上の被験デ
    バイスコアをアクセスする為に前記１つの独立した自動
    試験装置の設定を行う手段、および／又は前記アクセス
    すべき１つ以上の被験デバイスコアを試験する為に１テ
    ストシーケンス中にアクセスされる前記１つ以上の被験
    デバイスコアのパターンプログラムにより生成されたパ
    ターンデータを選択する手段、 を含むことを特徴とする請求項５に記載の自動試験装
    置。
  7. 【請求項７】 前記プログラミング手段が、 複数の自動試験装置ポートの前記端子別試験ユニット間
    にエイリアスマッピングを指定する指定手段を含み、好
    ましくは、１つの独立した自動試験装置ポートのタイミ
    ング情報、パターンプログラム又は他の試験条件群が、
    前記エイリアスマッピングが定義された他の複数の自動
    試験装置ポートに適用されるように指定することを特徴
    する請求項３に記載の自動試験装置。
  8. 【請求項８】 複数の自動試験装置ポートに同時に実施
    される試験の全体的な試験条件を指定する指定手段を更
    に含む請求項１に記載の自動試験装置。
  9. 【請求項９】 前記指定手段が、 定義されたテストシーケンス中に同時に有効化される自
    動試験装置ポート群を決定する手段、および／又は１つ
    以上の自動試験装置端子に対して自動試験装置ポート試
    験条件、好ましくは自動試験装置ポートタイミング設定
    を選択する為の手段、および／又は前記被験デバイスお
    よび前記自動試験装置の端子間の依存関係を表すための
    グローバル試験条件、好ましくはグローバル被験デバイ
    ス指定を指定する手段、および／又はマルチポートバタ
    ーンバーストを各自動試験装置ポート用の自動試験装置
    ポート別パターンプログラムのシーケンスとして決定す
    る手段、を含むことを特徴とする請求項８に記載の自動
    試験装置。
  10. 【請求項１０】 複数の独立した分散型端子別試験ユニ
    ットを設けた端子別テスタアーキテクチャを持つ自動試
    験装置を利用して被験デバイスを試験する為の方法であ
    って、前記端子別試験ユニットの各々が、前記被験デバ
    イスのそれぞれの被験デバイス端子に対して刺激応答信
    号を発し、および／又は刺激応答信号を前記それぞれの
    被験デバイス端子から受信することにより、前記被験デ
    バイス端子を試験するように適合しており、前記方法
    が； （ａ）テストシーケンス用に前記被験デバイスを、前記
    被験デバイスの１つ以上の機能ブロックを表し、前記被
    験デバイスの１つ以上の被験デバイス端子を含む１つ以
    上の被験デバイスコアへと定義するステップと、 （ｂ）前記テストシーケンス中に、前記１つ以上の端子
    別試験ユニットを１つ以上の自動試験装置ポートへと指
    定することで、前記自動試験装置ポートの各々を、前記
    １つ以上の端子別試験ユニットを含み、前記テストシー
    ケンス中に前記１つ以上の被験デバイスコアを試験する
    為の独立した試験機能ユニットとして構成するステップ
    と、 を含む方法。
  11. 【請求項１１】 （ｃ）前記１つ以上の自動試験装置ポ
    ートに対するタイミングおよび／又は刺激・応答パター
    ンを、あたかも前記自動試験装置ポートの１つに指定さ
    れた被験デバイス端子群自体がデバイスを構成するもの
    であるかのように、定義および／又はプログラミングす
    るステップを更に含む請求項１０に記載の方法。
  12. 【請求項１２】 前記ステップ（ｃ）が、 （ｃ１）前記１つの自動試験装置ポートに対して刺激・
    応答ベクターのサイクルタイムを指定するステップ、 （ｃ２）前記１つの自動試験装置ポートの前記端子別試
    験ユニットの各々に対して端子別タイミングを使用可能
    な波形群として指定するステップであって、前記波形の
    各々が、時間における所定インスタンスで生じる様々な
    種類の事象シーケンスを表すことを特徴とするステッ
    プ、 （ｃ３）前記１つの自動試験装置ポートに対するパター
    ンプログラム、好ましくは前記１つの自動試験装置ポー
    トの端子別試験ユニット全てに対する共通シーケンス命
    令を指定するステップ、 （ｃ４）前記１つの自動試験装置ポートの前記端子別試
    験ユニットの各々に対する端子別ベクターデータを指定
    するステップ、および、 （ｃ５）前記１つの自動試験装置ポートのアナログ端子
    に対するアナログ設定条件を指定するステップ、 の内の１つ以上のステップを含むことを特徴とする請求
    項１１に記載の方法。
  13. 【請求項１３】 （ｄ）複数の自動試験装置ポートで同
    時に実施される試験の全体的な試験条件を指定するステ
    ップを更に含む請求項１０から１２のうちのいずれかに
    記載の方法。
  14. 【請求項１４】 前記ステップ（ｄ）が、 （ｄ１）定義されたテストシーケンスの間、同時に有効
    化される自動試験装置ポート群を決定するステップ、 （ｄ２）１つ以上の自動試験装置端子に対し、自動試験
    装置ポート試験条件、好ましくは自動試験装置ポートタ
    イミング設定を選択するステップ、 （ｄ３）前記被験デバイスおよび前記自動試験装置の端
    子間の依存関係を表すグローバル試験条件、好ましくは
    グローバル被験デバイス設定を指定するステップ、およ
    び、 （ｄ４）マルチポートパターンバーストを、各自動試験
    装置ポート用の自動試験装置ポート別パターンプログラ
    ムのシーケンスとして決定するステップ、 の内の１つ以上のステップを含むことを特徴とする請求
    項１３に記載の方法。
  15. 【請求項１５】 コンピュータ等のデータ処理システム
    上で起動した場合、請求項１０に記載の方法を実行す
    る、好ましくはデータ記憶担体上に記憶されたソフトウ
    エアプログラム又はソフトウエア製品。
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