TWI760157B

TWI760157B - 多核並行測試單一待測物的系統及方法

Info

Publication number: TWI760157B
Application number: TW110110659A
Authority: TW
Inventors: 林敬致; 黃信瑋
Original assignee: 德律科技股份有限公司
Priority date: 2021-03-24
Filing date: 2021-03-24
Publication date: 2022-04-01
Also published as: TW202238147A; US11686768B2; US20220308109A1

Abstract

本發明提出一種多核並行測試單一待測物的方法，其包含以下步驟。計算待測物的測試量；將待測物的測試量均衡分配給複數個測試核心，以控制複數個測試核心並行測試待測物的時間。

Description

多核並行測試單一待測物的系統及方法

本發明是有關於一種測試系統及方法，且特別是有關於多核並行測試單一待測物的系統及方法。

待測物（DUT），也稱為被測設備（EUT）或被測單元（UUT），是在第一次製造時或在其生命週期的後期進行功能測試和校準檢查的製造產品。這可以包括修復後的測試，以確定產品是否按照原始產品規格執行。在電子工業中，待測物可以是任何被測電子組件。然而，目前測試機台的測試時間仍不夠短。

為了解決上述測試時間的問題，相關領域莫不費盡心思來謀求解決之道，但長久以來一直未見適用的方式被發展完成。因此，如何能更有效率地測試待測物，實屬當前重要研發課題之一，亦成爲當前相關領域亟需改進的目標。

本發明提出一種多核並行測試單一待測物的系統及方法，改善先前技術的問題。

在本發明的一實施例中，本發明所提出的多核並行測試單一待測物的系統包含計算機裝置以及複數個測試核心，複數個測試核心計算機裝置。計算機裝置將待測物的測試量均衡分配給複數個測試核心，以控制複數個測試核心並行測試待測物的時間。

在本發明的一實施例中，計算機裝置計算待測物的複數個測試網絡的複數個總電容值，對複數個總電容值進行分類及排序，據以將複數個測試網絡相應地分配給複數個測試核心，從而均衡複數個測試核心中每一者所需測試的總電容值的加總。

在本發明的一實施例中，計算機裝置將複數個測試網絡分成類多個待分配測試網絡與其餘測試網絡，多個待分配測試網絡的多個總電容值中每一者均大於一預設電容值，計算機裝置將多個總電容值由大至小排列出來以對應地排序多個待分配測試網絡，藉以將多個待分配測試網絡分配給複數個測試核心。

在本發明的一實施例中，複數個測試核心為第一至第N測試核心，計算機裝置將已排序的多個待分配測試網絡依來回分配、奇偶數分配或隨機平均分配的方式分配給第一至第N測試核心。

在本發明的一實施例中，其餘測試網絡的總電容值均小於或等於預設電容值，計算機裝置隨機選擇複數個測試核心中的任一者來對其餘測試網絡進行測試。

在本發明的一實施例中，計算機裝置計算待測物的每一種待測參數的總數量，以平均分配複數個測試核心中每一者所需測試每一種待測參數的數量。

在本發明的一實施例中，各待測參數均為非電容性參數。

在本發明的一實施例中，非電容性參數為電阻值、電感值、電壓值、上電量測參數、積體電路的接腳的電氣參數以及嵌位二極體的電壓參數。

在本發明的一實施例中，本發明所提出的多核並行測試單一待測物的方法包含以下步驟：計算待測物的測試量；將待測物的測試量均衡分配給複數個測試核心，以控制複數個測試核心並行測試待測物的時間。

在本發明的一實施例中，方法更包含：計算待測物的複數個測試網絡的複數個總電容值，對複數個總電容值進行分類及排序，據以將複數個測試網絡相應地分配給複數個測試核心，從而均衡複數個測試核心中每一者所需測試的總電容值的加總。

在本發明的一實施例中，方法更包含：將複數個測試網絡分成類多個待分配測試網絡與其餘測試網絡，多個待分配測試網絡的多個總電容值中每一者均大於一預設電容值，計算機裝置將多個總電容值由大至小排列出來以對應地排序多個待分配測試網絡，藉以將多個待分配測試網絡分配給複數個測試核心。

在本發明的一實施例中，複數個測試核心為第一至第N測試核心，方法更包含：將已排序的多個待分配測試網絡依來回分配、奇偶數分配或隨機平均分配的方式分配給第一至第N測試核心。

在本發明的一實施例中，其餘測試網絡的總電容值均小於或等於預設電容值，方法更包含：隨機選擇複數個測試核心中的任一者來對其餘測試網絡進行測試。

在本發明的一實施例中，方法更包含：計算待測物的每一種待測參數的總數量，以平均分配複數個測試核心中每一者所需測試每一種待測參數的數量。

在本發明的一實施例中，上述每一種待測參數均為非電容性參數。

綜上所述，本發明之技術方案與現有技術相比具有明顯的優點和有益效果。藉由本發明的技術方案，多核並行測試單一待測物的系統及方法可以節省測試時間，從而縮短產品的生時間，提升工廠產線效率。

以下將以實施方式對上述之說明作詳細的描述，並對本發明之技術方案提供更進一步的解釋。

為了使本發明之敘述更加詳盡與完備，可參照所附之圖式及以下所述每一種實施例，圖式中相同之號碼代表相同或相似之元件。另一方面，眾所週知的元件與步驟並未描述於實施例中，以避免對本發明造成不必要的限制。

請參照第1圖，本發明之技術態樣是一種多核並行測試單一待測物190的系統100，其可應用在測試機台，或是廣泛地運用在相關之技術環節。本發明提出的多核並行測試單一待測物190的系統100可以有效節省測試時間，從而縮短產品的生時間，提升工廠產線效率。因此，本技術態樣之多核並行測試單一待測物的系統100可達到相當的技術進步，並具有産業上的廣泛利用價值。以下將搭配第1、2圖來說明系統100之具體實施方式。

應瞭解到，多核並行測試單一待測物的系統100的多種實施方式搭配第1圖進行描述。於以下描述中，為了便於解釋，進一步設定許多特定細節以提供一或多個實施方式的全面性闡述。然而，本技術可在沒有這些特定細節的情況下實施。於其他舉例中，為了有效描述這些實施方式，已知結構與裝置以方塊圖形式顯示。此處使用的「舉例而言」的用語，以表示「作為例子、實例或例證」的意思。此處描述的作為「舉例而言」的任何實施例，無須解讀為較佳或優於其他實施例。

第1圖是依照本發明一實施例之一種多核並行測試單一待測物190的系統100的方塊圖。如第1圖所示，多核並行測試單一待測物190的系統100可包含計算機裝置110以及複數個測試核心120A、120B、120C、120D（如：自動測試核心裝置）。需要說明的是，在本文中，術語「包括」、「包含」或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句「包括一個......」限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。

舉例而言，計算機裝置110可為電腦主機、處理器或伺服器。以計算機裝置110係伺服器為例，已發展或開發中的許多技術可管理計算機伺服器的運作，大體上可以提供可存取性、一致性與效率。遠端管理允許用於伺服器的輸入輸出介面的移除，以及網路管理者實體訪問每一個伺服器的需求。舉例而言，設有許多計算機伺服器的龐大資料中心一般使用多種遠端管理工具來管理，以配置、監控與除錯伺服器硬體與軟體。

以計算機裝置110係電腦主機為例，本發明的功能與步驟可透過軟體、硬體與/或軔體來實行。舉例來說，若以執行速度及精確性為首要考量，則基本上可選用硬體與/或軔體為主；若以設計彈性為首要考量，則該等單元基本上可選用軟體為主；或者，可同時採用軟體、硬體及軔體協同作業。應瞭解到，以上所舉的這些例子並沒有所謂孰優孰劣之分，亦並非用以限制本發明，熟習此項技藝者當視當時需要，彈性選擇具體的實施方式。

以計算機裝置110係處理器為例，處理器可以是積體電路晶片，具有信號的處理能力。在實作上，計算機的各功能可以通過處理器中的硬體的集成邏輯電路或者軟體形式的指令完成。上述的處理器可以是通用處理器、數位訊號處理器（Digital Signal Processor，DSP）、專用積體電路（Application Specific Integrated Circuit，ASIC）、現成可程式設計閘陣列（Field Programmable Gate Array，FPGA）或者其他可程式設計邏輯器件、分立門或者電晶體邏輯器件、分立硬體元件。通用處理器可以是微處理器或者該處理器也可以是任何常規的處理器等。結合本發明實施例所揭示的功能與步驟可以透過硬體處理器執行，或者透過處理器中的硬體及軟體模組組合執行。軟體模組可以位於隨機記憶體，快閃記憶體、唯讀記憶體，可程式設計唯讀記憶體或者電可讀寫可程式設計記憶體、寄存器等本領域成熟的儲存介質中。該儲存介質位於記憶體，處理器讀取記憶體中的資訊，結合其硬體來執行。

在架構上，複數個測試核心120A、120B、120C、120D電性連接計算機裝置110，複數個測試核心120A、120B、120C、120D可設置於測試機台120，測試機台120可設有開關板（未繪示），開關板可對複數個測試核心120A、120B、120C、120D之間做路徑切換，測試機台120中的每一個測試核心（如：自動測試核心電路）均可具有獨立的測試能力。應瞭解到，於實施方式與申請專利範圍中，涉及『電性連接』之描述，其可泛指一元件透過其他元件而間接電氣耦合至另一元件，或是一元件無須透過其他元件而直接電連結至另一元件。舉例而言，計算機裝置110可為內建處理器直接電連結至複數個測試核心120A、120B、120C、120D，或是計算機裝置110可為外部電腦主機透過測試機台120的開關板間接電氣耦合至複數個測試核心120A、120B、120C、120D。

舉例而言，待測物190可為具有主動元件與/或被動元件的物體（如：印刷電路板），但本發明不以此為限。於使用時，計算機裝置110將待測物190的測試量（如：待測物190的總體電容量、各非電容性參數的數量…等）均衡分配複數個測試核心120A、120B、120C、120D，以控制複數個測試核心120A、120B、120C、120D並行測試待測物190的時間。如此，相較於使用一個測試核心的機台，本發明提出的多核並行測試單一待測物190的系統100可以有效節省測試時間，從而縮短產品的生時間，提升工廠產線效率。

實務上，待測物190具有一個或多個測試網絡，每一個測試網絡可為一個測點或多個相關聯的測點的集合，亦可為一個連接點或多個相關聯的連接點的集合。待測物190上愈大電容量的電容，其放電速度愈慢。於一控制實驗中，使用單一個測試核心，透過測試核心內部放置電阻對測試網絡上的電容逐一放電，因此放電時間較長。為了針對大電容放電及量測達到加速，在本發明的一實施例中，計算機裝置110計算待測物190的複數個測試網絡的複數個總電容值，對複數個總電容值進行分類及排序，據以將複數個測試網絡相應地分配給複數個測試核心120A、120B、120C、120D，從而均衡複數個測試核心120A、120B、120C、120D中每一者所需測試的總電容值的加總。藉此，複數個測試核心120A、120B、120C、120D中每一者所需測試的總電容值的加總大致接近，相較於控制實驗使用單一個測試核心，放電時間可以大幅度的縮短。

應瞭解到，雖然第1圖中僅繪示四個測試核心120A、120B、120C、120D，但此不限制本發明的測試核心的數量，複數個測試核心可為第一至第N測試核心，N為大於1的正整數，相較於控制實驗使用單一個測試核心，本實施例理想上放電時間可縮短大約1/N的時間。

值得注意的是，本文中所使用之『約』、『大約』或『大致』係用以修飾任何可些微變化的數量，但這種些微變化並不會改變其本質。於實施方式中若無特別說明，則代表以『約』、『大約』或『大致』所修飾之數值的誤差範圍一般是容許在百分之二十以內，較佳地是於百分之十以內，而更佳地則是於百分五之以內。

具體而言，在本發明的一實施例中，計算機裝置110將待測物190的複數個測試網絡分成類多個待分配測試網絡與其餘測試網絡，多個待分配測試網絡的多個總電容值中每一者均大於預設電容值（如：100uF）。應瞭解到，前述「預設電容值」可由系統管理者或其他人員視實際應用彈性調整其大小。實務上，大電容的總電容值大於預設電容值，其放電時間較長，若無合理的分配至各測試核心120A、120B、120C、120D，會造成測試的遲滯。因此，計算機裝置將大於預設電容值的多個總電容值由大至小排列出來以對應地排序多個待分配測試網絡，藉以將多個待分配測試網絡分配給複數個測試核心。

在本發明的一實施例中，複數個測試核心為第一至第N測試核心，計算機裝置110將已排序的多個待分配測試網絡先從第一至第N測試核心再從第N至第一測試核心來回進行分配。舉例而言，於第1圖中，複數個測試核心120A、120B、120C、120D可為第一測試核心120A、第二測試核心120B、第三測試核心120C與第四測試核心120D，計算機裝置110將已排序的多個待分配測試網絡先從第一、第二、第三至第四測試核心120A、120B、120C、120D再從第四、第三、第二至第一測試核心120D、120C、120B、120A進行來回分配。實驗上，將由大至小排列的總電容值所對應的待分配測試網絡依前述來回分配的方式，可以讓複數個測試核心120A、120B、120C、120D中每一者所需測試的總電容值的加總最為接近。然後，依據計算機裝置110所分配的測試網絡，複數個測試核心120A、120B、120C、120D並行測試待測物190。根據電容放電的實驗應用於在大電容量測，經過計算約略可以省下70%的測試時間。除了上述來回分配的方式，於其他實施例中，亦可採用奇偶數分配、隨機平均分配或其他分配方式，熟習此項技藝者當視當時需要彈性選擇之。舉例而言，奇偶數分配可為將由大至小排列的總電容值所對應的待分配測試網絡先分配給第一、第三測試核心120A、120C再分配給第二、第四測試核心120B、120D並反覆為之，或是先分配給第二、第四測試核心120B、120D再分配給第一、第三測試核心120A、120C並反覆為之。隨機平均分配可為將由大至小排列的總電容值所對應的待分配測試網絡分配給亂數排列的測試核心（如：第二、第三、第一、第四測試核心120B、120C、120D、120A）並反覆為之。

在本發明的一實施例中，除了上述待分配測試網絡以外，待測物190的其餘測試網絡的總電容值均小於或等於預設電容值。實務上，小於預設電容值的電容所需的放電時間較短，占整體測試時間的比例微乎其微。因此，計算機裝置110隨機選擇複數個測試核心120A、120B、120C、120D中的任一者（如：測試核心120C）來對其餘測試網絡進行測試。或者，於其他實施例中，可無需採用預設電容值來區分待分配測試網絡與其餘測試網絡，計算機裝置110直接採上述反覆來回的分配方式、奇數分配、隨機分配或其他分配方式，將待測物190上全部的複數個測試網絡均衡分配給複數個測試核心120A、120B、120C、120D，使複數個測試核心120A、120B、120C、120D中每一者所需測試的總電容值的加總大致接近。

如上所述之測試核心120A、測試核心120B、測試核心120C、測試核心120D…等，其具體實施方式，可分別為相同規格的測試核心以增加並行測試效率，但亦可為不同規格的測試核心。且熟習該技術領域之技藝者當可明白，第1圖僅係為了讓本案之技術更加明顯易懂，並非限定測試核心之數量以及所執行的功能。將多個測試核心予以合併成一個合併的測試核心與其餘測試核心並行測試，或者將一測試核心的功能更換到另一測試核心中執行，皆仍屬於本發明之實施方式。

實作上，多核並行測試單一待測物190可適用於製造缺陷分析儀（Manufacturing Defects Analyzer, MDA）。製造缺陷分析儀測試中在多測試核心的架構下針對大電容放電及量測達到加速。同理，多核並行測試單一待測物190可適用於組裝電路板測試機（In-Circuit Tester, ICT）或任何測試機台。

除了各測試網絡的總電容值以外，實作上，多核並行測試單一待測物190的系統100可測試待測物190的每一種待測參數（如：非電容性參數）。由於非電容性參數沒有較明顯的測試遲滯不一的現象，因此，在本發明的一實施例中，計算機裝置110計算待測物190的每一種待測參數（如：非電容性參數）的總數量，以平均分配複數個測試核心120A、120B、120C、120D中每一者所需測試每一種待測參數的數量。藉此，複數個測試核心120A、120B、120C、120D中每一者所需測試的數量大致接近，相較於控制實驗使用單一個測試核心，測試時間可以大幅度的縮短。

在本發明的一實施例中，非電容性參數可為電阻值、電感值、電壓值、上電量測參數、積體電路的接腳的電氣參數、嵌位二極體的電壓參數與/或其他參數。實務上，舉例而言，積體電路的接腳的電氣參數（如：電壓參數）可藉由Testjet或其他類似技術來感測，據以判斷接腳是否異常（如：開路）；嵌位二極體的電壓參數可藉由從嵌位二極體的輸入/輸出接腳送入微小電流並量測接入電路的電壓源（Vcc）與輸入/輸出接腳之間的電壓差以判斷電壓源或輸入/輸出接腳有沒有開路的現象，或是量測接地端與輸入/輸出接腳之間的電壓差以判斷地端或輸入/輸出接腳有沒有開路的現象。應瞭解到，上述Testjet與嵌位二極體的電壓參數之量測技術是為該技術領域中具有通常知識者所周知技術，且非本發明所欲保護範圍，於此不再詳述之。

為了對上述多核並行測試單一待測物190的系統100所運行的方法做更進一步的闡述，請同時參照第1、2圖，第2圖是依照本發明一實施例之一種多核並行測試單一待測物190的的方法200流程圖。如第2圖所示，多核並行測試單一待測物190的方法200包含步驟S201、S202（應瞭解到，在本實施例中所提及的步驟，除特別敘明其順序者外，均可依實際需要調整其前後順序，甚至可同時或部分同時執行）。至於實施該些步驟的硬體裝置，由於以上實施例已具體揭露，因此不再重複贅述之。

如上所述之多核並行測試單一待測物190的方法200可經由一計算機來實作，例如前述之計算機裝置110，亦可將部份功能實作為一電腦程式，並儲存於一非暫態電腦可讀取之記錄媒體中，而使電腦讀取此記錄媒體後令一電腦系統執行多核並行測試單一待測物190的方法200。

舉例而言，多核並行測試單一待測物190的方法200可以採用非暫態電腦可讀取記錄媒體上的電腦程式產品的形式，此電腦可讀取記錄媒體具有包含在介質中的電腦可讀取的複數個指令。適合的記錄媒體可以包括以下任一者：非揮發性記憶體，例如：唯讀記憶體（ROM）、可程式唯讀記憶體（PROM）、可抹拭可程式唯讀記憶體（EPROM）、電子抹除式可程式唯讀記憶體（EEPROM）；揮發性記憶體，例如：靜態存取記憶體（SRAM）、動態存取記憶體（SRAM）、雙倍資料率隨機存取記憶體（DDR-RAM）；光學儲存裝置，例如：唯讀光碟（CD-ROM）、唯讀數位多功能影音光碟（DVD-ROM）；磁性儲存裝置，例如：硬碟機、軟碟機。

在本發明的一實施例中，於步驟S201，計算待測物190的測試量；於步驟S202，將待測物190的測試量均衡分配複數個測試核心120A、120B、120C、120D，以控制複數個測試核心120A、120B、120C、120D並行測試待測物190的時間。如此，相較於使用一個測試核心的機台，本發明提出的多核並行測試單一待測物190的方法200可以有效節省測試時間，從而縮短產品的生時間，提升工廠產線效率。

在本發明的一實施例中，於多核並行測試單一待測物190的方法200中，計算待測物190的複數個測試網絡的複數個總電容值，對複數個總電容值進行分類及排序，據以將複數個測試網絡相應地分配給複數個測試核心120A、120B、120C、120D，從而均衡複數個測試核心120A、120B、120C、120D中每一者所需測試的總電容值的加總。藉此，複數個測試核心120A、120B、120C、120D中每一者所需測試的總電容值的加總大致接近，放電時間可以大幅度的縮短。

在本發明的一實施例中，於多核並行測試單一待測物190的方法200中，將複數個測試網絡分成類多個待分配測試網絡與其餘測試網絡，多個待分配測試網絡的多個總電容值中每一者均大於一預設電容值，將多個總電容值由大至小排列出來以對應地排序多個待分配測試網絡，藉以將多個待分配測試網絡分配給複數個測試核心120A、120B、120C、120D。

在本發明的一實施例中，複數個測試核心120A、120B、120C、120D為第一至第N測試核心。於多核並行測試單一待測物190的方法200中，將已排序的多個待分配測試網絡先從第一至第N測試核心再從第N至第一測試核心進行來回分配，其中N為大於1的正整數（如：4）。實驗上，將由大至小排列的總電容值所對應的待分配測試網絡依來回分配、奇偶數分配、隨機平均分配或其他分配的方式分配給第一至第N測試核心，可以讓複數個測試核心120A、120B、120C、120D中每一者所需測試的總電容值的加總最為接近。然後，依據上述已分配好的測試網絡，複數個測試核心120A、120B、120C、120D並行測試待測物190。根據電容放電的實驗應用於在大電容量測，經過計算約略可以省下70%的測試時間。

在本發明的一實施例中，除了上述待分配測試網絡以外，待測物190的其餘測試網絡的總電容值均小於或等於預設電容值。實務上，小於預設電容值的電容所需的放電時間較短，占整體測試時間的比例微乎其微。因此，於多核並行測試單一待測物190的方法200中，隨機選擇複數個測試核心中的任一者來對其餘測試網絡進行測試。

除了各測試網絡的總電容值以外，實作上，多核並行測試單一待測物190的系統100可測試待測物190的每一種待測參數（如：非電容性參數）。因此，在本發明的一實施例中，於多核並行測試單一待測物190的方法200中，計算待測物的每一種待測參數(如：非電容性參數)的總數量，以平均分配複數個測試核心中每一者所需測試每一種待測參數的數量。

在本發明的一實施例中，上述非電容性參數可為電阻值、電感值、電壓值、上電量測參數、積體電路的接腳的電氣參數、嵌位二極體的電壓參數與/或其他參數。

綜上所述，本發明之技術方案與現有技術相比具有明顯的優點和有益效果。藉由本發明的技術方案，多核並行測試單一待測物的系統100及方法200可以節省測試時間，從而縮短產品的生時間，提升工廠產線效率。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作每一種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下：

100:系統

110:計算機裝置

120:測試機台

120A、120B、120C、120D:測試核心

190:待測物

200:方法

S201、S202:步驟

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖是依照本發明一實施例之一種多核並行測試單一待測物的系統的方塊圖；以及第2圖是依照本發明一實施例之一種多核並行測試單一待測物的方法的流程圖。

200:多核並行測試單一待測物的方法

S201、S202:步驟

Claims

一種多核並行測試單一待測物的系統，該系統包含：一計算機裝置；以及複數個測試核心，電性連接該計算機裝置，該計算機裝置將該待測物的測試量均衡分配給該複數個測試核心，以控制該複數個測試核心並行測試該待測物的時間。
如請求項1所述之系統，其中該計算機裝置計算該待測物的複數個測試網絡的複數個總電容值，對該複數個總電容值進行分類及排序，據以將該複數個測試網絡相應地分配給該複數個測試核心，從而均衡該複數個測試核心中每一者所需測試的該些總電容值的加總。
如請求項2所述之系統，其中該計算機裝置將該複數個測試網絡分成類多個待分配測試網絡與其餘測試網絡，該多個待分配測試網絡的多個總電容值中每一者均大於一預設電容值，該計算機裝置將該多個總電容值由大至小排列出來以對應地排序該多個待分配測試網絡，藉以將該多個待分配測試網絡分配給該複數個測試核心。
如請求項3所述之系統，其中該複數個測試核心為第一至第N測試核心，該計算機裝置將已排序的該多個待分配測試網絡依一來回分配、一奇偶數分配或一隨機平均分配的方式分配給該第一至該第N測試核心。
如請求項3所述之系統，其中該其餘測試網絡的總電容值均小於或等於該預設電容值，該計算機裝置隨機選擇該複數個測試核心中的任一者來對該其餘測試網絡進行測試。
如請求項1所述之系統，其中該計算機裝置計算該待測物的每一種待測參數的總數量，以平均分配該複數個測試核心中每一者所需測試該每一種待測參數的數量。
如請求項6所述之系統，其中該每一種待測參數均為非電容性參數。
如請求項7所述之系統，其中該非電容性參數為電阻值、電感值、電壓值、上電量測參數、積體電路的接腳的電氣參數以及嵌位二極體的電壓參數。
一種多核並行測試單一待測物的方法，該方法包含以下步驟：計算該待測物的測試量；以及將該待測物的該測試量均衡分配給該複數個測試核心，以控制該複數個測試核心並行測試該待測物的時間。
如請求項9所述之方法，更包含：計算該待測物的複數個測試網絡的複數個總電容值，對該複數個總電容值進行分類及排序，據以將該複數個測試網絡相應地分配給該複數個測試核心，從而均衡該複數個測試核心中每一者所需測試的該些總電容值的加總。
如請求項10所述之方法，更包含：將該複數個測試網絡分成類多個待分配測試網絡與其餘測試網絡，該多個待分配測試網絡的多個總電容值中每一者均大於一預設電容值，將該多個總電容值由大至小排列出來以對應地排序該多個待分配測試網絡，藉以將該多個待分配測試網絡分配給該複數個測試核心。
如請求項11所述之方法，其中該複數個測試核心為第一至第N測試核心，該方法更包含：將已排序的該多個待分配測試網絡依一來回分配、一奇偶數分配或一隨機平均分配的方式分配給該第一至該第N測試核心。
如請求項11所述之方法，其中該其餘測試網絡的總電容值均小於或等於該預設電容值，該方法更包含：隨機選擇該複數個測試核心中的任一者來對該其餘測試網絡進行測試。
如請求項11所述之方法，更包含：計算該待測物的每一種待測參數的總數量，以平均分配該複數個測試核心中每一者所需測試該每一種待測參數的數量。
如請求項14所述之方法，其中該每一種待測參數均為非電容性參數。
如請求項15所述之方法，其中該非電容性參數為電阻值、電感值、電壓值、上電量測參數、積體電路的接腳的電氣參數以及嵌位二極體的電壓參數。