JP2006234577A - 半導体集積回路およびその検査方法 - Google Patents

Abstract

【課題】 アナログ集積回路を含む半導体集積回路において、アナログ集積回路の良否の判定を容易化できる半導体集積回路およびその検査方法を実現する。
【解決手段】 アナログ集積回路２を含む半導体集積回路１を設ける。アナログ集積回路２のある特定の回路ノードのＤＣ電圧が、ある範囲に入っているかどうかを識別するためのＤＣレベル判定回路３を設ける。ＤＣレベル判定回路３の結果を外部に出力するための判定結果出力端子４を設ける。
【選択図】 図１

Description

本発明は、アナログ集積回路を含む半導体集積回路において、アナログ集積回路の良否の判定を容易化できる半導体集積回路およびその検査方法に関するものである。

従来のアナログ集積回路を含む半導体集積回路のテスト（検査）方法では、まず、ロジック集積回路に対し、テストパターンを入力し、出力データの信号を期待値と比較し、ロジック集積回路内の良否判定を行ない、その後、アナログ集積回路用の専用テスタで、アナログ集積回路の良否判定を行ない、全体の半導体集積回路の良否の判定を行っている。

初期のロジック集積回路へのテストにおいては、一部アナログ集積回路の検査もしているが、端子側から検出できる範囲内だけの簡単なＤＣ特性評価だけの評価にとどまっている。

また、半導体集積回路のテストにおいては、最初にウエハテストでロジック集積回路を検査し、その次にアセンブリ後の不良検出を主な目的で、再度ロジック集積回路の検査を行ない、最後に、アナログ集積回路の検査を行なう３段階の過程でテストをしている。

ところが、上記従来例では、初期の、ロジック集積回路のテストの段階において、アナログ集積回路にある容易な不良も検出することができないため、最後のアナログ回路用の専用テスタによる検査まで、アナログ集積回路の不良ということがわからず、それまでの生産プロセスと検査工程を行なうことになるため、テストの効率が低下するという問題がある。

特に、近年、アナログ集積回路チップと、ロジック集積回路であるデジタル信号処理チップとを同一パッケージにマウントする１パッケージの半導体集積回路や半導体モジュールが増加する中で、ほとんど最終工程で判明するアナログ集積回路の不良は、不良であるアナログ集積回路チップだけでなく、良品であるデジタル信号処理チップも同一パッケージ内にあるため不良となり、コスト的に非常に不利になるという問題がある。

検査装置によっては、これらの機能を一度にテストできる装置も存在するが、これらのテストシステムは非常に高価になり、テスト費用が非常に高価にならざるを得なくなる。また、ウエハレベルでのアナログ集積回路をテストする場合においても、デジタル信号処理チップに比べ技術的に難しい点があり、設備や冶具も同様にテスト費用の増加につながってしまう。

そこで、アナログ集積回路のテスト用のテスト回路を、半導体集積回路内に予め組み込むことが、特許文献１および特許文献２に提案されている。

特許文献１では、半導体チップ上に、少なくともアナログ回路と、該アナログ回路のアナログ入力端子に接続され検査用の入力電圧を発生可能な電圧発生回路、もしくはアナログ出力端子に接続され出力電圧を測定可能な電圧測定回路とを搭載するようにし、さらに、任意の論理を構成可能な可変論理回路（ＦＰＧＡ:Field Programmable Gate Array）を搭載して、この可変論理回路内にアナログテスト回路を構築するようにした半導体集積回路が開示されている。

特許文献２においては、任意の論理出力区を出力可能な可変論理回路（ＶＣＬ）と、該可変論理回路を任意の他の可変論理回路もしくはアナログ発生回路と接続可能とするための可変配線手段と、該可変配線手段のスイッチ素子の状態を記憶する配線接続状態記憶手段（ＣＤＭ）とからなる可変論理セル（ＬＣＬ）と、抵抗素子と容量素子とを含み任意の電圧を発生可能なアナログ発生回路（ＡＣＲ）と、該アナログ発生回路を任意の他のアナログ発生回路もしくは可変論理回路と接続可能とするため可変配線手段と、該可変配線手段のスイッチ素子の状態を記憶する配線接続状態記憶手段（ＣＤＭ）とからなる可変アナログセルとを、半導体チップ上の本来の機能回路ブロック形成領域以外の領域（空きスペース）に設けるようにした半導体集積回路が開示されている。
特開２００１−８５６２２（公開日：２００１年３月３０日） 特開２００２−１０７４２４（公開日：２００２年４月１０日）

しかしながら、上記従来の各公報に記載の各発明においても、アナログ集積回路の検査が、入力端子側または出力端子側から検出できる範囲内だけであり、アナログ集積回路の良否の判定範囲が制限されており、上記良否の精度が低いという課題を生じている。

本発明の目的は、以上のようなアナログ集積回路の不良による、半導体集積回路の歩留まり低下とコストアップを改善するための半導体集積回路およびその検査方法を提供することである。

本発明に係る半導体集積回路は、上記課題を解決するために、回路基板に、アナログ集積回路と、アナログ集積回路のある特定の回路ノードのＤＣ（直流）電圧が、ある範囲に入っているかどうかを識別するためのＤＣレベル判定回路と、上記ＤＣレベル判定回路の結果を外部に出力するための判定結果出力端子とを有していることを特徴としている。

本発明に係る他の半導体集積回路は、上記課題を解決するために、回路基板に、アナログ集積回路と、アナログ集積回路のある特定の回路ノードのＤＣ電圧が、ある範囲に入っているかどうかを識別するための、複数のＤＣレベル判定回路と、複数のＤＣレベル判定回路におけるそれぞれの判定結果の論理積または否定論理積をとる第一論理回路と、論理回路の演算結果を外部に出力するための第一出力端子とを有していることを特徴としている。

本発明に係るさらに他の半導体集積回路は、上記課題を解決するために、回路基板に、アナログ集積回路と、アナログ集積回路のある特定の回路ノードのＤＣ電圧が、ある範囲に入っているかどうかを識別するための複数のＤＣレベル判定回路と、複数のＤＣレベル判定回路におけるそれぞれの判定結果を外部に出力するための複数個の第二出力端子とを有していることを特徴としている。

上記構成によれば、アナログ集積回路のある特定の回路ノード（出力端子や内部の各接続点を含む各ノード）のＤＣ電圧が、ある範囲に入っているかどうかを識別するので、アナログ集積回路の異常の有無を精度よく検出することが可能となる。

本発明に係るさらに他の半導体集積回路は、上記課題を解決するために、回路基板に、アナログ集積回路と、アナログ集積回路のある特定の回路ノードのＤＣ電圧が、ある範囲に入っているかどうかを識別するための複数のＤＣレベル判定回路と、グループ分けしたＤＣレベル回路ブロックごとに、それぞれの判定結果の論理和積または否定論理積をとりそれぞれ出力する各第二論理回路と、各第二論理回路からの各出力をギア部に出力するためのグループ分けしたブロック数と同じ数の各第三出力端子とを有していることを特徴としている。上記構成によれば、それぞれ別々にアナログ集積回路の異常を検出できる。

上記半導体集積回路では、上記の何れかに記載の半導体集積回路であって、複数個の判定結果をデコードして、判定結果を出力する端子数を圧縮するためのデコード回路を有していてもよい。上記構成によれば、デコード回路を設けたことで、出力する端子数を低減できて、小型化できる。

上記半導体集積回路においては、複数個の判定結果を記憶させるためのシフトレジスタと、その判定結果をシフトレジスタに収納し、専用クロックを入力することで、１端子からシリアルデータとして、上記各判定結果をそれぞれ出力するための制御部とを有していてもよい。

上記構成によれば、さらに、シフトレジスタおよび制御部とを設けたことにより、出力する端子数を低減できる。

上記半導体集積回路では、ＤＣレベル判定回路に、電源電圧を分割して出力するための各抵抗と、上記各抵抗により分割された分割電圧が基準レベルとして入力されるコンパレータとを備えてもよい。上記構成によれば、上記各抵抗やコンパレータは、半導体集積回路には汎用されているので、ＤＣレベル判定回路の回路構成を本来の半導体集積回路の回路構成と兼用できて、小型化できる。

上記半導体集積回路においては、ＤＣレベル判定回路で、通常動作時には、判定回路の電源がオフされるスイッチを有してもよい。上記構成によれば、上記兼用を確実化出来ると共に、検査以外ではＤＣレベル判定回路への通電を上記スイッチにより回避できるので省電力化できる。

上記半導体集積回路では、ＤＣレベル判定回路は、ＤＣレベル判定からプロセスに依存する素子ばらつきを検出するようになっていてもよい。上記半導体集積回路においては、素子ばらつきの結果を、幾つかのランクにわけ、その内容をアナログ集積回路に対しフィードバックして補正をかける補正部を備えてもよい。上記半導体集積回路では、ランク分けするために、電源電圧を２〜ｎ分割するための各分圧抵抗と、２〜ｎ分割された分圧電圧を基準レベルとして入力される２〜ｎ個のコンパレータとを備えてもよい。

上記構成によれば、検出部や補正部を設けることによって、上記素子ばらつきの影響を低減できるから、半導体集積回路として安定した特性を得ることも可能である。

上記半導体集積回路においては、電源電圧は、アナログ集積回路の電源として上記アナログ集積回路にも印加されていることが好ましい。上記構成によれば、アナログ集積回路に印加される電源電圧にばらつきを生じても、検査に使用される電源電圧も同様にばらつくので、そのばらつきの影響が相殺され、上記検査の精度を向上できる。

本発明に係る半導体集積回路の検査方法は、前記課題を解決するために、半導体集積回路に含まれるアナログ集積回路のある特定の回路ノードのＤＣ電圧が、ある範囲に入っているかどうかを識別し、その識別結果を外部に出力して、アナログ集積回路の異常の有無を検出することを特徴としている。

上記方法によれば、アナログ集積回路のある特定の回路ノード（出力端子や内部の各接続点を含む各ノード）のＤＣ電圧が、ある範囲に入っているかどうかを識別するので、アナログ集積回路の異常の有無を精度よく検出することが可能となる。

上記検査方法では、複数個の判定結果を半導体集積回路既存のレジスタに収納し、収納後、レジスタの情報を読み込むことで、アナログ集積回路の異常を検出してもよい。

上記検査方法においては、ＤＣレベル判定回路に、半導体集積回路の通常の動作に支障がないよう、ダミー回路を用意し、ダミー回路のＤＣレベルを判定することで、アナログ集積回路の異常の有無を検出してもよい。

本発明に係る半導体集積回路は、以上のように、回路基板に、アナログ集積回路と、アナログ集積回路のある特定の回路ノードのＤＣ電圧が、ある範囲に入っているかどうかを識別するためのＤＣレベル判定回路と、上記ＤＣレベル判定回路の結果を外部に出力するための判定結果出力端子とを有している構成である。

上記構成は、初期の検査段階で、複数の回路ブロックからなるアナログ集積回路の性能に寄与する任意の点のＤＣ特性を判定することにより、アナログ集積回路に関わる不良チップを検出し、テスト時間の短縮とテストの容易化を実現する手段を提供するものであり、簡単な検査方法で、アナログ集積回路の明らかな不良を除くことが可能となる。

これによって、上記構成は、テストの効率の向上や、複数のチップを搭載するパッケージやモジュールの歩留まりの向上も可能となり、テスト費用の大幅な低減が図れるという効果を奏する。

本発明に係る半導体集積回路の実施の各形態について図１ないし図１１に基づいて説明すると以下の通りである。図１に示すように、本発明に係る実施の第一形態の半導体集積回路１は、本発明の基本構成であり、半導体集積回路１に、アナログ集積回路２のブロック、ＤＣレベル判定回路３のブロック、判定結果出力端子４、アナログ集積回路２における入力端子５および出力端子６が設けられている。上記半導体集積回路１内においては、図示していないが、通常、ロジック集積回路であるデジタル信号処理チップも作り込まれている。

アナログ集積回路２において、その特性に寄与する回路ポイント（ある特定の回路ノード）のＤＣレベルは、上記アナログ集積回路２から配線で外部に引き出され、ＤＣレベル判定回路３に導かれる。

そして、ＤＣレベル判定回路３は、上記回路ポイントのＤＣレベルがある範囲内に入っているかどうかを判定し、入っていれば真、入っていなければ偽とした、それぞれ論理レベルを出力する。仮に真を”１"とし、偽を"０"とした場合、ある回路ポイントのＤＣレベルが、想定した範囲内に入っていれば、判定結果出力端子４に"１"が出力される。

ここで用いるＤＣレベル判定回路３の一例を図２に示す。ＤＣレベル判定回路３は、図２に示すように、互いに直列に接続され、所定レベルの電源ＤＣ電圧が印加された各抵抗１３ａ、１３ｂ、１３ｃで、抵抗分割された２つのＤＣレベルを、各コンパレータ１４ａ、１４ｂのそれぞれの基準ＤＣレベルとし、入力信号１５のＤＣレベルと比較を行なうようになっている。本実施の形態では、各抵抗１３ａ、１３ｂによるＤＣレベルがコンパレータ１４ａの非反転入力に入力され、各抵抗１３ｂ、１３ｃによるＤＣレベルがコンパレータ１４ｂの反転入力に入力されているが、そのような組み合わせに限定されるものではない。

２つの各基準ＤＣレベルを発生するための各抵抗１３ａ、１３ｂ、１３ｃは、半導体集積回路１内の同種類の抵抗を用いることができる。上記各基準ＤＣレベルは、電源電圧を正確に分圧することにより得られる。また、上記電源電圧は、少なくとも検査時にアナログ集積回路２の電源として上記アナログ集積回路２に印加されていることが望ましい。

次に、比較した結果の電圧が、２つの各基準ＤＣレベルの間に挟まれた電圧値である場合、ＡＮＤ回路１８の入力は、両方が"１"となり、その出力は、"１"となる。逆に、比較した結果の電圧が、各基準ＤＣレベルの上限より大きかったり、各基準ＤＣレベルの下限より小さかったりした場合、ＡＮＤ回路１８への各入力は、片方が"０"となるので、ＡＮＤ回路１８の出力は、"０"となる。このようにして、出力端子１６から出力されるレベルでアナログ集積回路２の良否判定を行なうことができる。ここで、論理を反転して、真を"０"とし、偽を"１"とし、ＡＮＤ回路１８をＮＡＮＤ回路に入れ替えて、使用してもよい。

また、このＤＣレベル判定回路３においては、図３のように、制御端子１７からの制御信号によりオン／オフする各スイッチ１９a、１９ｂを設けて、半導体集積回路１の検査時には、各スイッチ１９a、１９ｂをそれぞれオンとする一方、半導体集積回路１の通常動作の時には、各スイッチ１９a、１９ｂをそれぞれオフとして、半導体集積回路１をＤＣレベル判定回路３から切り離して使い、ＤＣレベル判定回路３での電力を消費しないようにすることもできる。

本発明に係る半導体集積回路１の実施の第二形態は、図４に示すように、半導体集積回路１内に、複数の各アナログ集積回路２ａ、２ｂ、…２ｎの各ブロックが存在する場合のものである。ここでの複数の各アナログ集積回路２ａ、２ｂ、…２ｎとしては、ＬＮＡ、ＭＩＸＥＲ、ＡＧＣアンプ、フィルターなどＲＦ信号等の高周波信号を処理するアナログ集積回路の各ブロックが挙げられる。上記半導体集積回路１では、それぞれのアナログ集積回路２ａ、２ｂ、…２ｎの各回路ポイントに対応して各ＤＣレベル判定回路３ａ、…３ｍが設けられている（ｍ、ｎは、正の整数であり、通常は、ｍ＞ｎ）。

それぞれのアナログ集積回路２ａ、２ｂ、…２ｎの判定したい回路ポイントのＤＣレベルが、設計範囲内に入っているかどうか、各ＤＣレベル判定回路３ａ、…３ｍにおいて、それぞれ判別し、その判定出力をさらに、ＡＮＤ回路（第一論理回路）７で論理積を取り、判定結果出力端子（第一出力端子）４に出力する。判定結果出力端子４は、比較する各回路ポイントの全てが設定範囲内であった時のみ真と出力されるから、各アナログ集積回路２ａ、２ｂ、…２ｎ内の不良を外部にて容易に検出することができる。

図５は、実施の第二形態における各ＤＣ判定レベルの判定結果を、それぞれ、各判定結果出力端子（第二出力端子）４ａ、４ｂ、４ｃ、…、４ｍ−１、４ｍに出力する実施の第三形態である。本実施の第三形態は、実施の第二形態に比べ、各判定結果出力端子数が増加するというデメリットはあるが、各回路ポイントの歩留まり状況をそれぞれ把握したり、各回路ポイントの不良率をそれぞれ統計解析したりすることが可能となり、より正確な不良解析の手段として利用することができる。

図６は、実施の第三形態のように、各回路ポイントの歩留まり状況を把握したいが、端子数に制約があるため、判定結果出力端子数が限られているとき解決方法である実施の第四形態である。アナログ集積回路２のブロック毎の、例えば、ＤＣレベル判定回路３ｂ、３ｃからの各出力のＡＮＤをとるＡＮＤ回路（第二論理回路）７ｂや、ＤＣレベル判定回路３ｍ−１、３ｍからの各出力のＡＮＤをとるＡＮＤ回路（第二論理回路）７ｎを設け、ブロック毎に結果を出力することで、判定結果出力（第三出力端子）端子数をｍ個からｎ個に減らすことができる。

なお、実施の第四形態では、ブロック毎にＡＮＤをとっているが、複数のブロックの各出力でＡＮＤを取っても構わないし、ある１つの回路ポイントを重点的に調べたいときなどは、１つのブロックを分割して出力してもよい。

また、実施の第五形態では、図７に示すように、各判定結果をデコードするデコード回路としてのデコーダ８を設けて、上記各判定結果をデコーダ８からシリアルデータとして順次出力することにより、判定結果出力端子数を、例えば１つの判定結果出力端子４ｘに減らして、各判定結果を出力することも可能である。

本発明の実施の第六形態は、図８に示すように、全判定結果を１つの判定結果出力端子４で出力するための手段および方法である。本実施の第六形態においては、各ＤＣレベル判定回路３ａ、…、３ｍと同数のシフトレジスタ９を設け、各ＤＣレベル判定回路３ａ、…、３ｍからの各判定結果をシフトレジスタ９にそれぞれ収納し、上記シフトレジスタ９を別途制御クロックに同期させ各判定結果をシリアルデータとして順次１つの判定結果出力端子４から外部に取り出す。これにより、判定結果出力端子数は、数端子で、多くの回路ポイントの全判定情報を得ることが可能である。なお、図示していないが上記制御クロックをシフトレジスタ９に供給するための制御部が設けられていることが好ましい。

本発明の実施の第七形態は、図９に示すように、半導体集積回路１内にＰＬＬ（Phase Locked Loop）回路の設定用に内部レジスタ１１を備えている場合、各ＤＣレベル判定回路３ａ、…、３ｍの結果を、使用していない内部レジスタ１１に割り振りし、半導体集積回路１の設定に用いる通信バスのためのコントロール回路１０を通して、通信用出力端子１２から外部に出力する手段および方法である。この場合、データの通信速度の上限により検査時間が制約されるが、判定結果出力端子は必要としないメリットがある。

以上のように、本発明は、ＤＣレベル判定回路３を用いることにより、従来よりも詳しくアナログ集積回路２の初期検査が可能となり、テスト効率の向上と製品コストの削減に大きな効果を有する。

また、本発明の別の応用としての実施の第八形態は、図１０に示すように、ダミー回路２４を付加し、そのダミー回路２４の回路ポイントのＤＣレベルを調べることで、アナログ集積回路２内の、素子ばらつき判定を行うことも可能なものである。

図１０中のアナログ集積回路２は、一般的なアナログ集積回路の一例である差動増幅器などを備えてアナログ集積回路を構成するものである。これらのアナログ集積回路２では、定電流源２５から流し込まれた電流が、カレントミラー回路２０を介して、各回路ノードに流れ、上記各回路ノードが定電流駆動されるようになっている。この電流を利用し、抵抗２１、バイポーラトランジスタ２２、ＭＯＳトランジスタ２３の各特性を各ＤＣレベル判定回路３によりそれぞれ判定して検出できる。

例えば、抵抗２１の場合、抵抗２１と電流による電圧降下を測定することで、アナログ集積回路２中に存在する抵抗負荷の差動増幅器における出力動作ポイントの判定が可能である。また、定電流源２５からの定電流が、素子ばらつきに依存しにくいことを利用し、バイポーラトランジスタ２２のＶＢＥや、ＭＯＳトランジスタ２３のＶｔｈをランク分けして分類してそれぞれ測定することも可能である。

なお、ＤＣレベル判定回路３では、図２のように抵抗で３分割して各基準ＤＣレベルを生成していたが、ランク分けを重視するなら、図１１のように４個以上のレベルに分けても構わないし、逆に２分割に分けても構わない。

そして、これら詳細にランク分けした出力結果２７a、２７ｂ、２７ｃを、ディスクリートなゲインを備えた可変増幅器の制御信号とする補正部（図示せず）を設け、上記制御信号により、可変増幅器のゲインの補正等、素子ばらつきによる回路補正に利用することも可能である。

以上、説明したように、本発明に係るテスト回路としてのＤＣレベル判定回路３を半導体集積回路１に搭載し、初期のロジックテストの段階でアナログ集積回路２内部のＤＣ特性から、アナログ集積回路２における明らかな不良品の判定を、できるだけ早い段階で判定することが可能となる。

これによって、テストの効率の向上や、複数のチップを搭載するパッケージやモジュールの歩留まりの向上も可能となり、テスト費用の大幅な低減が図れる。また、ここで使用するＤＣレベル判定回路３を応用し、アナログ集積回路２内の素子ばらつきを検出し、半導体集積回路１に対し、上記素子ばらつきによる悪影響を軽減するように上記素子ばらつきに基づく補正値をフィードバックすることで、半導体集積回路１として、より安定した特性を得ることも可能である。

次に、アナログ集積回路２の具体例を図１２ないし図１９に基づき説明する。

アナログ集積回路２の判定に用いるポイントであるノードとしては、(1) 定電圧出力回路の出力ノード、(2) ＤＣバイアス電圧が必要なノード、(3) 差動信号のＤＣオフセットが加わるノード、(4) ＩＣの端子に出ないフィードバック回路のフィードバックのノード、(5) 素子ばらつきに依存する電圧のかかるノードやアナログ性能に依存する電圧のかかるノードなどが挙げられる。

(1) 定電圧出力回路の出力ノードとしては、図１２に示すバンドギャップレギュレータの出力など、定電圧の出力電圧のチェックポイントが挙げられ、また、定電圧出力を利用し、図１３に示すように、ＤＣレベル判定回路３の基準電圧として利用することで、電源電圧に依存しない基準電圧で、精度よく判定することが可能となる。

(2) ＤＣバイアス電圧が必要なノードとしては、図１４に示すように、バイポーラＴｒのべースバイアスが加わる回路のベース電位の測定ポイントが挙げられる。ベース電位を確認することにより、設定した電圧に範囲内に入っているかを確認できる。また、図中のＭＯＳトランジスタをスイッチとして使い、ベース電位を“Ｌ”レベルにして、その回路ブロック全体をオフにしたりする場合に、回路ブロックの電流変化をモニタしなくても、回路ブロックがオフになっているかどうかを確認できる。

(3) 差動信号のＤＣオフセットが加わるノードとしては、図１５に示すように、差動増幅器の各出力ポイントが挙げられる。差動増幅器の入力に、ＤＣオフセットが生じていた場合、ＤＣ成分が増幅され、出力特性が劣化することが考えられる。それを精度よく判定することで事前に問題となるＩＣをリジェクトできる。その他のＤＣオフセットの差が問題となる部分でも同様の考え方で判定することが可能である。

(4) ＩＣの端子に出ないフィードバック回路のフィードバックのノードとしては、図１６に示すチューニング電圧や、図１７に示すＡＧＣなど、ＬＰＦを内蔵したフィードバック回路のＤＣ電圧ポイントが挙げられる。上記ＤＣ電圧を測定することで、フィードバック回路が正常に動作していることを確認できる。

チューニング電圧の場合は、設定した発信周波数のときの、チューニング電圧が、ある範囲内に入っているか確認する方法と、設定周波数をパラメータとして、チューニング電圧が下限の電圧と上限の電圧になる時の、または、設定範囲から外れるポイントを確認する方法がある。

ＡＧＣも同様に、ある入力信号レベルが、あるＤＣレベルの間に入っていることを確認する方法と、ＡＧＣ電圧が下限の入力レベルと上限の入力レベルで、ＡＧＣが機能する範囲内に入っているかどうかを確認する方法がある。

(5) 素子ばらつきに依存する電圧のかかるノードやアナログ性能に依存する電圧のかかるノードとしては、例えば図１８に示すトランジスタを縦積みしたものの電位が挙げられる。上記電位を判定することで、ベース・エミッタ間の電位のばらつきの評価が可能である。また、図１９に示すような増幅回路のＤＣ出力も上記ノードとして挙げられる。上記ＤＣ出力の増幅度をＤＣレベル判定回路３で判定することで、Ｔｒの電流増幅率と抵抗のばらつきを含んだゲインのランク分けが可能である。これは、ＭＯＳのアナログ回路であっても同様にランク分けできる。

本発明に係る半導体集積回路およびその検査方法は、アナログ集積回路を含む半導体集積回路において、アナログ集積回路の良否の判定を容易化できるので、上記半導体集積回路が多用される、携帯電話などの通信分野や、コンピュータ分野および家電分野に好適に利用できる。

本発明に係る半導体集積回路の実施の第一形態を示す回路ブロック図である。 上記半導体集積回路におけるＤＣレベル判定回路の一例を示す回路ブロック図である。 上記ＤＣレベル判定回路の他の例を示す回路ブロック図である。 本発明に係る半導体集積回路の実施の第二形態を示す回路ブロック図である。 本発明に係る半導体集積回路の実施の第三形態を示す回路ブロック図である。 本発明に係る半導体集積回路の実施の第四形態を示す回路ブロック図である。 本発明に係る半導体集積回路の実施の第五形態を示す回路ブロック図である。 本発明に係る半導体集積回路の実施の第六形態を示す回路ブロック図である。 本発明に係る半導体集積回路の実施の第七形態を示す回路ブロック図である。 本発明に係る半導体集積回路の実施の第八形態を示す回路ブロック図である。 上記ＤＣレベル判定回路のさらに他の例を示す回路ブロック図である。 上記半導体集積回路に用いるアナログ集積回路の一例を示す回路ブロック図である。 上記半導体集積回路に用いるアナログ集積回路の他の例を示す回路ブロック図である。 上記半導体集積回路に用いるアナログ集積回路のさらに他の例を示す回路ブロック図である。 上記半導体集積回路に用いるアナログ集積回路のさらに他の例を示す回路ブロック図である。 上記半導体集積回路に用いるアナログ集積回路のさらに他の例を示す回路ブロック図である。 上記半導体集積回路に用いるアナログ集積回路のさらに他の例を示す回路ブロック図である。 上記半導体集積回路に用いるアナログ集積回路のさらに他の例を示す回路ブロック図である。 上記半導体集積回路に用いるアナログ集積回路のさらに他の例を示す回路ブロック図である。

符号の説明

１ 半導体集積回路
２（２ａ、…、２ｎ） アナログ集積回路
３（３ａ、…、３ｍ） ＤＣレベル判定回路
４（４ａ、…、４ｍ、…４ｎ、４ｘ）判定結果出力端子
５ 入力端子
６ 出力端子
７（７ａ、…、７ｎ）ＡＮＤ回路
８ デコーダ
９ シフトレジスタ
１０ 半導体集積回路内部のコントロール回路
１１ 半導体集積回路の外部との通信用の内部レジスタ
１２ 通信用出力端子
１３（１３ａ、…、１３ｄ） 抵抗
１４（１４ａ、１４ｂ、１４ｃ）コンパレータ
１５ ＤＣレベル判定回路の入力端子
１６ ＤＣレベル判定回路の判定結果出力端子
１７ スイッチ切り替え用の制御端子
１８ ＡＮＤ回路
１９（１９ａ、１９ｂ）スイッチ
２０ カレントミラー回路
２１ 被測定素子の抵抗
２２ 被測定素子のバイポーラトランジスタ
２３ 被測定素子のＭＯＳトランジスタ
２４ テスト用のダミー回路
２５ 電流源

Claims (15)

1. アナログ集積回路と、
   アナログ集積回路のある特定の回路ノードのＤＣ電圧が、ある範囲に入っているかどうかを識別するためのＤＣレベル判定回路と、
   上記ＤＣレベル判定回路の結果を外部に出力するための判定結果出力端子とを有していることを特徴とする半導体集積回路。
2. アナログ集積回路と、
   アナログ集積回路のある特定の回路ノードのＤＣ電圧が、ある範囲に入っているかどうかを識別するための、複数のＤＣレベル判定回路と、
   複数のＤＣレベル判定回路におけるそれぞれの判定結果の論理積または否定論理積をとる第一論理回路と、論理回路の演算結果を外部に出力するための第一出力端子とを有していることを特徴とする半導体集積回路。
3. アナログ集積回路と、
   アナログ集積回路のある特定の回路ノードのＤＣ電圧が、ある範囲に入っているかどうかを識別するための複数のＤＣレベル判定回路と、
   複数のＤＣレベル判定回路におけるそれぞれの判定結果を外部に出力するための複数個の第二出力端子とを有していることを特徴とする半導体集積回路。
4. アナログ集積回路と、
   アナログ集積回路のある特定の回路ノードのＤＣ電圧が、ある範囲に入っているかどうかを識別するための複数のＤＣレベル判定回路と、
   グループ分けしたＤＣレベル回路ブロックごとに、それぞれの判定結果の論理和積または否定論理積をとりそれぞれ出力する各第二論理回路と、
   各第二論理回路からの各出力をギア部に出力するためのグループ分けしたブロック数と同じ数の各第三出力端子とを有していることを特徴とする半導体集積回路。
5. 請求項３または４に記載の半導体集積回路であって、
   複数個の判定結果をデコードして、判定結果を出力する端子数を圧縮するためのデコード回路を有していることを特徴とする半導体集積回路。
6. 請求項３または４に記載の半導体集積回路であって、
   複数個の判定結果を記憶させるためのシフトレジスタと、その判定結果をシフトレジスタに収納し、専用クロックを入力することで、１端子からシリアルデータとして、上記各判定結果をそれぞれ出力するための制御部とを有していることを特徴とする半導体集積回路。
7. 請求項１ないし４の何れか１項に記載の半導体集積回路であって、
   ＤＣレベル判定回路に、電源電圧を分割して出力するための各抵抗と、上記各抵抗により分割された分割電圧が基準レベルとして入力されるコンパレータとを備えたことを特徴とする半導体集積回路。
8. 請求項１ないし４の何れか１項に記載の半導体集積回路であって、
   ＤＣレベル判定回路は、常動作時には、ＤＣレベル判定回路の電源がオフされるスイッチを有していることを特徴とする半導体集積回路。
9. 請求項１ないし４の何れか１項に記載の半導体集積回路であって、
   ＤＣレベル判定回路は、ＤＣレベル判定からプロセスに依存する素子ばらつきを検出するようになっていることを特徴とする半導体集積回路。
10. 請求項９に記載の半導体集積回路であって、
    素子ばらつきの結果を、幾つかのランクにわけ、その内容をアナログ集積回路に対しフィードバックして補正をかける補正部を備えたことを特徴とする半導体集積回路。
11. 請求項１０に記載の半導体集積回路であって、
    ランク分けするために、電源電圧を２〜ｎ分割するための各分圧抵抗と、２〜ｎ分割された分圧電圧を基準レベルとして入力される２〜ｎ個のコンパレータとを備えたことを特徴とする半導体集積回路。
12. 請求項７に記載の半導体集積回路であって、
    電源電圧は、アナログ集積回路の電源として上記アナログ集積回路にも印加されていることを特徴とする半導体集積回路。
13. 半導体集積回路に含まれるアナログ集積回路のある特定の回路ノードのＤＣ電圧が、ある範囲に入っているかどうかを識別し、
    その識別結果を外部に出力して、アナログ集積回路の異常の有無を検出することを特徴とする半導体集積回路の検査方法。
14. 請求項１３に記載の半導体集積回路の検査方法であって、
    複数個の判定結果を半導体集積回路既存のレジスタに収納し、
    収納後、レジスタの情報を順次読み出すことで、アナログ集積回路の異常の有無を検出することを特徴とする半導体集積回路の検査方法。
15. 請求項１３または１４に記載の半導体集積回路の検査方法であって、
    ＤＣレベル判定回路に、半導体集積回路の通常の動作に支障がないよう、ダミー回路を用意し、
    ダミー回路のＤＣレベルを判定することで、アナログ集積回路の異常の有無を検出することを特徴とする半導体集積回路の検査方法。
    
    

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