WO2020217925A1 - 半導体集積回路装置および半導体集積回路装置の検査方法 - Google Patents

半導体集積回路装置および半導体集積回路装置の検査方法 Download PDF

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尭生 佐藤
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Definitions

  • the present invention relates to a circuit configuration and an inspection method of a semiconductor integrated circuit device, and particularly relates to a technique effective when applied to a semiconductor integrated circuit device to be inspected by wafer level burn-in (WLBI).
  • WLBI wafer level burn-in
  • Burn-in screening which drives a semiconductor integrated circuit device (LSI) while applying a load such as temperature and selects potential failures in the LSI in a short time, is used for quality assurance in LSIs, especially in-vehicle LSIs that require high reliability. It is an indispensable process.
  • LSI semiconductor integrated circuit device
  • Wafer level burn-in (WLBI: Wafer Level Burn-In) is a method of performing this burn-in screening on an LSI chip formed on a wafer.
  • the WLBI jig (WLBI probe) is stably contacted with the pad (PAD) electrode of the LSI chip to supply power and input / output signals, and the LSI chip on the wafer is heated to a high temperature. By driving with, the quality of the LSI is determined.
  • Patent Document 1 discloses "a wafer burn-in test method for changing the voltage level supplied to the gate of a column switch according to the cell write level".
  • Patent Document 2 describes "a semiconductor integrated circuit device having an analog circuit built-in, a voltage circuit in which the output voltage is variable according to an input voltage value switching signal, an output of the voltage circuit, and the analog.
  • a “semiconductor integrated circuit device” is disclosed, which comprises a switch element provided between an analog signal input terminal of a circuit and a switch element.
  • an analog circuit when mounted, it is generally arranged as a pair with a diagnostic circuit for diagnosing the analog circuit in order to ensure high reliability.
  • Patent Document 1 the memory peripheral circuit (sense circuit) is set to a state in which an excessive voltage is not applied to perform burn-in, but the problem associated with the operation of the diagnostic circuit at the time of wafer level burn-in as described above is described. Is not listed.
  • the input of the analog circuit has a switch for switching between burn-in and normal operation and a selection signal, and the output of the voltage value switching signal generation circuit generated from the internal signal DINn_n and the clock CLK is used.
  • the output of the voltage circuit is switched and input to the analog circuit, but the purpose of switching the voltage is not described, and as in Patent Document 1, the problems associated with the operation of the diagnostic circuit at the time of wafer level burn-in are described. Not.
  • an object of the present invention is to improve the activation rate of DSP and improve the quality of burn-in screening in a semiconductor integrated circuit device incorporating an analog circuit and its diagnostic circuit without operating the diagnostic circuit at the time of wafer level burn-in. It is an object of the present invention to provide a possible semiconductor integrated circuit apparatus and a method for inspecting a semiconductor integrated circuit apparatus.
  • the present invention comprises an analog circuit, a diagnostic circuit for detecting an abnormality on the input side of the analog circuit, a digital signal processing unit connected to the output side of the analog circuit, and an input side of the analog circuit.
  • a semiconductor integrated circuit device including a voltage generation circuit connected to the above and generating a plurality of voltages, and a switch circuit provided between the analog circuit and the voltage generation circuit and turned on when a burn-in switching signal is input.
  • the voltage generation circuit is characterized in that it outputs a plurality of voltages that do not cause the diagnostic circuit to function.
  • the present invention includes an analog circuit, a diagnostic circuit for detecting an abnormality on the input side of the analog circuit, a digital signal processing unit connected to the output side of the analog circuit, and a plurality of digital signal processing units connected to the input side of the analog circuit.
  • a semiconductor integrated circuit apparatus including a voltage generation circuit that generates a voltage and a switch circuit that is provided between the analog circuit and the voltage generation circuit and turns on when a burn-in switching signal is input, the diagnostic circuit is When a burn-in switching signal is input, the function is stopped.
  • a semiconductor integrated circuit device incorporating an analog circuit and its diagnostic circuit
  • a semiconductor integrated circuit device and a semiconductor integrated circuit device capable of improving burn-in screening quality without operating the diagnostic circuit at wafer level burn-in. Inspection method can be realized.
  • FIG. It is a figure which shows the circuit structure of the semiconductor integrated circuit apparatus which concerns on Example 1.
  • FIG. It is a timing chart which shows the operation of the semiconductor integrated circuit apparatus which concerns on Example 1.
  • FIG. It is a figure which shows the modification (first modification) of FIG. It is a figure which shows the circuit structure of the voltage generation circuit of FIG. It is a figure which shows the modification (first modification) of FIG. It is a figure which shows the modification (second modification) of FIG. It is a figure which shows the modification (third modification) of FIG. It is a figure which shows the modification (fourth modification) of FIG. It is a figure which shows the modification (second modification) of FIG. It is a figure which shows the circuit structure of the semiconductor integrated circuit apparatus which concerns on Example 2. It is a figure which shows the circuit structure of the semiconductor integrated circuit apparatus which concerns on Example 3.
  • FIG. It is a figure which shows the circuit structure of the semiconductor integrated circuit apparatus which concerns on Example 4.
  • FIG. It is a figure which shows the circuit structure of the semiconductor integrated circuit apparatus
  • FIG. 1 is a circuit configuration diagram of the semiconductor integrated circuit device of this embodiment.
  • the semiconductor integrated circuit apparatus of this embodiment has an analog circuit connected to a PAD electrode which is an external connection terminal and one end connected to the input side A_IN of the analog circuit to the input side of the analog circuit.
  • a diagnostic circuit that detects anomalies, a digital signal processing unit DSP connected to the output side of the analog circuit and the other end of the diagnostic circuit, and a voltage generation that is connected to the input side of the analog circuit to generate multiple voltages V1 and V2. It is provided between a circuit, an analog circuit, and a voltage generation circuit, and includes a burn-in switching circuit that generates and outputs a burn-in switching signal MODE_SEL, and a switch circuit that turns ON when a burn-in switching signal MODE_SEL is input.
  • an output voltage switching signal generation circuit that generates an output voltage switching signal V_SEL that switches a plurality of voltages V1 and V2 output from the voltage generation circuit, and switches arranged on each line of the plurality of voltages V1 and V2.
  • the diagnostic circuit When an abnormality on the input side of the analog circuit is detected in the normal operation of the semiconductor integrated circuit device, the diagnostic circuit outputs the abnormality detection signal Fairule_DET to the digital signal processing unit DSP. Further, the input signal D_IN is input from the analog circuit to the digital signal processing unit DSP.
  • FIG. 2 is a timing chart showing an operation at the time of inspection by wafer level burn-in (WLBI) of the semiconductor integrated circuit apparatus of FIG.
  • FIG. 2 shows the burn-in switching signal MODE_SEL, the output voltage switching signal V_SEL, the input side voltage A_IN of the analog circuit, and the input signal D_IN to the digital signal processing unit DSP in order from the top, and the horizontal axis represents time (Time). Is shown.
  • the input side voltage A_IN of the analog circuit is switched from the external connection terminal (PAD electrode) to the output voltage from the voltage generation circuit by the burn-in switching circuit.
  • the voltage generation circuit does not operate the diagnostic circuit connected to the input side of the analog circuit, and generates a plurality of voltages V1 and V2 that change the output of the analog circuit, and is analogized by the output voltage changeover switch (switch circuit). Switch the input voltage of the circuit.
  • FIG. 3 is a diagram showing a first modification of FIG. 1.
  • the voltage generation circuit is shared with the reference voltage (VREF) generation circuit required for the analog circuit.
  • the voltage generation circuit generates a plurality of voltages V1 and V2, and also generates a reference voltage (VREF) required for the analog circuit.
  • the layout of the reference voltage (VREF) generation circuit becomes unnecessary, and the chip size shrink (LSI) of the semiconductor integrated circuit device (LSI) is eliminated. (Reduction) can be achieved.
  • FIG. 4 to 8 show a specific circuit configuration example of the voltage generation circuit of FIG. 5, FIG. 6, FIG. 7, and FIG. 8 are a first modification, a second modification, a third modification, and a fourth modification of FIG. 4, respectively.
  • the voltage generation circuit shown in FIG. 4 is composed of a power supply potential VCS, a ground potential GND, and a plurality of resistance elements R1 to R3, and the first output voltage ( V1) and a second output voltage (V2) are generated.
  • the voltage generation circuit shown in FIG. 5 has a switch circuit connected in series between the power supply potential VCC and the plurality of resistance elements R1 to R3.
  • the switch circuit is composed of an NMOS transistor, a MOSFET transistor, or both, and is ON / OFF controlled by the burn-in switching signal MODE_SEL. It is turned OFF during normal operation, so that an unnecessary current does not flow during normal operation.
  • the voltage generation circuit shown in FIG. 6 has a constant voltage output circuit such as a regulator or a bandgap reference (BGR) circuit connected in series between the power supply potential VCS and the plurality of resistance elements R1 to R3.
  • the output of the constant voltage output circuit is divided to generate a first output voltage (V1) and a second output voltage (V2).
  • the voltage generation circuit shown in FIG. 7 has a constant voltage output circuit such as a regulator or a bandgap reference (BGR) circuit connected in series between the power supply potential VCS and the plurality of resistance elements R1 and R2.
  • the constant voltage output circuit outputs the first output voltage (V1), and the second output voltage (V2) is generated by the resistance voltage division of the first output voltage (V1) by the plurality of resistance elements R1 and R2.
  • the voltage generation circuit shown in FIG. 8 has an output voltage switching signal generation circuit that switches the outputs of a plurality of voltages V1 and V2, and the output voltage switching signal generation circuit is a clock signal (internal CLK) in the semiconductor integrated circuit device. ) And a frequency divider.
  • the frequency divider divides the clock signal (internal CLK) in the semiconductor integrated circuit device, and divides the clock signal (internal CLK) to a frequency slower than the operating frequency of the analog circuit.
  • FIG. 9 is a diagram showing a second modification of FIG. 1.
  • the voltage generation circuit outputs a plurality of voltages V1 and V2 that do not function the diagnostic circuit, whereas in the configuration of FIG. 9, the burn-in switching signal MODE_SEL is output directly from the burn-in switching circuit to the diagnostic circuit.
  • the diagnostic circuit stops its function when the burn-in switching signal MODE_SEL is input.
  • the internal state is fixed by the diagnostic circuit by switching the input of the analog circuit to a voltage that does not operate the diagnostic circuit mounted inside the LSI. Avoid and By generating a plurality of types of voltages V1 and V2 and switching the input voltage, the activation rate of an internal circuit such as a digital signal processing unit DSP can be improved.
  • FIG. 10 is a circuit configuration diagram of the semiconductor integrated circuit device of this embodiment.
  • the semiconductor integrated circuit apparatus of this embodiment includes a plurality of analog circuits and a plurality of diagnostic circuits, and each of the plurality of analog circuits and the diagnostic circuit is connected in parallel to the voltage generation circuit. In that respect, it differs from the configuration of the semiconductor integrated circuit device of the first embodiment (FIG. 1). That is, in this embodiment, one voltage generation circuit is shared by a plurality of analog circuits and diagnostic circuits.
  • voltages V1 and V2 that do not operate the diagnostic function of each analog circuit are generated and applied to a plurality of analog circuits each having a diagnostic function and having an external connection terminal (PAD electrode) as an input.
  • the configuration eliminates the need for a layout of voltage generation circuits as compared with the case where voltage generation circuits are provided in each of a plurality of analog circuits and diagnostic circuits, and shrinks the chip size of a semiconductor integrated circuit device (LSI). (Reduction) can be achieved.
  • FIG. 11 is a circuit configuration diagram of the semiconductor integrated circuit device of this embodiment.
  • the voltage generation circuit includes a plurality of voltage sets V1 in which the activation rate of the digital signal processing unit is maximized for each of the plurality of analog circuits and the diagnostic circuit. It differs from the configuration of the semiconductor integrated circuit device of the second embodiment (FIG. 10) in that V2, V3, and V4 are generated.
  • each analog circuit has a diagnostic function and is activated for each analog circuit with a voltage that does not operate the diagnostic function of each analog circuit for a plurality of analog circuits that input external connection terminals (PAD electrodes).
  • PAD electrodes input external connection terminals
  • FIG. 12 is a circuit configuration diagram of the semiconductor integrated circuit device of this embodiment.
  • a switch circuit that cuts off an input signal input from an external connection terminal (PAD electrode) is provided between an external connection terminal (PAD electrode) and an analog circuit. It is different from the configuration of the semiconductor integrated circuit device of the first embodiment (FIG. 1) in that it has.
  • the input signal input from the external connection terminal (PAD electrode) can be input by controlling the switch circuit ON / OFF with the burn-in switching signal MODE_SEL. It can be disabled and the voltages V1 and V2 from the voltage generation circuit can be switched.
  • the present invention is not limited to the above-mentioned examples, and includes various modifications.
  • the above-described embodiment has been described in detail in order to explain the present invention in an easy-to-understand manner, and is not necessarily limited to those having all the described configurations.
  • it is possible to replace a part of the configuration of one embodiment with the configuration of another embodiment and it is also possible to add the configuration of another embodiment to the configuration of one embodiment.
  • DSP Digital signal processing unit
  • VCS Power supply potential
  • R1, R2, R3 Resistor element BGR ... Bandgap reference (circuit)

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Abstract

アナログ回路およびその診断回路を内蔵する半導体集積回路装置において、ウェハレベルバーンイン時に診断回路を動作させることなく、ＤＳＰの活性化率向上によるバーンインスクリーニング品質の向上が可能な半導体集積回路装置および半導体集積回路装置の検査方法を提供する。

Description

半導体集積回路装置および半導体集積回路装置の検査方法
　本発明は、半導体集積回路装置の回路構成と検査方法に係り、特に、ウェハレベルバーンイン（ＷＬＢＩ）により検査を行う半導体集積回路装置に適用して有効な技術に関する。
　温度などの負荷を与えながら半導体集積回路装置（ＬＳＩ）を駆動させ、ＬＳＩに潜在する故障を短時間で選別するバーンインスクリーニングは、ＬＳＩ、特に高い信頼性が要求される車載用ＬＳＩにおいて品質保証上欠かせないプロセスとなっている。
　このバーンインスクリーニングをウェハ上に形成されたＬＳＩチップに対して行う方法がウェハレベルバーンイン（ＷＬＢＩ：Ｗａｆｅｒ Ｌｅｖｅｌ Ｂｕｒｎ－Ｉｎ）である。
　ウェハレベルバーンイン（ＷＬＢＩ）では、ＷＬＢＩ用冶具（ＷＬＢＩプローブ）をＬＳＩ チップのパッド（ＰＡＤ）電極に安定して接触させ、電源の供給及び信号の入出力を行い、ウェハ上のＬＳＩチップを高温下で駆動させることで、ＬＳＩの良否を判別する。
　本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には、「セル書き込みレベルに応じてカラムスイッチのゲートに供給される電圧レベルを変化させる、ウェハ・バーンイン・テスト方法」が開示されている。（特許文献１の請求項１）
　また、特許文献２には、「アナログ回路を内蔵した半導体集積回路装置であって、入力された電圧値切り替え信号に応じ、出力する電圧が可変する電圧回路と、前記電圧回路の出力と前記アナログ回路のアナログ信号用入力端子との間に設けられたスイッチ素子と、を備えたことを特徴とする半導体集積回路装置」が開示されている。（特許文献２の段落［０００９］）
特開２００７－１５７２８２号公報 特開２００８－３２４４８号公報
　ところで、車載用ＬＳＩでは、アナログ回路を搭載する場合、高い信頼性を担保するために、一般的に当該アナログ回路を診断するための診断回路と対をなして配置される。
　診断回路が配置されたＬＳＩに対してウェハレベルバーンイン（ＷＬＢＩ）を行う場合、信号入力ＰＡＤが解放状態となると、診断回路が動作し、内部状態が固定してしまい、デジタル信号処理部（ＤＳＰ）の活性化率が低下し、バーンインスクリーニング(ＬＳＩの良否判別)の品質が低下する。
　一方、ウェハレベルバーンイン（ＷＬＢＩ）のためにＷＬＢＩ用冶具（ＷＬＢＩプローブ）に電圧印加ピンを追加した場合、ＷＬＢＩ用冶具（ＷＬＢＩプローブ）のコスト上昇に繋がる。
　上記特許文献１では、メモリ周辺回路（センス系回路）に必要以上の電圧をかけない状態に設定して、バーンインを行うが、上述したようなウェハレベルバーンイン時の診断回路の動作に伴う課題については記載されていない。
　また、上記特許文献２では、アナログ回路の入力に対して、バーンインと通常動作時を切り替えるスイッチと選択信号を有し、内部信号ＤＩＮｎ＿ｎやクロックＣＬＫから生成する電圧値切替信号生成回路の出力から、電圧回路の出力を切り替えてアナログ回路に入力するが、電圧を切り替える目的は記載されておらず、また、特許文献１と同様に、ウェハレベルバーンイン時の診断回路の動作に伴う課題については記載されていない。
　そこで、本発明の目的は、アナログ回路およびその診断回路を内蔵する半導体集積回路装置において、ウェハレベルバーンイン時に診断回路を動作させることなく、ＤＳＰの活性化率を向上させ、バーンインスクリーニングの品質向上が可能な半導体集積回路装置および半導体集積回路装置の検査方法を提供することにある。
　上記課題を解決するために、本発明は、アナログ回路と、アナログ回路の入力側の異常を検知する診断回路と、アナログ回路出力側に接続されるデジタル信号処理部と、前記アナログ回路の入力側に接続され、複数の電圧を生成する電圧生成回路と、前記アナログ回路と前記電圧生成回路の間に設けられ、バーンイン切替信号が入力された際にＯＮするスイッチ回路と、を備える半導体集積回路装置において、前記電圧生成回路は前記診断回路を機能させない複数の電圧を出力することを特徴とする。
　また、本発明は、アナログ回路と、アナログ回路の入力側の異常を検知する診断回路と、アナログ回路出力側に接続されるデジタル信号処理部と、前記アナログ回路の入力側に接続され、複数の電圧を生成する電圧生成回路と、前記アナログ回路と前記電圧生成回路の間に設けられ、バーンイン切替信号が入力された際にＯＮするスイッチ回路と、を備える半導体集積回路装置において、前記診断回路はバーンイン切り替え信号が入力された際にはその機能を停止することを特徴とする。
　本発明によれば、アナログ回路およびその診断回路を内蔵する半導体集積回路装置において、ウェハレベルバーンイン時に診断回路を動作させることなく、バーンインスクリーニング品質の向上が可能な半導体集積回路装置および半導体集積回路装置の検査方法を実現することができる。
　上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
実施例１に係る半導体集積回路装置の回路構成を示す図である。 実施例１に係る半導体集積回路装置の動作を示すタイミングチャートである。 図１の変形例（第１の変形例）を示す図である。 図１の電圧生成回路の回路構成を示す図である。 図４の変形例（第１の変形例）を示す図である。 図４の変形例（第２の変形例）を示す図である。 図４の変形例（第３の変形例）を示す図である。 図４の変形例（第４の変形例）を示す図である。 図１の変形例（第２の変形例）を示す図である。 実施例２に係る半導体集積回路装置の回路構成を示す図である。 実施例３に係る半導体集積回路装置の回路構成を示す図である。 実施例４に係る半導体集積回路装置の回路構成を示す図である。
　以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
　図１から図９を参照して、本発明の実施例１の半導体集積回路装置の構成とその検査方法について説明する。図１は本実施例の半導体集積回路装置の回路構成図である。
　本実施例の半導体集積回路装置は、図１に示すように、外部接続端子であるＰＡＤ電極に接続されたアナログ回路と、一端がアナログ回路の入力側Ａ＿ＩＮに接続されてアナログ回路の入力側の異常を検知する診断回路と、アナログ回路の出力側および診断回路の他端に接続されるデジタル信号処理部ＤＳＰと、アナログ回路の入力側に接続され、複数の電圧Ｖ１，Ｖ２を生成する電圧生成回路と、アナログ回路と電圧生成回路の間に設けられ、バーンイン切替信号ＭＯＤＥ＿ＳＥＬを生成し出力するバーンイン切替回路と、バーンイン切替信号ＭＯＤＥ＿ＳＥＬが入力された際にＯＮするスイッチ回路を備えている。
　また、電圧生成回路から出力される複数の電圧Ｖ１，Ｖ２を切り替える出力電圧切替信号Ｖ＿ＳＥＬを生成する出力電圧切替信号生成回路を備えており、複数の電圧Ｖ１，Ｖ２の各ラインに配置されたスイッチ回路へ出力電圧切替信号Ｖ＿ＳＥＬを出力し、電圧Ｖ１，Ｖ２の各ラインのスイッチ回路をＯＮ／ＯＦＦ制御することで、アナログ回路および診断回路へ供給する電圧を切り替える。なお、図１では、ＮＯＴ回路を介して電圧Ｖ２ラインのスイッチ回路へ出力電圧切替信号Ｖ＿ＳＥＬを出力している。
　半導体集積回路装置の通常の動作において、アナログ回路の入力側の異常を検知した場合、診断回路は異常検出信号Ｆａｉｌｕｒｅ＿ＤＥＴをデジタル信号処理部ＤＳＰへ出力する。また、アナログ回路からデジタル信号処理部ＤＳＰへは入力信号Ｄ＿ＩＮが入力される。
　図２は図１の半導体集積回路装置のウェハレベルバーンイン（ＷＬＢＩ）による検査時の動作を示すタイミングチャートである。図２には、上から順に、バーンイン切り替え信号ＭＯＤＥ＿ＳＥＬ、出力電圧切替信号Ｖ＿ＳＥＬ、アナログ回路の入力側電圧Ａ＿ＩＮ、デジタル信号処理部ＤＳＰへの入力信号Ｄ＿ＩＮを示しており、横軸は時間（Ｔｉｍｅ）を示している。
　図２のアナログ回路の入力側電圧Ａ＿ＩＮのグラフに示すように、本実施例の半導体集積回路装置のウェハレベルバーンイン（ＷＬＢＩ）においては、診断回路を機能させない複数の電圧Ｖ１，Ｖ２を生成する。
　バーンイン時にはバーンイン切替回路によって、アナログ回路の入力側電圧Ａ＿ＩＮは外部接続端子（ＰＡＤ電極）から電圧生成回路からの出力電圧に切り替わる。電圧生成回路は、アナログ回路の入力側に接続された診断回路を動作させず、なおかつ、アナログ回路の出力を変化させる複数の電圧Ｖ１，Ｖ２を生成し、出力電圧切替スイッチ（スイッチ回路）によりアナログ回路の入力電圧を切り替える。
　診断回路が動作せずにアナログ回路の出力が変化することで、デジタル信号処理部ＤＳＰの入力が正常に遷移し、入力の遷移に応じてデジタル信号処理部ＤＳＰの内部活性化率が向上する。
　図１，図２に示す本実施例によれば、バーンイン時に、診断機能を動作させない複数の電圧Ｖ１，Ｖ２を切り替えて、アナログ回路に入力することで、バーンイン治具（ＷＬＢＩ用冶具）上の電圧印加端子の削除と、デジタル信号処理部ＤＳＰの入力が切り替わることによる内部活性化率の向上が可能になる。
　図３は、図１の第１の変形例を示す図である。図３では、電圧生成回路はアナログ回路に必要なリファレンス電圧（ＶＲＥＦ）生成回路と共用されている。電圧生成回路は、複数の電圧Ｖ１，Ｖ２を生成すると共に、アナログ回路に必要なリファレンス電圧（ＶＲＥＦ）を生成する。
　図３のように、電圧生成回路をリファレンス電圧（ＶＲＥＦ）生成回路と共用することで、リファレンス電圧（ＶＲＥＦ）生成回路のレイアウトが不要になり、半導体集積回路装置（ＬＳＩ）のチップサイズのシュリンク（縮小化）が図れる。
　図４から図８は、図１の電圧生成回路の具体的な回路構成例を示している。図５，図６，図７，図８は、それぞれ図４の第１の変形例，第２の変形例，第３の変形例，第４の変形例である。
　図４に示す電圧生成回路は、電源電位ＶＣＣと接地電位ＧＮＤと複数の抵抗素子Ｒ１～Ｒ３で構成され、複数の抵抗素子Ｒ１～Ｒ３による電源電位VCCの抵抗分圧によって第１の出力電圧（Ｖ１）と第２の出力電圧（Ｖ２）を生成する。
　図５に示す電圧生成回路は、電源電位VCCと複数の抵抗素子Ｒ１～Ｒ３との間に直列に接続されたスイッチ回路を有している。スイッチ回路はＮＭＯＳトランジスタ、或いはＰＭＯＳトランジスタまたはその両方で構成され、バーンイン切替信号ＭＯＤＥ＿ＳＥＬでＯＮ／ＯＦＦ制御され、通常動作時はＯＦＦとなることで、通常動作時に不要な電流を流さない。
　図６に示す電圧生成回路は、電源電位ＶＣＣと複数の抵抗素子Ｒ１～Ｒ３との間に直列に接続されたレギュレータまたはバンドギャップリファレンス（ＢＧＲ）回路などの定電圧出力回路を有している。定電圧出力回路の出力を分圧して第１の出力電圧（Ｖ１）と第２の出力電圧（Ｖ２）を生成する。
　図７に示す電圧生成回路は、電源電位ＶＣＣと複数の抵抗素子Ｒ１，Ｒ２との間に直列に接続されたレギュレータまたはバンドギャップリファレンス（ＢＧＲ）回路などの定電圧出力回路を有している。定電圧出力回路が第１の出力電圧（Ｖ１）を出力し、複数の抵抗素子Ｒ１，Ｒ２による第１の出力電圧（Ｖ１）の抵抗分圧によって第２の出力電圧（Ｖ２）を生成する。
　図８に示す電圧生成回路は、複数の電圧Ｖ１，Ｖ２の出力を切り替える出力電圧切替信号生成回路を有しており、出力電圧切替信号生成回路は、半導体集積回路装置内のクロック信号（内部ＣＬＫ）と分周器で構成されている。分周器は、半導体集積回路装置内のクロック信号（内部ＣＬＫ）を分周し、アナログ回路の動作周波数よりも遅い周波数に分周する。
　図９は、図１の第２の変形例を示す図である。図１では電圧生成回路は診断回路を機能させない複数の電圧Ｖ１，Ｖ２を出力するのに対し、図９の構成では、バーンイン切替回路から診断回路へ直接、バーンイン切替信号ＭＯＤＥ＿ＳＥＬを出力している。診断回路はバーンイン切替信号ＭＯＤＥ＿ＳＥＬが入力された際にはその機能を停止する。
　以上説明したように、本実施例によれば、ウェハレベルバーンイン（ＷＬＢＩ）時において、ＬＳＩ内部に搭載した診断回路を動作させない電圧にアナログ回路の入力を切り替えることで、診断回路による内部状態の固定を回避し、
　複数種の電圧Ｖ１，Ｖ２を生成し、入力電圧を切り替えることで、デジタル信号処理部ＤＳＰなどの内部回路の活性化率を向上させることができる。
　図１０を参照して、本発明の実施例２の半導体集積回路装置の構成について説明する。
図１０は本実施例の半導体集積回路装置の回路構成図である。
　本実施例の半導体集積回路装置は、図１０に示すように、アナログ回路および診断回路をそれぞれ複数備えており、複数のアナログ回路および診断回路の各々は、電圧生成回路に並列に接続されている点において、実施例１（図１）の半導体集積回路装置の構成とは異なる。つまり、本実施例では、１つの電圧生成回路を複数のアナログ回路および診断回路で共用している。
　本実施例のように、それぞれ診断機能を有し、外部接続端子（ＰＡＤ電極）を入力とする複数のアナログ回路に対し、各アナログ回路の診断機能を動作させない電圧Ｖ１，Ｖ２を生成し印加する構成とすることで、複数のアナログ回路および診断回路の各々に電圧生成回路を設けた場合に比べて、電圧生成回路のレイアウトが不要になり、半導体集積回路装置（ＬＳＩ）のチップサイズのシュリンク（縮小化）が図れる。
　図１１を参照して、本発明の実施例３の半導体集積回路装置の構成について説明する。
図１１は本実施例の半導体集積回路装置の回路構成図である。
　本実施例の半導体集積回路装置では、図１１に示すように、電圧生成回路は、複数のアナログ回路および診断回路毎に前記デジタル信号処理部の活性化率が最大となる複数の電圧組Ｖ１，Ｖ２およびＶ３，Ｖ４を生成する点において、実施例２（図１０）の半導体集積回路装置の構成とは異なる。
　本実施例のように、それぞれ診断機能を有し、外部接続端子（ＰＡＤ電極）を入力とする複数のアナログ回路に対し、各アナログ回路の診断機能を動作させない電圧で、アナログ回路毎に活性化率が最大となる電圧組Ｖ１，Ｖ２およびＶ３，Ｖ４を生成し印加する、つまり、複数のアナログ回路に対して最適な電圧を印加することで、デジタル信号処理部ＤＳＰの活性化率が向上し、バーンイン品質が向上する。
　図１２を参照して、本発明の実施例４の半導体集積回路装置の構成について説明する。
図１２は本実施例の半導体集積回路装置の回路構成図である。
　本実施例の半導体集積回路装置では、図１２に示すように、外部接続端子（PAD電極）とアナログ回路の間に、外部接続端子（ＰＡＤ電極）から入力される入力信号を遮断するスイッチ回路を有する点において、実施例１（図１）の半導体集積回路装置の構成とは異なる。
　本実施例のように、外部接続端子（ＰＡＤ電極）とアナログ回路の間に、外部接続端子
（ＰＡＤ電極）から入力される入力信号を遮断するスイッチ回路を配置することで、外部接続端子（ＰＡＤ電極）からセンサ入力などの外部入力信号が入力された場合であっても、バーンイン切替信号ＭＯＤＥ＿ＳＥＬによりスイッチ回路をＯＮ／ＯＦＦ制御することで、外部接続端子（ＰＡＤ電極）から入力される入力信号を無効化し、電圧生成回路からの電圧Ｖ１，Ｖ２を切り替えることができる。
　なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。
例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　ＤＳＰ…デジタル信号処理部
　ＶＣＣ…電源電位
　Ｒ１，Ｒ２，Ｒ３…抵抗素子
　ＢＧＲ…バンドギャップリファレンス（回路）

Claims (13)

  1. 　アナログ回路と、
    　アナログ回路の入力側の異常を検知する診断回路と、
    　アナログ回路出力側に接続されるデジタル信号処理部と、
    　前記アナログ回路の入力側に接続され、複数の電圧を生成する電圧生成回路と、
    　前記アナログ回路と前記電圧生成回路の間に設けられ、バーンイン切り替え信号が入力された際にＯＮするスイッチ回路と、
    　を備える半導体集積回路装置において、
    　前記電圧生成回路は前記診断回路を機能させない複数の電圧を出力する半導体集積回路装置。
  2. 　請求項１に記載の半導体集積回路装置であって、
    　前記電圧生成回路は、前記アナログ回路に必要なリファレンス電圧（ＶＲＥＦ）を生成する半導体集積回路装置。
  3. 　請求項１に記載の半導体集積回路装置であって、
    　前記電圧生成回路は、電源電位と接地電位と複数の抵抗素子で構成され、
    　前記複数の抵抗素子による前記電源電位の抵抗分圧によって第１の出力電圧（Ｖ１）と第２の出力電圧（Ｖ２）を生成する半導体集積回路装置。
  4. 　請求項３に記載の半導体集積回路装置であって、
    　前記電圧生成回路は、前記電源電位と前記複数の抵抗素子との間に直列に接続されたスイッチ回路を有する半導体集積回路装置。
  5. 　請求項３に記載の半導体集積回路装置であって、
    　前記電圧生成回路は、前記電源電位と前記複数の抵抗素子との間に直列に接続されたレギュレータまたはバンドギャップリファレンス（ＢＧＲ）回路の定電圧出力回路を有し、
    　前記定電圧出力回路の出力を分圧して前記第１の出力電圧（Ｖ１）と前記第２の出力電圧（Ｖ２）を生成する半導体集積回路装置。
  6. 　請求項１に記載の半導体集積回路装置であって、
    　前記電圧生成回路は、電源電位と接地電位と複数の抵抗素子で構成され、
    　前記電源電位と前記複数の抵抗素子との間に直列に接続されたレギュレータまたはバンドギャップリファレンス（ＢＧＲ）回路の定電圧出力回路を有し、
    　前記定電圧出力回路が第１の出力電圧（Ｖ１）を出力し、
    　前記複数の抵抗素子による第１の出力電圧（Ｖ１）の抵抗分圧によって第２の出力電圧（Ｖ２）を生成する半導体集積回路装置。
  7. 　請求項１に記載の半導体集積回路装置であって、
    　前記電圧生成回路は、前記複数の電圧の出力を切り替える出力電圧切替信号生成回路を有し、
    　前記出力電圧切替信号生成回路は、前記半導体集積回路装置内のクロック信号と分周器で構成される半導体集積回路装置。
  8. 　アナログ回路と、
    　アナログ回路の入力側の異常を検知する診断回路と、
    　アナログ回路出力側に接続されるデジタル信号処理部と、
    　前記アナログ回路の入力側に接続され、複数の電圧を生成する電圧生成回路と、
    　前記アナログ回路と前記電圧生成回路の間に設けられ、バーンイン切り替え信号が入力された際にＯＮするスイッチ回路と、
    　を備える半導体集積回路装置において、
    　前記診断回路はバーンイン切り替え信号が入力された際にはその機能を停止する半導体集積回路装置。
  9. 　請求項１に記載の半導体集積回路装置であって、
    　前記アナログ回路および前記診断回路をそれぞれ複数備え、
    　前記複数のアナログ回路および診断回路の各々は、前記電圧生成回路に並列に接続される半導体集積回路装置。
  10. 　請求項９に記載の半導体集積回路装置であって、
    　前記電圧生成回路は、前記複数のアナログ回路および診断回路毎に前記デジタル信号処理部の活性化率が最大となる電圧組を生成する半導体集積回路装置。
  11. 　請求項１に記載の半導体集積回路装置であって、
    　外部接続端子と、
    　前記外部接続端子と前記アナログ回路の間に、前記外部接続端子から入力される入力信号を遮断するスイッチ回路と、
    　を有する半導体集積回路装置。
  12. 　アナログ回路およびその診断回路を内蔵する半導体集積回路装置の検査方法であって、
    　前記検査は、ウェハレベルバーンインによるバーンインスクリーニングであり、
    　前記ウェハレベルバーンイン時に、前記診断回路を機能させない電圧を前記アナログ回路および前記診断回路に入力する半導体集積回路装置の検査方法。
  13. 　請求項１２に記載の半導体集積回路装置の検査方法であって、
    　前記診断回路を機能させない電圧は、デジタル信号処理部の活性化率が最大となる電圧である半導体集積回路装置の検査方法。
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