JPH06130131A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPH06130131A JPH06130131A JP4276269A JP27626992A JPH06130131A JP H06130131 A JPH06130131 A JP H06130131A JP 4276269 A JP4276269 A JP 4276269A JP 27626992 A JP27626992 A JP 27626992A JP H06130131 A JPH06130131 A JP H06130131A
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Abstract
(57)【要約】
【目的】 パワーＭＯＳ−ＦＥＴをベアチップで搭載し
た高信頼度な混成集積回路装置を提供する。 【構成】 回路基板３上にベアチップ状態の少なくとも
１つのパワーＭＯＳ−ＦＥＴ２およびこれの制御のため
の制御ＩＣ１を実装した混成集積回路装置において、制
御ＩＣ１と独立してパワーＭＯＳ−ＦＥＴのゲート端子
にバーンイン用の試験電圧を供給するバーンイン試験電
圧供給線５を設け、効果的にかつ簡単にバーンイン試験
が行える。また、ＭＯＳ−ＦＥＴ２が複数の場合は、各
ＭＯＳ−ＦＥＴ２のゲート端子を相互接続するバーンイ
ン試験電圧供給線５を設け、バーンイン試験後、供給線
５を切断して各ゲート端子を電気的に分離するか、もし
くは通常動作に支障のないよう所定の抵抗値を有する抵
抗を供給線５に挿入する。
た高信頼度な混成集積回路装置を提供する。 【構成】 回路基板３上にベアチップ状態の少なくとも
１つのパワーＭＯＳ−ＦＥＴ２およびこれの制御のため
の制御ＩＣ１を実装した混成集積回路装置において、制
御ＩＣ１と独立してパワーＭＯＳ−ＦＥＴのゲート端子
にバーンイン用の試験電圧を供給するバーンイン試験電
圧供給線５を設け、効果的にかつ簡単にバーンイン試験
が行える。また、ＭＯＳ−ＦＥＴ２が複数の場合は、各
ＭＯＳ−ＦＥＴ２のゲート端子を相互接続するバーンイ
ン試験電圧供給線５を設け、バーンイン試験後、供給線
５を切断して各ゲート端子を電気的に分離するか、もし
くは通常動作に支障のないよう所定の抵抗値を有する抵
抗を供給線５に挿入する。
Description
【０００１】
【産業上の利用分野】この発明は、パワーＭＯＳ−ＦＥ
Ｔ(metal oxide semiconductor field effect transist
or)をベアチップ状態で搭載した混成集積回路装置に関
するものである。
Ｔ(metal oxide semiconductor field effect transist
or)をベアチップ状態で搭載した混成集積回路装置に関
するものである。
【０００２】
【従来の技術】図４はこの種の混成集積回路装置をパッ
ケージ内に収納した、例えば自動車等に搭載されるパワ
ー制御ユニットの一例を展開斜視図で示した。混成集積
回路装置は電力制御用のパワーＭＯＳ−ＦＥＴ２および
その制御ＩＣ１等が、表面に回路パターン３ａが施され
た回路基板３上に実装されたものである。パワーＭＯＳ
−ＦＥＴ２はベアチップ状態で実装されている。回路基
板３からは外部との電気的接続を行うための外部接続端
子１０〜１５が延びている。そしてこの回路基板３がパ
ッケージ１００の本体１００ａ内に収納され、その後、
蓋１００ｂが取り付けられる。なお、外部接続端子１０
〜１５はパッケージ１００の外部に露出する。また図５
には、従来の混成集積回路装置の構成を概略的に示し
た。図において、１は制御ＩＣ、２はパワーＭＯＳ−Ｆ
ＥＴ、３は回路基板、４は図４の回路パターン３ａの一
部である制御電圧供給線である。Ｒ１は制御ＩＣ１とパ
ワーＭＯＳ−ＦＥＴ２のゲート端子の間の制御電圧供給
線４に挿入された抵抗、Ｒ２はパワーＭＯＳ−ＦＥＴ２
のゲート端子とソース端子の間に接続された抵抗であ
る。また、１０〜１５は回路基板３の外側に露出した外
部接続端子である。
ケージ内に収納した、例えば自動車等に搭載されるパワ
ー制御ユニットの一例を展開斜視図で示した。混成集積
回路装置は電力制御用のパワーＭＯＳ−ＦＥＴ２および
その制御ＩＣ１等が、表面に回路パターン３ａが施され
た回路基板３上に実装されたものである。パワーＭＯＳ
−ＦＥＴ２はベアチップ状態で実装されている。回路基
板３からは外部との電気的接続を行うための外部接続端
子１０〜１５が延びている。そしてこの回路基板３がパ
ッケージ１００の本体１００ａ内に収納され、その後、
蓋１００ｂが取り付けられる。なお、外部接続端子１０
〜１５はパッケージ１００の外部に露出する。また図５
には、従来の混成集積回路装置の構成を概略的に示し
た。図において、１は制御ＩＣ、２はパワーＭＯＳ−Ｆ
ＥＴ、３は回路基板、４は図４の回路パターン３ａの一
部である制御電圧供給線である。Ｒ１は制御ＩＣ１とパ
ワーＭＯＳ−ＦＥＴ２のゲート端子の間の制御電圧供給
線４に挿入された抵抗、Ｒ２はパワーＭＯＳ−ＦＥＴ２
のゲート端子とソース端子の間に接続された抵抗であ
る。また、１０〜１５は回路基板３の外側に露出した外
部接続端子である。
【０００３】次に、動作について説明する。制御ＩＣ１
は外部接続端子１２、１３から入力される制御信号に従
って制御電圧を制御電圧供給線４を介してパワーＭＯＳ
−ＦＥＴ２のゲート端子に印加する。そしてこのゲート
端子に印加される制御電圧に従ってパワーＭＯＳ−ＦＥ
Ｔ２のドレイン・ソース間はオン・オフ制御される。こ
のときのパワーＭＯＳ−ＦＥＴ２のゲート・ソース間に
印加される制御電圧は、通常は約１０Ｖ、低電圧駆動用
であれば約５Ｖの直流、もしくはパルス幅制御の電圧波
形信号である。
は外部接続端子１２、１３から入力される制御信号に従
って制御電圧を制御電圧供給線４を介してパワーＭＯＳ
−ＦＥＴ２のゲート端子に印加する。そしてこのゲート
端子に印加される制御電圧に従ってパワーＭＯＳ−ＦＥ
Ｔ２のドレイン・ソース間はオン・オフ制御される。こ
のときのパワーＭＯＳ−ＦＥＴ２のゲート・ソース間に
印加される制御電圧は、通常は約１０Ｖ、低電圧駆動用
であれば約５Ｖの直流、もしくはパルス幅制御の電圧波
形信号である。
【０００４】
【発明が解決しようとする課題】従来の混成集積回路装
置は、以上のように構成されていた。パワーＭＯＳ−Ｆ
ＥＴをベアチップで搭載する場合、混成集積回路装置の
製造工程における傷、外部応力等によるストレス、さら
にはパワーＭＯＳ−ＦＥＴ素子の製造プロセスおよび構
造上などの理由による潜在欠陥を初期的に排除する必要
がある。そのためにパワーＭＯＳ−ＦＥＴにバーンイン
スクリーニング試験を施す必要がある。このバーンイン
スクリーニング試験は、予備加工部品の段階で前もって
バーンイン試験をするか、組立の中間工程もしくは組立
後に通常動作を模擬した通電動作バーンイン(通常電圧
によるバーンイン試験)を実施する方法が考えられる。
しかし、加工段階では端子が未配線であったり、回路接
続を何らかの手法で一時的に切り放して、パワーＭＯＳ
−ＦＥＴのゲート端子にバーンイン試験電圧を直接印加
しなければならない等、実作業的には困難であった。ま
た短時間でかつ効果的なバーンインを実施したい場合、
パワーＭＯＳ−ＦＥＴのゲート端子に通常の印加電圧に
比べて高い電圧を印加する手法があるが、従来の混成集
積回路装置の構造では、他の素子に影響を与えるため、
高い電圧を印加する方法を採用できない等の問題があっ
た。
置は、以上のように構成されていた。パワーＭＯＳ−Ｆ
ＥＴをベアチップで搭載する場合、混成集積回路装置の
製造工程における傷、外部応力等によるストレス、さら
にはパワーＭＯＳ−ＦＥＴ素子の製造プロセスおよび構
造上などの理由による潜在欠陥を初期的に排除する必要
がある。そのためにパワーＭＯＳ−ＦＥＴにバーンイン
スクリーニング試験を施す必要がある。このバーンイン
スクリーニング試験は、予備加工部品の段階で前もって
バーンイン試験をするか、組立の中間工程もしくは組立
後に通常動作を模擬した通電動作バーンイン(通常電圧
によるバーンイン試験)を実施する方法が考えられる。
しかし、加工段階では端子が未配線であったり、回路接
続を何らかの手法で一時的に切り放して、パワーＭＯＳ
−ＦＥＴのゲート端子にバーンイン試験電圧を直接印加
しなければならない等、実作業的には困難であった。ま
た短時間でかつ効果的なバーンインを実施したい場合、
パワーＭＯＳ−ＦＥＴのゲート端子に通常の印加電圧に
比べて高い電圧を印加する手法があるが、従来の混成集
積回路装置の構造では、他の素子に影響を与えるため、
高い電圧を印加する方法を採用できない等の問題があっ
た。
【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、パワーＭＯＳ−ＦＥＴに対し
て効果的かつ効率の良い手法でバーンイン試験を行える
ことにより、安価で信頼性の高い混成集積回路装置を得
ることを目的としている。
るためになされたもので、パワーＭＯＳ−ＦＥＴに対し
て効果的かつ効率の良い手法でバーンイン試験を行える
ことにより、安価で信頼性の高い混成集積回路装置を得
ることを目的としている。
【０００６】
【課題を解決するための手段】上記の目的に鑑み、この
発明の第１の発明の混成集積回路装置では、回路基板上
にベアチップ状態の少なくとも１つのパワーＭＯＳ−Ｆ
ＥＴおよびこれの制御のための制御ＩＣを実装した混成
集積回路装置において、制御ＩＣと独立してパワーＭＯ
Ｓ−ＦＥＴのゲート端子にバーンイン用の試験電圧を供
給するバーンイン試験手段を備えた。このバーンイン試
験手段は、例えばゲート端子に接続されたバーンイン試
験電圧供給線およびこれに接続されたバーンイン試験用
外部接続端子、さらに制御ＩＣとパワーＭＯＳ−ＦＥＴ
のゲート端子を接続する制御電圧供給線に設けられた制
御ＩＣへの電流の逆流を防止するダイオードからなる。
なお、ダイオードは必要に応じて設ければよい。
発明の第１の発明の混成集積回路装置では、回路基板上
にベアチップ状態の少なくとも１つのパワーＭＯＳ−Ｆ
ＥＴおよびこれの制御のための制御ＩＣを実装した混成
集積回路装置において、制御ＩＣと独立してパワーＭＯ
Ｓ−ＦＥＴのゲート端子にバーンイン用の試験電圧を供
給するバーンイン試験手段を備えた。このバーンイン試
験手段は、例えばゲート端子に接続されたバーンイン試
験電圧供給線およびこれに接続されたバーンイン試験用
外部接続端子、さらに制御ＩＣとパワーＭＯＳ−ＦＥＴ
のゲート端子を接続する制御電圧供給線に設けられた制
御ＩＣへの電流の逆流を防止するダイオードからなる。
なお、ダイオードは必要に応じて設ければよい。
【０００７】また、この発明の第２の発明の混成集積回
路装置では、回路基板上にベアチップ状態の複数のパワ
ーＭＯＳ−ＦＥＴおよびこれの制御のための制御ＩＣを
実装した混成集積回路装置において、各パワーＭＯＳ−
ＦＥＴのゲート端子にそれぞれ接続されて、制御ＩＣと
独立して各ゲート端子にバーンイン用の試験電圧を供給
するバーンイン試験手段と、バーンイン試験終了後に各
パワーＭＯＳ−ＦＥＴのゲート端子を電気的に分離する
ため電気的にオープン状態にされる、バーンイン試験手
段のバーンイン試験電圧供給線に設けられた電気的遮断
部を備えた。バーンイン試験手段は、例えば各ゲート端
子にそれぞれ抵抗を介してあるいは直接接続されたバー
ンイン試験電圧供給線およびこれに共通に接続されたバ
ーンイン試験用外部接続端子、さらに制御ＩＣとパワー
ＭＯＳ−ＦＥＴのゲート端子を接続する各制御電圧供給
線に設けられた制御ＩＣへの電流の逆流を防止するダイ
オードからなる。なお、ダイオードは必要に応じて設け
ればよい。また電気的遮断部はバーンイン試験電圧供給
線の各ゲート端子に接続される枝線にそれぞれ設けられ
ている。
路装置では、回路基板上にベアチップ状態の複数のパワ
ーＭＯＳ−ＦＥＴおよびこれの制御のための制御ＩＣを
実装した混成集積回路装置において、各パワーＭＯＳ−
ＦＥＴのゲート端子にそれぞれ接続されて、制御ＩＣと
独立して各ゲート端子にバーンイン用の試験電圧を供給
するバーンイン試験手段と、バーンイン試験終了後に各
パワーＭＯＳ−ＦＥＴのゲート端子を電気的に分離する
ため電気的にオープン状態にされる、バーンイン試験手
段のバーンイン試験電圧供給線に設けられた電気的遮断
部を備えた。バーンイン試験手段は、例えば各ゲート端
子にそれぞれ抵抗を介してあるいは直接接続されたバー
ンイン試験電圧供給線およびこれに共通に接続されたバ
ーンイン試験用外部接続端子、さらに制御ＩＣとパワー
ＭＯＳ−ＦＥＴのゲート端子を接続する各制御電圧供給
線に設けられた制御ＩＣへの電流の逆流を防止するダイ
オードからなる。なお、ダイオードは必要に応じて設け
ればよい。また電気的遮断部はバーンイン試験電圧供給
線の各ゲート端子に接続される枝線にそれぞれ設けられ
ている。
【０００８】また、この発明の第３の発明の混成集積回
路装置では、回路基板上にベアチップ状態の複数のパワ
ーＭＯＳ−ＦＥＴおよびこれの制御のための制御ＩＣを
実装した混成集積回路装置において、通常動作に支障が
生じないようなそれぞれ所定の抵抗値の抵抗を介して各
パワーＭＯＳ−ＦＥＴのゲート端子にそれぞれ接続され
て、制御ＩＣと独立して各ゲート端子にバーンイン用の
試験電圧を供給するバーンイン試験手段を備えた。この
バーンイン試験手段は、例えば各ゲート端子にそれぞれ
通常動作に支障が生じないようなそれぞれ所定の抵抗値
の抵抗を介して接続されたバーンイン試験電圧供給線お
よびこれに共通に接続されたバーンイン試験用外部接続
端子、さらに制御ＩＣとパワーＭＯＳ−ＦＥＴのゲート
端子を接続する各制御電圧供給線に設けられた制御ＩＣ
への電流の逆流を防止するダイオードからなる。なお、
ダイオードは必要に応じて設ければよい。
路装置では、回路基板上にベアチップ状態の複数のパワ
ーＭＯＳ−ＦＥＴおよびこれの制御のための制御ＩＣを
実装した混成集積回路装置において、通常動作に支障が
生じないようなそれぞれ所定の抵抗値の抵抗を介して各
パワーＭＯＳ−ＦＥＴのゲート端子にそれぞれ接続され
て、制御ＩＣと独立して各ゲート端子にバーンイン用の
試験電圧を供給するバーンイン試験手段を備えた。この
バーンイン試験手段は、例えば各ゲート端子にそれぞれ
通常動作に支障が生じないようなそれぞれ所定の抵抗値
の抵抗を介して接続されたバーンイン試験電圧供給線お
よびこれに共通に接続されたバーンイン試験用外部接続
端子、さらに制御ＩＣとパワーＭＯＳ−ＦＥＴのゲート
端子を接続する各制御電圧供給線に設けられた制御ＩＣ
への電流の逆流を防止するダイオードからなる。なお、
ダイオードは必要に応じて設ければよい。
【０００９】
【作用】この発明の第１の発明の混成集積回路では、バ
ーンイン試験用外部接続端子に所望のバーンイン試験電
圧を印加することで、制御ＩＣからの制御電圧とは独立
にパワーＭＯＳ−ＦＥＴのゲート端子にバーンイン試験
電圧を効率良く供給することができる。この際の制御Ｉ
Ｃへの電流の逆流は制御電圧供給線に挿入されたダイオ
ードにより防止される。
ーンイン試験用外部接続端子に所望のバーンイン試験電
圧を印加することで、制御ＩＣからの制御電圧とは独立
にパワーＭＯＳ−ＦＥＴのゲート端子にバーンイン試験
電圧を効率良く供給することができる。この際の制御Ｉ
Ｃへの電流の逆流は制御電圧供給線に挿入されたダイオ
ードにより防止される。
【００１０】この発明の第２の発明の混成集積回路で
は、バーンイン試験用外部接続端子にバーンイン試験電
圧を印加することで、制御ＩＣからの制御電圧とは独立
に複数のパワーＭＯＳ−ＦＥＴのゲート端子にそれぞれ
バーンイン試験電圧を効率良く供給することができる。
また、バーンイン試験終了後はバーンイン試験電圧供給
線の電気的遮断部をオープン状態にすることにより、各
パワーＭＯＳ−ＦＥＴのゲート端子は互いに電気的に分
離され、以後は通常動作が可能となる。
は、バーンイン試験用外部接続端子にバーンイン試験電
圧を印加することで、制御ＩＣからの制御電圧とは独立
に複数のパワーＭＯＳ−ＦＥＴのゲート端子にそれぞれ
バーンイン試験電圧を効率良く供給することができる。
また、バーンイン試験終了後はバーンイン試験電圧供給
線の電気的遮断部をオープン状態にすることにより、各
パワーＭＯＳ−ＦＥＴのゲート端子は互いに電気的に分
離され、以後は通常動作が可能となる。
【００１１】この発明の第３の発明の混成集積回路で
は、第２の発明と同様にバーンイン試験用外部接続端子
にバーンイン試験電圧を印加することで、制御ＩＣから
の制御電圧とは独立に複数のパワーＭＯＳ−ＦＥＴのゲ
ート端子にそれぞれバーンイン試験電圧を効率良く供給
することができる。また、各バーンイン試験電圧供給線
には、それぞれ通常動作に支障が生じないようなそれぞ
れ所定の抵抗値の抵抗が挿入されているので、バーンイ
ン試験終了後も供給線の切断等の必要がない。
は、第２の発明と同様にバーンイン試験用外部接続端子
にバーンイン試験電圧を印加することで、制御ＩＣから
の制御電圧とは独立に複数のパワーＭＯＳ−ＦＥＴのゲ
ート端子にそれぞれバーンイン試験電圧を効率良く供給
することができる。また、各バーンイン試験電圧供給線
には、それぞれ通常動作に支障が生じないようなそれぞ
れ所定の抵抗値の抵抗が挿入されているので、バーンイ
ン試験終了後も供給線の切断等の必要がない。
【００１２】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の第１の発明による混成集積回路
装置の一実施例の構成を概略的に示す図である。図１に
おて１は制御ＩＣ、２はパワーＭＯＳ−ＦＥＴ、３は回
路基板、４は制御電圧供給線、１０〜１５は外部接続端
子である。外部接続端子１０は制御ＩＣ１に電源を接続
する端子、１１は制御ＩＣ１のグランド用の端子、１２
および１３は制御ＩＣ１に制御信号を供給する端子、１
４と１５とパワーＭＯＳ−ＦＥＴ２のドレイン端子、ソ
ース端子にそれぞれ接続された端子である。そして５は
パワーＭＯＳ−ＦＥＴ１のゲート端子にバーンイン試験
用電圧を供給するためのバーンイン試験電圧供給線、２
０はバーンイン試験電圧が外部から印加されるバーンイ
ン試験用外部接続端子、６は制御ＩＣ１への電流の逆流
を防止するダイオードである。なお、Ｒ１は制御電圧供
給線４に挿入された抵抗、Ｒ２はパワーＭＯＳ−ＦＥＴ
２のゲート・ソース端子間に接続された抵抗である。な
お、この混成集積回路装置がパッケージ内に収納される
場合は、図４に示したものと同じ状態になる。
する。図１はこの発明の第１の発明による混成集積回路
装置の一実施例の構成を概略的に示す図である。図１に
おて１は制御ＩＣ、２はパワーＭＯＳ−ＦＥＴ、３は回
路基板、４は制御電圧供給線、１０〜１５は外部接続端
子である。外部接続端子１０は制御ＩＣ１に電源を接続
する端子、１１は制御ＩＣ１のグランド用の端子、１２
および１３は制御ＩＣ１に制御信号を供給する端子、１
４と１５とパワーＭＯＳ−ＦＥＴ２のドレイン端子、ソ
ース端子にそれぞれ接続された端子である。そして５は
パワーＭＯＳ−ＦＥＴ１のゲート端子にバーンイン試験
用電圧を供給するためのバーンイン試験電圧供給線、２
０はバーンイン試験電圧が外部から印加されるバーンイ
ン試験用外部接続端子、６は制御ＩＣ１への電流の逆流
を防止するダイオードである。なお、Ｒ１は制御電圧供
給線４に挿入された抵抗、Ｒ２はパワーＭＯＳ−ＦＥＴ
２のゲート・ソース端子間に接続された抵抗である。な
お、この混成集積回路装置がパッケージ内に収納される
場合は、図４に示したものと同じ状態になる。
【００１３】次に動作について説明する。通常動作は外
部接続端子１２、１３からの制御信号に従って制御ＩＣ
１で制御電圧が発生される。この制御電圧は制御電圧供
給線４のダイオード６および抵抗Ｒ１を介してパワーＭ
ＯＳ−ＦＥＴ２のゲート端子に印加される。パワーＭＯ
Ｓ−ＦＥＴ２をオンさせる場合の、ゲート電圧は、ソー
ス電位に対して約５Ｖもしくは約１０Ｖの値である。こ
の電圧値は、ＭＯＳ−ＦＥＴ２のドレインとソース間の
オン抵抗性能を十分得られる値に設定する。
部接続端子１２、１３からの制御信号に従って制御ＩＣ
１で制御電圧が発生される。この制御電圧は制御電圧供
給線４のダイオード６および抵抗Ｒ１を介してパワーＭ
ＯＳ−ＦＥＴ２のゲート端子に印加される。パワーＭＯ
Ｓ−ＦＥＴ２をオンさせる場合の、ゲート電圧は、ソー
ス電位に対して約５Ｖもしくは約１０Ｖの値である。こ
の電圧値は、ＭＯＳ−ＦＥＴ２のドレインとソース間の
オン抵抗性能を十分得られる値に設定する。
【００１４】次に、バーンイン試験を行う場合、外部接
続端子１２、１３への制御信号は、ＭＯＳ−ＦＥＴ２を
オフするように与える。そして、バーンイン試験用外部
接続端子２０から供給線５を介してバーンイン試験電圧
を予め設定された電圧、時間の条件でＭＯＳ−ＦＥＴ２
のゲート端子に印加する。例えばこの電圧値はＭＯＳ−
ＦＥＴ２のソース電位に対し２５Ｖである。この時、制
御ＩＣ１の出力段の回路素子(図示せず)を破壊するのを
防止する為に、ダイオード６を挿入する。また、通常動
作時のＭＯＳ−ＦＥＴ２のスイッチング(オン、オフ)速
度が極端に遅くならないように、抵抗Ｒ１、Ｒ２と制御
ＩＣ１のドライブ能力を設定する。なおここでいうバー
ンイン試験とは、通常電圧での試験および通常電圧(定
格電圧)より高い電圧のでの試験の双方を含む。
続端子１２、１３への制御信号は、ＭＯＳ−ＦＥＴ２を
オフするように与える。そして、バーンイン試験用外部
接続端子２０から供給線５を介してバーンイン試験電圧
を予め設定された電圧、時間の条件でＭＯＳ−ＦＥＴ２
のゲート端子に印加する。例えばこの電圧値はＭＯＳ−
ＦＥＴ２のソース電位に対し２５Ｖである。この時、制
御ＩＣ１の出力段の回路素子(図示せず)を破壊するのを
防止する為に、ダイオード６を挿入する。また、通常動
作時のＭＯＳ−ＦＥＴ２のスイッチング(オン、オフ)速
度が極端に遅くならないように、抵抗Ｒ１、Ｒ２と制御
ＩＣ１のドライブ能力を設定する。なおここでいうバー
ンイン試験とは、通常電圧での試験および通常電圧(定
格電圧)より高い電圧のでの試験の双方を含む。
【００１５】なお図１の実施例では、制御電圧供給線４
にダイオード６および抵抗Ｒ１を挿入しているが、これ
らは制御ＩＣ１の回路構成素子として含まれていても良
い。また、制御ＩＣ２のゲート端子に制御電圧を供給す
る出力段の回路素子がバーンイン試験電圧に十分耐える
ことが可能な場合は、ダイオード６は特に必要ではな
い。さらに、バーンイン試験用外部接続端子２０の代わ
り、回路基板３上にバーンイン試験用内部接続端子２０
ａ(破線で示す)を設うけてもよい。バーンイン試験用外
部接続端子２０およびバーンイン試験用内部接続端子２
０ａは、例えば図４に示すと、それぞれ２０、２０ａで
示すように設けられる。また、この実施例ではパワーＭ
ＯＳ−ＦＥＴ２が複数設けられいる場合には、それぞれ
にバーンイン試験電圧供給線５および外部接続端子２０
を設ける。
にダイオード６および抵抗Ｒ１を挿入しているが、これ
らは制御ＩＣ１の回路構成素子として含まれていても良
い。また、制御ＩＣ２のゲート端子に制御電圧を供給す
る出力段の回路素子がバーンイン試験電圧に十分耐える
ことが可能な場合は、ダイオード６は特に必要ではな
い。さらに、バーンイン試験用外部接続端子２０の代わ
り、回路基板３上にバーンイン試験用内部接続端子２０
ａ(破線で示す)を設うけてもよい。バーンイン試験用外
部接続端子２０およびバーンイン試験用内部接続端子２
０ａは、例えば図４に示すと、それぞれ２０、２０ａで
示すように設けられる。また、この実施例ではパワーＭ
ＯＳ−ＦＥＴ２が複数設けられいる場合には、それぞれ
にバーンイン試験電圧供給線５および外部接続端子２０
を設ける。
【００１６】実施例２．図２はこの発明の第２の発明に
よる混成集積回路装置の一実施例を概略的に示す図であ
る。この実施例は特に、複数のパワーＭＯＳ−ＦＥＴを
搭載した回路装置に関するものである。制御ＩＣ１は複
数のパワーＭＯＳ−ＦＥＴ２ａ、２ｂを制御する。４ａ
と４ｂは制御電圧供給線、６ａと６ｂはダイオード、７
ａと７ｂはバーンイン試験電圧供給線５の各ＭＯＳ−Ｆ
ＥＴのゲート端子にそれぞれ接続される枝線に設けられ
た電気的遮断部である。１０〜１３、１４ａ、１４ｂ、
１５ａ、１５ｂは外部接続端子、そしてＲ１〜Ｒ６は抵
抗である。
よる混成集積回路装置の一実施例を概略的に示す図であ
る。この実施例は特に、複数のパワーＭＯＳ−ＦＥＴを
搭載した回路装置に関するものである。制御ＩＣ１は複
数のパワーＭＯＳ−ＦＥＴ２ａ、２ｂを制御する。４ａ
と４ｂは制御電圧供給線、６ａと６ｂはダイオード、７
ａと７ｂはバーンイン試験電圧供給線５の各ＭＯＳ−Ｆ
ＥＴのゲート端子にそれぞれ接続される枝線に設けられ
た電気的遮断部である。１０〜１３、１４ａ、１４ｂ、
１５ａ、１５ｂは外部接続端子、そしてＲ１〜Ｒ６は抵
抗である。
【００１７】すなわち、図２は複数のＭＯＳ−ＦＥＴを
制御する回路装置の代表として２つのＭＯＳ−ＦＥＴ２
ａ、２ｂを搭載した場合のものを示す。ＭＯＳ−ＦＥＴ
２ａはドレイン端子およびソース端子がそれぞれ外部接
続端子１４ａ、１５ａに接続され、ゲート端子が制御電
圧供給線４ａを介して制御ＩＣ１に接続されている。制
御電圧供給線４ａにはダイオード６ａおよび抵抗Ｒ１が
挿入されている。ゲート端子とソース端子間には抵抗Ｒ
２が接続されている。ゲート端子にはさらにバーンイン
試験電圧供給線５が接続され、この供給線５はバーンイ
ン試験用外部接続端子２０に接続されている。試験電圧
供給線５には抵抗Ｒ５および電気的遮断部７ａが設けら
れている。同様にＭＯＳ−ＦＥＴ２ｂはドレイン端子お
よびソース端子がそれぞれ外部接続端子１４ｂ、１５ｂ
に接続され、ゲート端子が制御電圧供給線４ｂを介して
制御ＩＣ１に接続されている。制御電圧供給線４ｂには
ダイオード６ｂおよび抵抗Ｒ３が挿入されている。ゲー
ト端子とソース端子間には、抵抗Ｒ４が接続されてい
る。ゲート端子にはさらにバーンイン試験電圧供給線５
が接続され、この供給線５はバーンイン試験用外部接続
端子２０に接続されている。試験電圧供給線５には抵抗
Ｒ６および電気的遮断部７ｂが設けられている。
制御する回路装置の代表として２つのＭＯＳ−ＦＥＴ２
ａ、２ｂを搭載した場合のものを示す。ＭＯＳ−ＦＥＴ
２ａはドレイン端子およびソース端子がそれぞれ外部接
続端子１４ａ、１５ａに接続され、ゲート端子が制御電
圧供給線４ａを介して制御ＩＣ１に接続されている。制
御電圧供給線４ａにはダイオード６ａおよび抵抗Ｒ１が
挿入されている。ゲート端子とソース端子間には抵抗Ｒ
２が接続されている。ゲート端子にはさらにバーンイン
試験電圧供給線５が接続され、この供給線５はバーンイ
ン試験用外部接続端子２０に接続されている。試験電圧
供給線５には抵抗Ｒ５および電気的遮断部７ａが設けら
れている。同様にＭＯＳ−ＦＥＴ２ｂはドレイン端子お
よびソース端子がそれぞれ外部接続端子１４ｂ、１５ｂ
に接続され、ゲート端子が制御電圧供給線４ｂを介して
制御ＩＣ１に接続されている。制御電圧供給線４ｂには
ダイオード６ｂおよび抵抗Ｒ３が挿入されている。ゲー
ト端子とソース端子間には、抵抗Ｒ４が接続されてい
る。ゲート端子にはさらにバーンイン試験電圧供給線５
が接続され、この供給線５はバーンイン試験用外部接続
端子２０に接続されている。試験電圧供給線５には抵抗
Ｒ６および電気的遮断部７ｂが設けられている。
【００１８】次に動作について説明する。抵抗Ｒ５およ
びＲ６は、ＭＯＳ−ＦＥＴ２ａ、２ｂのそれぞれのゲー
ト端子から通常使用回路とは独立してそれぞれバーンイ
ン試験用外部接続端子２０に接続される、バーンイン試
験電圧供給線５に挿入されている。組立中間段階もしく
は最終段階でバーンイン試験を行う場合、ＭＯＳ−ＦＥ
Ｔ２ａ、２ｂをオフするように制御信号を外部接続端子
１２、１３に印加し、外部接続端子２０より、バーンイ
ン試験電圧を印加する。この電圧値は例えばＭＯＳ−Ｆ
ＥＴ２ａ、２ｂのソース電位に対し約２５Ｖである。こ
のとき制御ＩＣ１の出力段の回路素子破壊を防止する為
に、ダイオード６ａ、６ｂを挿入する。また、通常動作
時のＭＯＳ−ＦＥＴ２ａ、２ｂのスイッチング（オン、
オフ）速度が極端に遅くならないように、抵抗体Ｒ１、
Ｒ２、Ｒ３、Ｒ４と制御ＩＣ１のドライブ能力を設定す
る。バーンインが終了後は、正常な回路に支障がないよ
うに、厚膜法などで形成された抵抗Ｒ５、Ｒ６もしくは
配線パターンである電圧供給線５の一部を電気的遮断部
７ａ、７ｂで示すようにレーザーカット等により電気的
にオープン状態にする。これにより各ＭＯＳ−ＦＥＴ２
ａ、２ｂのゲート端子が分離される。
びＲ６は、ＭＯＳ−ＦＥＴ２ａ、２ｂのそれぞれのゲー
ト端子から通常使用回路とは独立してそれぞれバーンイ
ン試験用外部接続端子２０に接続される、バーンイン試
験電圧供給線５に挿入されている。組立中間段階もしく
は最終段階でバーンイン試験を行う場合、ＭＯＳ−ＦＥ
Ｔ２ａ、２ｂをオフするように制御信号を外部接続端子
１２、１３に印加し、外部接続端子２０より、バーンイ
ン試験電圧を印加する。この電圧値は例えばＭＯＳ−Ｆ
ＥＴ２ａ、２ｂのソース電位に対し約２５Ｖである。こ
のとき制御ＩＣ１の出力段の回路素子破壊を防止する為
に、ダイオード６ａ、６ｂを挿入する。また、通常動作
時のＭＯＳ−ＦＥＴ２ａ、２ｂのスイッチング（オン、
オフ）速度が極端に遅くならないように、抵抗体Ｒ１、
Ｒ２、Ｒ３、Ｒ４と制御ＩＣ１のドライブ能力を設定す
る。バーンインが終了後は、正常な回路に支障がないよ
うに、厚膜法などで形成された抵抗Ｒ５、Ｒ６もしくは
配線パターンである電圧供給線５の一部を電気的遮断部
７ａ、７ｂで示すようにレーザーカット等により電気的
にオープン状態にする。これにより各ＭＯＳ−ＦＥＴ２
ａ、２ｂのゲート端子が分離される。
【００１９】なお、上記実施例では抵抗Ｒ５，Ｒ６を介
してＭＯＳ−ＦＥＴ２ａ、２ｂのゲート端子が外部接続
端子２０に接続しているが、抵抗Ｒ５，Ｒ６は介さず直
接結線されていても、バーンイン試験後に電気的にオー
プン状態にすれば同様な効果を得ることができる。ま
た、パワーＭＯＳ−ＦＥＴ素子は２個以上の複数個であ
れば全てのパワーＭＯＳ−ＦＥＴもしくは、数個ずつの
ＭＯＳ−ＦＥＴ素子を組み合わせて、ゲート端子同士を
抵抗を介すか直接接続してもよい。バーンイン試験用外
部接続端子２０については、実施例１と同様、回路基板
３上にバーンイン試験用内部接続端子２０ａとして構成
し、混成集積回路装置の製造中間段階にて、プローブピ
ン等で電圧を印加してバーンイン試験を行っても同様な
効果を得ることができる。
してＭＯＳ−ＦＥＴ２ａ、２ｂのゲート端子が外部接続
端子２０に接続しているが、抵抗Ｒ５，Ｒ６は介さず直
接結線されていても、バーンイン試験後に電気的にオー
プン状態にすれば同様な効果を得ることができる。ま
た、パワーＭＯＳ−ＦＥＴ素子は２個以上の複数個であ
れば全てのパワーＭＯＳ−ＦＥＴもしくは、数個ずつの
ＭＯＳ−ＦＥＴ素子を組み合わせて、ゲート端子同士を
抵抗を介すか直接接続してもよい。バーンイン試験用外
部接続端子２０については、実施例１と同様、回路基板
３上にバーンイン試験用内部接続端子２０ａとして構成
し、混成集積回路装置の製造中間段階にて、プローブピ
ン等で電圧を印加してバーンイン試験を行っても同様な
効果を得ることができる。
【００２０】実施例３．図３はこの発明の第３の発明に
よる混成集積回路装置の一実施例を概略的に示す図であ
る。この実施例では実施例２の混成集積回路装置におい
て、バーンイン試験終了後も、通常の回路に支障がない
ように各抵抗Ｒ７〜Ｒ１２の抵抗値を設定したものであ
る。
よる混成集積回路装置の一実施例を概略的に示す図であ
る。この実施例では実施例２の混成集積回路装置におい
て、バーンイン試験終了後も、通常の回路に支障がない
ように各抵抗Ｒ７〜Ｒ１２の抵抗値を設定したものであ
る。
【００２１】ＭＯＳ−ＦＥＴ２ａ、２ｂのゲート・ソー
ス間しきい値電圧と通常動作時のゲート・ソース間印加
電圧、バーンイン試験時のゲート・ソース間印加電圧の
それぞれの値と、抵抗Ｒ７、Ｒ８、Ｒ１１およびＲ９、
Ｒ１０、Ｒ１２の値を適正に設定する。こうすることに
より、抵抗Ｒ１１、Ｒ１２同士の結線はそのままの状態
にしていても、通常動作には支障がない装置を得ること
ができる。
ス間しきい値電圧と通常動作時のゲート・ソース間印加
電圧、バーンイン試験時のゲート・ソース間印加電圧の
それぞれの値と、抵抗Ｒ７、Ｒ８、Ｒ１１およびＲ９、
Ｒ１０、Ｒ１２の値を適正に設定する。こうすることに
より、抵抗Ｒ１１、Ｒ１２同士の結線はそのままの状態
にしていても、通常動作には支障がない装置を得ること
ができる。
【００２２】
【発明の効果】上記のようにこの発明の第１の発明の混
成集積回路装置では、回路基板上にベアチップ状態の少
なくとも１つのパワーＭＯＳ−ＦＥＴおよびこれの制御
のための制御ＩＣを実装した混成集積回路装置におい
て、制御ＩＣと独立してパワーＭＯＳ−ＦＥＴのゲート
端子にバーンイン用の試験電圧を供給するバーンイン試
験電圧供給線を設けたことにより、効果的にかつ簡単に
バーンイン試験が行え、製造コストも削減でき、安価で
かつ不良のない信頼性の高い混成集積回路装置を提供で
きる効果が得られる。
成集積回路装置では、回路基板上にベアチップ状態の少
なくとも１つのパワーＭＯＳ−ＦＥＴおよびこれの制御
のための制御ＩＣを実装した混成集積回路装置におい
て、制御ＩＣと独立してパワーＭＯＳ−ＦＥＴのゲート
端子にバーンイン用の試験電圧を供給するバーンイン試
験電圧供給線を設けたことにより、効果的にかつ簡単に
バーンイン試験が行え、製造コストも削減でき、安価で
かつ不良のない信頼性の高い混成集積回路装置を提供で
きる効果が得られる。
【００２３】また、この発明の第２の発明の混成集積回
路装置では、特に回路基板上に複数のパワーＭＯＳ−Ｆ
ＥＴを実装した混成集積回路装置において、各パワーＭ
ＯＳ−ＦＥＴのゲート端子にそれぞれ接続されて、制御
ＩＣと独立して各ゲート端子にバーンイン用の試験電圧
を供給するバーンイン試験電圧供給線を設け、バーンイ
ン試験終了後に各パワーＭＯＳ−ＦＥＴのゲート端子を
電気的に分離するようにしたので、さらに効率良くバー
ンイン試験が行え、より安価で信頼性の高い混成集積回
路装置を提供できる効果が得られる。
路装置では、特に回路基板上に複数のパワーＭＯＳ−Ｆ
ＥＴを実装した混成集積回路装置において、各パワーＭ
ＯＳ−ＦＥＴのゲート端子にそれぞれ接続されて、制御
ＩＣと独立して各ゲート端子にバーンイン用の試験電圧
を供給するバーンイン試験電圧供給線を設け、バーンイ
ン試験終了後に各パワーＭＯＳ−ＦＥＴのゲート端子を
電気的に分離するようにしたので、さらに効率良くバー
ンイン試験が行え、より安価で信頼性の高い混成集積回
路装置を提供できる効果が得られる。
【００２４】また、この発明の第３の発明の混成集積回
路装置では、第２の発明の回路装置において、各ゲート
端子にバーンイン用の試験電圧を供給するバーンイン試
験電圧供給線に通常動作に支障が生じないようなそれぞ
れ所定の抵抗値を有する抵抗を挿入したので、バーンイ
ン試験後も各パワーＭＯＳ−ＦＥＴのゲート端子を電気
的に分離する必要がなく、さらに効果的かつ効率良くバ
ーンイン試験が行え、安価で信頼性の高い混成集積回路
装置を提供できる効果が得られる。
路装置では、第２の発明の回路装置において、各ゲート
端子にバーンイン用の試験電圧を供給するバーンイン試
験電圧供給線に通常動作に支障が生じないようなそれぞ
れ所定の抵抗値を有する抵抗を挿入したので、バーンイ
ン試験後も各パワーＭＯＳ−ＦＥＴのゲート端子を電気
的に分離する必要がなく、さらに効果的かつ効率良くバ
ーンイン試験が行え、安価で信頼性の高い混成集積回路
装置を提供できる効果が得られる。
【図１】この発明の第１の発明による混成集積回路装置
の一実施例を概略的に示す回路図である。
の一実施例を概略的に示す回路図である。
【図２】この発明の第２の発明による混成集積回路装置
の一実施例を概略的に示す回路図である。
の一実施例を概略的に示す回路図である。
【図３】この発明の第３の発明による混成集積回路装置
の一実施例を概略的に示す回路図である。
の一実施例を概略的に示す回路図である。
【図４】この種の混成集積回路装置を内蔵したパワー制
御ユニットの外観を示す展開斜視図である。
御ユニットの外観を示す展開斜視図である。
【図５】従来の混成集積回路装置を概略的に示す回路図
である。
である。
１ 制御ＩＣ ２ パワーＭＯＳ−ＦＥＴ ２ａ パワーＭＯＳ−ＦＥＴ ２ｂ パワーＭＯＳ−ＦＥＴ ３ 回路基板 ４ 制御電圧供給線 ４ａ 制御電圧供給線 ４ｂ 制御電圧供給線 ５ バーンイン試験電圧供給線 ６ ダイオード ６ａ ダイオード ６ｂ ダイオード ７ａ 電気的遮断部 ７ｂ 電気的遮断部 ２０ バーンイン試験用外部接続端子 ２０ａ バーンイン試験用内部接続端子
Claims (3)
- 【請求項１】 回路基板上に少なくともベアチップ状態
のパワーＭＯＳ−ＦＥＴおよびこれの制御のための制御
ＩＣを実装した混成集積回路装置であって、 それぞれゲート端子、ドレイン端子およびソース端子を
有する少なくとも１つのベアチップ状態のパワーＭＯＳ
−ＦＥＴと、 このパワーＭＯＳ−ＦＥＴのオン・オフ制御を行うため
にゲート端子に制御電圧を供給する制御ＩＣと、 この制御ＩＣで発生される制御電圧を上記パワーＭＯＳ
−ＦＥＴのゲート端子に導く制御電圧供給線と、 上記パワーＭＯＳ−ＦＥＴのゲート端子に接続され上記
制御ＩＣと独立してバーンイン用の試験電圧を供給する
バーンイン試験手段と、 上記各部分を実装した回路基板と、 からなる混成集積回路装置。 - 【請求項２】 回路基板上に少なくともベアチップ状態
のパワーＭＯＳ−ＦＥＴおよびこれの制御のための制御
ＩＣを実装した混成集積回路装置であって、 それぞれゲート端子、ドレイン端子およびソース端子を
有する複数のベアチップ状態のパワーＭＯＳ−ＦＥＴ
と、 これらのパワーＭＯＳ−ＦＥＴのオン・オフ制御を行う
ために各ゲート端子に制御電圧を供給する制御ＩＣと、 この制御ＩＣで発生される制御電圧を上記各パワーＭＯ
Ｓ−ＦＥＴのゲート端子に導く制御電圧供給線と、 上記各パワーＭＯＳ−ＦＥＴのゲート端子にそれぞれ接
続されて、上記制御ＩＣと独立して上記各ゲート端子に
バーンイン用の試験電圧を供給するバーンイン試験手段
と、 バーンイン試験終了後に上記各パワーＭＯＳ−ＦＥＴの
ゲート端子を電気的に分離するために電気的にオープン
状態される、上記バーンイン試験手段に設けられ電気的
遮断部と、 上記各部分を実装した回路基板と、 からなる混成集積回路装置。 - 【請求項３】 回路基板上に少なくともベアチップ状態
のパワーＭＯＳ−ＦＥＴおよびこれの制御のための制御
ＩＣを実装した混成集積回路装置であって、 それぞれゲート端子、ドレイン端子およびソース端子を
有する複数のベアチップ状態のパワーＭＯＳ−ＦＥＴ
と、 これらのパワーＭＯＳ−ＦＥＴのオン・オフ制御を行う
ために各ゲート端子に制御電圧を供給する制御ＩＣと、 この制御ＩＣで発生される制御電圧を上記各パワーＭＯ
Ｓ−ＦＥＴのゲート端子に導く制御電圧供給線と、 通常動作に支障が生じないようなそれぞれ所定の抵抗値
の抵抗を介して上記各パワーＭＯＳ−ＦＥＴのゲート端
子にそれぞれ接続されて、上記制御ＩＣと独立して上記
各ゲート端子にバーンイン用の試験電圧を供給するバー
ンイン試験手段と、 上記各部分を実装した回路基板と、 からなる混成集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276269A JP2922733B2 (ja) | 1992-10-14 | 1992-10-14 | 混成集積回路装置 |
| US08/135,556 US5393991A (en) | 1992-10-14 | 1993-10-14 | Hybrid integrated circuit device having burn-in testing means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276269A JP2922733B2 (ja) | 1992-10-14 | 1992-10-14 | 混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06130131A true JPH06130131A (ja) | 1994-05-13 |
| JP2922733B2 JP2922733B2 (ja) | 1999-07-26 |
Family
ID=17567090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4276269A Expired - Lifetime JP2922733B2 (ja) | 1992-10-14 | 1992-10-14 | 混成集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5393991A (ja) |
| JP (1) | JP2922733B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1677122A1 (en) * | 1994-02-17 | 2006-07-05 | Fuji Electric Co. Ltd. | Integrated semiconductor device |
| JP2012042281A (ja) * | 2010-08-17 | 2012-03-01 | Fuji Electric Co Ltd | 半導体集積回路および半導体集積回路に対するゲートスクリーニング試験の方法 |
| WO2020217925A1 (ja) * | 2019-04-23 | 2020-10-29 | 日立オートモティブシステムズ株式会社 | 半導体集積回路装置および半導体集積回路装置の検査方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3228589B2 (ja) * | 1993-03-15 | 2001-11-12 | 株式会社東芝 | マルチチップモジュール |
| JPH11204598A (ja) * | 1998-01-16 | 1999-07-30 | Mitsubishi Electric Corp | ハイブリッドｉｃ |
| JP3585401B2 (ja) * | 1999-08-12 | 2004-11-04 | 株式会社日立製作所 | エンジン制御装置 |
| US6894567B2 (en) * | 2001-12-04 | 2005-05-17 | Koninklijke Philips Electronics N.V. | ESD protection circuit for use in RF CMOS IC design |
| JP2008034671A (ja) * | 2006-07-31 | 2008-02-14 | Yamaha Motor Co Ltd | 配線基板およびそれを備えた鞍乗型車両 |
| KR102071078B1 (ko) | 2012-12-06 | 2020-01-30 | 매그나칩 반도체 유한회사 | 멀티 칩 패키지 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036380A (en) * | 1988-03-28 | 1991-07-30 | Digital Equipment Corp. | Burn-in pads for tab interconnects |
| JPH04152651A (ja) * | 1990-10-17 | 1992-05-26 | Mitsubishi Electric Corp | ウエハバーンイン装置 |
| JPH04199864A (ja) * | 1990-11-29 | 1992-07-21 | Mitsubishi Electric Corp | バーンイン基板配線チェック用デバイス |
-
1992
- 1992-10-14 JP JP4276269A patent/JP2922733B2/ja not_active Expired - Lifetime
-
1993
- 1993-10-14 US US08/135,556 patent/US5393991A/en not_active Expired - Lifetime
Cited By (6)
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|---|---|---|---|---|
| EP1677122A1 (en) * | 1994-02-17 | 2006-07-05 | Fuji Electric Co. Ltd. | Integrated semiconductor device |
| EP1677121A1 (en) * | 1994-02-17 | 2006-07-05 | Fuji Electric Co. Ltd. | Integrated semiconductor device |
| JP2012042281A (ja) * | 2010-08-17 | 2012-03-01 | Fuji Electric Co Ltd | 半導体集積回路および半導体集積回路に対するゲートスクリーニング試験の方法 |
| WO2020217925A1 (ja) * | 2019-04-23 | 2020-10-29 | 日立オートモティブシステムズ株式会社 | 半導体集積回路装置および半導体集積回路装置の検査方法 |
| JPWO2020217925A1 (ja) * | 2019-04-23 | 2020-10-29 | ||
| US11808807B2 (en) | 2019-04-23 | 2023-11-07 | Hitachi Astemo, Ltd. | Semiconductor integrated circuit device and inspection method for semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2922733B2 (ja) | 1999-07-26 |
| US5393991A (en) | 1995-02-28 |
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