JPH04346452A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04346452A JPH04346452A JP3119776A JP11977691A JPH04346452A JP H04346452 A JPH04346452 A JP H04346452A JP 3119776 A JP3119776 A JP 3119776A JP 11977691 A JP11977691 A JP 11977691A JP H04346452 A JPH04346452 A JP H04346452A
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- JP
- Japan
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- transistor
- chips
- chip
- wafer
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- Pending
Links
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- 238000012360 testing method Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 4
- 235000012431 wafers Nutrition 0.000 description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ウエハ状態において各
チップのバーンインを実施することができるようにした
半導体集積回路に関するものである。
チップのバーンインを実施することができるようにした
半導体集積回路に関するものである。
【０００２】
【従来の技術】半導体集積回路のバーンインは、従来は
アセンブリ完了品について実施されており、ウエハ状態
でのバーンインは適当な手段がないため、一般には実施
されていない。
アセンブリ完了品について実施されており、ウエハ状態
でのバーンインは適当な手段がないため、一般には実施
されていない。
【０００３】
【発明が解決しようとする課題】上記のように従来の半
導体集積回路においては、ウエハ状態での各チップのバ
ーンインを行うために必要な回路上の構成が形成されて
いないため、ウエハ状態での各チップのバーンインは実
施できなかった。
導体集積回路においては、ウエハ状態での各チップのバ
ーンインを行うために必要な回路上の構成が形成されて
いないため、ウエハ状態での各チップのバーンインは実
施できなかった。
【０００４】本発明は、上記のような従来の問題点を解
消するためになされたもので、ウエハ状態での各チップ
のバーンインンが実施できるとともに、バーンイン後の
ウエハテストもできる半導体集積回路を得ることを目的
とする。
消するためになされたもので、ウエハ状態での各チップ
のバーンインンが実施できるとともに、バーンイン後の
ウエハテストもできる半導体集積回路を得ることを目的
とする。
【０００５】
【課題を解決するための手段】本発明に係る半導体集積
回路は、ウエハ状態の各チップに形成されたボンディン
グパッドに接続されたＭＯＳトランジスタと、このＭＯ
Ｓトランジスタのゲートに一端が接続され、他端をＧＮ
Ｄに接続した抵抗体と、ゲートと抵抗体との接続部に接
続したバーンイン用の信号ラインとを備え、バーンイン
用の信号ラインを各チップ間のダイシングラインに形成
したものである。
回路は、ウエハ状態の各チップに形成されたボンディン
グパッドに接続されたＭＯＳトランジスタと、このＭＯ
Ｓトランジスタのゲートに一端が接続され、他端をＧＮ
Ｄに接続した抵抗体と、ゲートと抵抗体との接続部に接
続したバーンイン用の信号ラインとを備え、バーンイン
用の信号ラインを各チップ間のダイシングラインに形成
したものである。
【０００６】
【作用】本発明においては、バーンイン用の信号ライン
をウエハから各チップに分離するダイシングラインに形
成したので、各チップのバーンインがウエハ状態で行え
るとともに、バーンイン終了後は、バーンイン用の信号
ラインはダイシング工程にて切除される。
をウエハから各チップに分離するダイシングラインに形
成したので、各チップのバーンインがウエハ状態で行え
るとともに、バーンイン終了後は、バーンイン用の信号
ラインはダイシング工程にて切除される。
【０００７】
【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明の一実施例を示すバーンイン用回路が
付加された半導体集積回路のウエハ状態の平面図で、１
チップ部分とその周辺を拡大して示したものであり、図
２は、図１の主要部分Ｗを拡大した平面図であり、図３
はバーンイン用回路の構成を示す回路図である。これら
の図において、１はチップで、ダイシングライン２から
分離される。３は前記チップ１に形成されたボンディン
グパッドである。ボンディングパッド３はＮ−ＭＯＳト
ランジスタ（以下、単にトランジスタという）１４のソ
ース４に接続されており、トランジスタ１４のゲート５
は、抵抗体７を介してＧＮＤ８へ接続されている。また
、ゲート５にはバーンイン用の信号ラインである、トラ
ンジスタコントロール信号ライン１１，１３が接続され
ている。トランジスタ１４のドレイン６には、バーンイ
ン用の信号ラインである電源ラインまたは入力信号ライ
ン１０，１２が接続されている。なお、図２において、
３，８，１２，１３のそれぞれはアルミ配線からなり、
５，１０，１１のそれぞれは前記アルミ配線より下を通
るポリシリコンまたはアルミ配線からなり、７はポリシ
リコンまたは拡散層による抵抗体、９はガラスコート、
その他の破線はコンタクトを表す。
る。図１は本発明の一実施例を示すバーンイン用回路が
付加された半導体集積回路のウエハ状態の平面図で、１
チップ部分とその周辺を拡大して示したものであり、図
２は、図１の主要部分Ｗを拡大した平面図であり、図３
はバーンイン用回路の構成を示す回路図である。これら
の図において、１はチップで、ダイシングライン２から
分離される。３は前記チップ１に形成されたボンディン
グパッドである。ボンディングパッド３はＮ−ＭＯＳト
ランジスタ（以下、単にトランジスタという）１４のソ
ース４に接続されており、トランジスタ１４のゲート５
は、抵抗体７を介してＧＮＤ８へ接続されている。また
、ゲート５にはバーンイン用の信号ラインである、トラ
ンジスタコントロール信号ライン１１，１３が接続され
ている。トランジスタ１４のドレイン６には、バーンイ
ン用の信号ラインである電源ラインまたは入力信号ライ
ン１０，１２が接続されている。なお、図２において、
３，８，１２，１３のそれぞれはアルミ配線からなり、
５，１０，１１のそれぞれは前記アルミ配線より下を通
るポリシリコンまたはアルミ配線からなり、７はポリシ
リコンまたは拡散層による抵抗体、９はガラスコート、
その他の破線はコンタクトを表す。
【０００８】次に、動作について説明する。ウエハ状態
で各チップ１のバーンインを行う場合には、トランジス
タコントロール信号ライン１３に正のゲート電圧を印加
し、トランジスタ１４をＯＮさせる。そして、電源ライ
ンまたは入力信号ライン１２に電圧を印加して、各チッ
プ１のバーンインを行う。ウエハテストを行う場合は、
トランジスタコントロール信号ライン１３をＧＮＤレベ
ルにすることにより、トランジスタ１４をＯＦＦにして
、通常のウエハテストを行う。バーンイン用の電源ライ
ンや信号ラインは、ダイシングライン２の中に作り込ん
であるため、ダイシング工程において切除される。切除
されればトランジスタ１４のゲート５は常に抵抗体７を
介してＧＮＤ８に落されることになり、トランジスタ１
４は常にＯＦＦとなる。こうして各端子は電気的に完全
に独立した端子となる。
で各チップ１のバーンインを行う場合には、トランジス
タコントロール信号ライン１３に正のゲート電圧を印加
し、トランジスタ１４をＯＮさせる。そして、電源ライ
ンまたは入力信号ライン１２に電圧を印加して、各チッ
プ１のバーンインを行う。ウエハテストを行う場合は、
トランジスタコントロール信号ライン１３をＧＮＤレベ
ルにすることにより、トランジスタ１４をＯＦＦにして
、通常のウエハテストを行う。バーンイン用の電源ライ
ンや信号ラインは、ダイシングライン２の中に作り込ん
であるため、ダイシング工程において切除される。切除
されればトランジスタ１４のゲート５は常に抵抗体７を
介してＧＮＤ８に落されることになり、トランジスタ１
４は常にＯＦＦとなる。こうして各端子は電気的に完全
に独立した端子となる。
【０００９】なお、上記実施例では、トランジスタ１４
の接続方法として、トランジスタ１４のドレイン６を電
源ラインまたは入力信号ライン１０，１２に接続してい
るが、ドレイン６は電源ラインに接続し、ゲート５を電
源ラインまたは入力信号ライン１２に接続してもよい。 この場合、入力信号のＨレベルは電源電圧となる。
の接続方法として、トランジスタ１４のドレイン６を電
源ラインまたは入力信号ライン１０，１２に接続してい
るが、ドレイン６は電源ラインに接続し、ゲート５を電
源ラインまたは入力信号ライン１２に接続してもよい。 この場合、入力信号のＨレベルは電源電圧となる。
【００１０】
【発明の効果】以上説明したように、本発明によれば、
各チップ間のダイシングライン中に前記各チップをバー
ンインする信号ラインを設けたので、ウエハ状態で各チ
ップのバーンインを行うことができ、最終製品段階での
バーンインが省略または簡略化できるため、スクリーニ
ングコストの低減と後工程の工期短縮を図ることができ
る。
各チップ間のダイシングライン中に前記各チップをバー
ンインする信号ラインを設けたので、ウエハ状態で各チ
ップのバーンインを行うことができ、最終製品段階での
バーンインが省略または簡略化できるため、スクリーニ
ングコストの低減と後工程の工期短縮を図ることができ
る。
【図１】１チップを拡大したウエハの平面図である。
【図２】本発明のバーンイン用回路を形成した図１の拡
大パターン図である。
大パターン図である。
【図３】本発明のバーンイン用の回路図である。
１ チップ
２ ダイシングライン
３ ボンディングパッド
４ ＭＯＳトランジスタのソース５ ＭＯ
Ｓトランジスタのゲート６ ＭＯＳトランジスタ
のドレイン７ 抵抗体 ８ ＧＮＤ配線 ９ ガラスコート
Ｓトランジスタのゲート６ ＭＯＳトランジスタ
のドレイン７ 抵抗体 ８ ＧＮＤ配線 ９ ガラスコート
Claims (1)
- 【請求項１】ウエハ状態の各チップに形成されたボンデ
ィングパッドに接続されたＭＯＳトランジスタと、この
ＭＯＳトランジスタのゲートに一端が接続され、他端を
ＧＮＤに接続した抵抗体と、前記ゲートと抵抗体との接
続部に接続したバーンイン用の信号ラインとを備え、前
記バーンイン用の信号ラインを前記各チップ間のダイシ
ングライン中に形成したことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119776A JPH04346452A (ja) | 1991-05-24 | 1991-05-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119776A JPH04346452A (ja) | 1991-05-24 | 1991-05-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346452A true JPH04346452A (ja) | 1992-12-02 |
Family
ID=14769938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3119776A Pending JPH04346452A (ja) | 1991-05-24 | 1991-05-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346452A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037794A (en) * | 1998-03-19 | 2000-03-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device testing apparatus and testing method thereof |
| CN104576738A (zh) * | 2013-10-17 | 2015-04-29 | 英飞凌科技股份有限公司 | 半导体器件和处理方法 |
-
1991
- 1991-05-24 JP JP3119776A patent/JPH04346452A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037794A (en) * | 1998-03-19 | 2000-03-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device testing apparatus and testing method thereof |
| CN104576738A (zh) * | 2013-10-17 | 2015-04-29 | 英飞凌科技股份有限公司 | 半导体器件和处理方法 |
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