JPS63124443A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63124443A JPS63124443A JP27070086A JP27070086A JPS63124443A JP S63124443 A JPS63124443 A JP S63124443A JP 27070086 A JP27070086 A JP 27070086A JP 27070086 A JP27070086 A JP 27070086A JP S63124443 A JPS63124443 A JP S63124443A
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- aging
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Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ウェハ状態でエージングを可能とした半導
体装置に関するものである。
体装置に関するものである。
半導体装置、特にＭＯＳ型半導体集積回路においては、
短時間で発生する初期不良が無視し得す、これらの不良
品を除去するためスクリーニングが必要となる。
短時間で発生する初期不良が無視し得す、これらの不良
品を除去するためスクリーニングが必要となる。
しかしながら、従来のスクリーニングは樹脂封止後の半
導体装置について行うことからエージングは各チップご
とに行う必要があった。以下第３図によって従来の半導
体装置のエージング方法を説明する。
導体装置について行うことからエージングは各チップご
とに行う必要があった。以下第３図によって従来の半導
体装置のエージング方法を説明する。
第３図において、１はエージング基板、２はこのエージ
ング基板１上に取り付けられたソケットであり、各種の
信号が入力されるようになっている。３は前記ソケット
２上にセットされる樹脂封止された半導体装置である。
ング基板１上に取り付けられたソケットであり、各種の
信号が入力されるようになっている。３は前記ソケット
２上にセットされる樹脂封止された半導体装置である。
次に動作について説明する。エージング基板１に取り付
けられたソケット２に樹脂封止された半導体装置３を挿
入する。エージング基板１には所要の配線（図示せず）
が施され、その配線には各種のクロックや電圧（Ｖｏｏ
、 Ｖｓｓ）が印加されている。その信号はソケット
２を通じて半導体装置３に入力され、エージングが行わ
れる。良く知られているように高温、高バイアスでのエ
ージングがスクリーニング方法として最も効果が犬きい
。
けられたソケット２に樹脂封止された半導体装置３を挿
入する。エージング基板１には所要の配線（図示せず）
が施され、その配線には各種のクロックや電圧（Ｖｏｏ
、 Ｖｓｓ）が印加されている。その信号はソケット
２を通じて半導体装置３に入力され、エージングが行わ
れる。良く知られているように高温、高バイアスでのエ
ージングがスクリーニング方法として最も効果が犬きい
。
上記のように、従来の半導体装置のスクリーニングは、
樹脂封止後に実施しているので、各チップごとにエージ
ングしなければならず、作業性の低下とともに、コスト
が高くなる等の問題点があった・ この発明は、上記のような問題点を解消するためになさ
れたもので、ウェハの段階でエージングを可能とした半
導体装置を得ることを目的とする。
樹脂封止後に実施しているので、各チップごとにエージ
ングしなければならず、作業性の低下とともに、コスト
が高くなる等の問題点があった・ この発明は、上記のような問題点を解消するためになさ
れたもので、ウェハの段階でエージングを可能とした半
導体装置を得ることを目的とする。
この発明に係る半導体装置は、ウェハ状態での各半導体
チップの所定の入力端子を所定の共通配線に接続し、こ
れらの共通配線をウェハ端に設けた所定の共通入力端子
に接続したものである。
チップの所定の入力端子を所定の共通配線に接続し、こ
れらの共通配線をウェハ端に設けた所定の共通入力端子
に接続したものである。
この発明においては、各半導体チップの入力端子が共通
配線に接続され、この共通配線を共通入力端子に接続し
たことから、共通入力端子にエージングに必要な信号を
与えることで半導体ウェハ上の全ての半導体チップが同
時にエージングされる。
配線に接続され、この共通配線を共通入力端子に接続し
たことから、共通入力端子にエージングに必要な信号を
与えることで半導体ウェハ上の全ての半導体チップが同
時にエージングされる。
〔実施例〕
以下、この発明の一実施例を図面について説明する。
第１図はこの発明の半導体装置の一実施例を示す平面図
であり、第２図は、第１図の要部の詳細を拡大して示し
た平面図である。これらの図において、１１は半導体ウ
ェハ、１２は前記半導体ウェハ１１をスクライブして得
られる半導体チップ、１３ａ、１３ｂは前記半導体ウェ
ハ１１の端部に設けられた共通入力端子である。また、
１４ａ、１４ｂは前記半導体チップ１２内の入力端子１
２ａ、１２ｂと半導体ウェハ１１上の共通入力端子１３
ａ、１３ｂ間を結んだ共通配線で、例えばポリシリコン
等により形成される。
であり、第２図は、第１図の要部の詳細を拡大して示し
た平面図である。これらの図において、１１は半導体ウ
ェハ、１２は前記半導体ウェハ１１をスクライブして得
られる半導体チップ、１３ａ、１３ｂは前記半導体ウェ
ハ１１の端部に設けられた共通入力端子である。また、
１４ａ、１４ｂは前記半導体チップ１２内の入力端子１
２ａ、１２ｂと半導体ウェハ１１上の共通入力端子１３
ａ、１３ｂ間を結んだ共通配線で、例えばポリシリコン
等により形成される。
次に動作について説明する。
樹脂封止前のウェハ状態において、半導体ウェハ１１内
の各半導体チップ１２の同一入力端子１２ａと１２ｂを
共通配線１４ａ、１４ｂにそれぞれ接続し、これらの共
通配線１４ａ、１４ｂを半導体ウェハ１１の端部、すな
わち外周部分の一箇所に設けた共通入力端子１３ａ、１
３ｂに接続し、この共通入力端子１３ａ、１３ｂを通じ
て信号（クロックや電源）を入力し、それぞれの半導体
チップ１２を同時にエージングする。
の各半導体チップ１２の同一入力端子１２ａと１２ｂを
共通配線１４ａ、１４ｂにそれぞれ接続し、これらの共
通配線１４ａ、１４ｂを半導体ウェハ１１の端部、すな
わち外周部分の一箇所に設けた共通入力端子１３ａ、１
３ｂに接続し、この共通入力端子１３ａ、１３ｂを通じ
て信号（クロックや電源）を入力し、それぞれの半導体
チップ１２を同時にエージングする。
エージング後はウェハテストを実施し良品をスクライブ
して樹脂封止する。さらに、各半導体チップ１２と共通
入力端子１３ａ、１３ｂ間を接続した共通配線１４ａ、
１４ｂは、この共通配線１４ａ、１４ｂがリークしたり
、特性異常を示したりしないように、例えばレーザで完
全に切断する。
して樹脂封止する。さらに、各半導体チップ１２と共通
入力端子１３ａ、１３ｂ間を接続した共通配線１４ａ、
１４ｂは、この共通配線１４ａ、１４ｂがリークしたり
、特性異常を示したりしないように、例えばレーザで完
全に切断する。
なお、上記実施例では共通配線１４ａ、１４ｂをポリシ
リコンを用いて形成したが、その他Ａ見、ＭｏＳｉ２．
ＷＳｉ２などを用いてもよい。また、その共通配＆１１
４ａ、１４ｂの切断方法もレーザ以外の方法でもよく、
切断後の配線がリークしたり、他の特性上の影響を与え
たりしないようになっていればよい。
リコンを用いて形成したが、その他Ａ見、ＭｏＳｉ２．
ＷＳｉ２などを用いてもよい。また、その共通配＆１１
４ａ、１４ｂの切断方法もレーザ以外の方法でもよく、
切断後の配線がリークしたり、他の特性上の影響を与え
たりしないようになっていればよい。
また、上記実施例における半導体チップの数は、第２ｒ
Ｉ！Ｊに示した４個に限られるものでなく、ウェハ状態
の半導体チップ全てを対象とするものである。
Ｉ！Ｊに示した４個に限られるものでなく、ウェハ状態
の半導体チップ全てを対象とするものである。
以上説明したようにこの発明は、ウェハ状態の各半導体
チップの所定の入力端子を所定の共通配線に接続し、こ
れらの共通配線をウェハ端に設けた所定の共通入力端子
に接続したので、モールド封止前のウェハ状態において
各半導体チップをエージングすることができる。そして
、エージング不良をウェハ段階でリジェクトできるため
、コスト低減につながるとともに、最終製品でのエージ
ングという煩雑さが省略できるため、安価で精度の高い
半導体装置が得られる効果がある。
チップの所定の入力端子を所定の共通配線に接続し、こ
れらの共通配線をウェハ端に設けた所定の共通入力端子
に接続したので、モールド封止前のウェハ状態において
各半導体チップをエージングすることができる。そして
、エージング不良をウェハ段階でリジェクトできるため
、コスト低減につながるとともに、最終製品でのエージ
ングという煩雑さが省略できるため、安価で精度の高い
半導体装置が得られる効果がある。
第１図はこの発明の一実施例を示す半導体ウェハの平面
図、第２図は、第１図の要部の詳細を拡大して示した平
面図、第３図は従来の半導体装置のエージング方法を説
明する斜視図である。 図において、１１は半導体ウェハ、１２ａ。 Ｔ２ｂは入力端子、１３ａ、１３ｂは共通入力端子、１
４ａ、１４ｂは共通配線である。 なお、各図中の同一符号は同一または相当部分を示す。
図、第２図は、第１図の要部の詳細を拡大して示した平
面図、第３図は従来の半導体装置のエージング方法を説
明する斜視図である。 図において、１１は半導体ウェハ、１２ａ。 Ｔ２ｂは入力端子、１３ａ、１３ｂは共通入力端子、１
４ａ、１４ｂは共通配線である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- ウェハ状態での各半導体チップの所定の入力端子を所
定の共通配線に接続し、これらの共通配線をウェハ端に
設けた所定の共通入力端子に接続したことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27070086A JPS63124443A (ja) | 1986-11-13 | 1986-11-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27070086A JPS63124443A (ja) | 1986-11-13 | 1986-11-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124443A true JPS63124443A (ja) | 1988-05-27 |
Family
ID=17489741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27070086A Pending JPS63124443A (ja) | 1986-11-13 | 1986-11-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5489538A (en) * | 1992-08-21 | 1996-02-06 | Lsi Logic Corporation | Method of die burn-in |
| US6459285B1 (en) | 1999-03-15 | 2002-10-01 | Nec Corporation | Burn-in apparatus for screening plurality of semiconductor devices |
-
1986
- 1986-11-13 JP JP27070086A patent/JPS63124443A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5489538A (en) * | 1992-08-21 | 1996-02-06 | Lsi Logic Corporation | Method of die burn-in |
| US6459285B1 (en) | 1999-03-15 | 2002-10-01 | Nec Corporation | Burn-in apparatus for screening plurality of semiconductor devices |
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