JPH09246387A - 半導体ウェハおよびそれを用いた半導体集積回路装置、ならびに半導体集積回路装置の製造方法 - Google Patents
半導体ウェハおよびそれを用いた半導体集積回路装置、ならびに半導体集積回路装置の製造方法Info
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- JPH09246387A JPH09246387A JP4713896A JP4713896A JPH09246387A JP H09246387 A JPH09246387 A JP H09246387A JP 4713896 A JP4713896 A JP 4713896A JP 4713896 A JP4713896 A JP 4713896A JP H09246387 A JPH09246387 A JP H09246387A
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Abstract
(57)【要約】
【課題】 複数機能を持つＬＳＩの開発において、開発
期間の短縮、高密度な実装、複数の機能、伝送速度の短
縮が可能な半導体ウェハおよびそれを用いた半導体集積
回路技術を提供する。 【解決手段】 所定数の半導体チップによるグループ単
位で１つの集積回路を形成する通信用ＬＳＩであって、
互いに隣接して配置される４個の半導体チップ１〜４か
ら構成され、これらの半導体チップ１〜４の周囲にはス
クライブライン５、半導体チップ１〜４の間にはスクラ
イブライン６がそれぞれ設けられ、またスクライブライ
ン６を挟んで配線７が形成されている。このＬＳＩの開
発当初は、スクライブライン５，６で半導体チップ１〜
４を切断して、単体のＬＳＩとして改良設計とテスティ
ングが行われ、開発完了後は、これらの半導体チップ１
〜４を１つのＬＳＩとして切断して、複数機能を持つ通
信用ＬＳＩが完成される。
期間の短縮、高密度な実装、複数の機能、伝送速度の短
縮が可能な半導体ウェハおよびそれを用いた半導体集積
回路技術を提供する。 【解決手段】 所定数の半導体チップによるグループ単
位で１つの集積回路を形成する通信用ＬＳＩであって、
互いに隣接して配置される４個の半導体チップ１〜４か
ら構成され、これらの半導体チップ１〜４の周囲にはス
クライブライン５、半導体チップ１〜４の間にはスクラ
イブライン６がそれぞれ設けられ、またスクライブライ
ン６を挟んで配線７が形成されている。このＬＳＩの開
発当初は、スクライブライン５，６で半導体チップ１〜
４を切断して、単体のＬＳＩとして改良設計とテスティ
ングが行われ、開発完了後は、これらの半導体チップ１
〜４を１つのＬＳＩとして切断して、複数機能を持つ通
信用ＬＳＩが完成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置（ＬＳＩ）の製造技術に関し、特に複数機能を持つＬ
ＳＩにおいて各機能毎に開発要素が別の場合、また複合
した機能でもそれぞれ独立した機能で使用が可能な場合
の製造技術として好適な半導体ウェハおよびそれを用い
た半導体集積回路装置、ならびに半導体集積回路装置の
製造方法に適用して有効な技術に関する。
置（ＬＳＩ）の製造技術に関し、特に複数機能を持つＬ
ＳＩにおいて各機能毎に開発要素が別の場合、また複合
した機能でもそれぞれ独立した機能で使用が可能な場合
の製造技術として好適な半導体ウェハおよびそれを用い
た半導体集積回路装置、ならびに半導体集積回路装置の
製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、発明者が検討したところによ
れば、一般のＬＳＩでは複数機能を１つの半導体チップ
上に集約する努力がなされており、一方でこの方法はＬ
ＳＩの電気的試験におけるテスティングを複雑にし、開
発要素が大きい場合には困難を伴うため、ＬＳＩの１つ
に１つの機能を担当させ、異なる機能を持つＬＳＩを組
み合わせて使用する方法などが考えられる。
れば、一般のＬＳＩでは複数機能を１つの半導体チップ
上に集約する努力がなされており、一方でこの方法はＬ
ＳＩの電気的試験におけるテスティングを複雑にし、開
発要素が大きい場合には困難を伴うため、ＬＳＩの１つ
に１つの機能を担当させ、異なる機能を持つＬＳＩを組
み合わせて使用する方法などが考えられる。
【０００３】なお、このようなＬＳＩ技術に関しては、
たとえば特開平１−１４０６５１号公報のバーンイン用
回路付きウェハおよびそのダイシング方法などが挙げら
れる。この公報の技術概要は、バーンイン時の電源印加
方法を考慮して、半導体ウェハ上に電源端子とこの電源
端子から各セルへの電源配線を形成するようにしたもの
である。
たとえば特開平１−１４０６５１号公報のバーンイン用
回路付きウェハおよびそのダイシング方法などが挙げら
れる。この公報の技術概要は、バーンイン時の電源印加
方法を考慮して、半導体ウェハ上に電源端子とこの電源
端子から各セルへの電源配線を形成するようにしたもの
である。
【０００４】また、特開平１−２８７９４５号公報のゲ
ートアレイ方式半導体集積回路装置の製造方法には、基
本回路を規則的に配置したユニットを複数個備えた半導
体ウェハを形成し、１チップについて１個または複数個
のユニットを使用して品種毎の論理回路を構成するよう
にした技術が提案されている。
ートアレイ方式半導体集積回路装置の製造方法には、基
本回路を規則的に配置したユニットを複数個備えた半導
体ウェハを形成し、１チップについて１個または複数個
のユニットを使用して品種毎の論理回路を構成するよう
にした技術が提案されている。
【０００５】
【発明が解決しようとする課題】ところで、前記のよう
なＬＳＩを組み合わせて使用する技術においては、異な
る機能を持つＬＳＩを組み合わせて所定の回路機能を構
成するために、それぞれの異なる機能を持つＬＳＩの開
発が終了した後に、さらにこれらを組み合わせて所定の
機能を持つＬＳＩの開発が必要となる。
なＬＳＩを組み合わせて使用する技術においては、異な
る機能を持つＬＳＩを組み合わせて所定の回路機能を構
成するために、それぞれの異なる機能を持つＬＳＩの開
発が終了した後に、さらにこれらを組み合わせて所定の
機能を持つＬＳＩの開発が必要となる。
【０００６】従って、複数機能を持つＬＳＩの開発にお
いては、この開発期間が長くなるとともに、ＬＳＩの組
み合わせによる実装密度、さらにはＬＳＩ間の伝送線路
長による伝送速度などの課題が発生することが考えられ
る。
いては、この開発期間が長くなるとともに、ＬＳＩの組
み合わせによる実装密度、さらにはＬＳＩ間の伝送線路
長による伝送速度などの課題が発生することが考えられ
る。
【０００７】また、前記特開平１−１４０６５１号公報
の技術においては、各セル間には電源配線が形成される
ものの、この配線形成の目的は電源端子に電源を印加す
ることによってウェハ状態でバーンインを行うことがで
きるようにした技術であり、複数機能を持つＬＳＩの開
発を考慮したものではない。
の技術においては、各セル間には電源配線が形成される
ものの、この配線形成の目的は電源端子に電源を印加す
ることによってウェハ状態でバーンインを行うことがで
きるようにした技術であり、複数機能を持つＬＳＩの開
発を考慮したものではない。
【０００８】さらに、特開平１−２８７９４５号公報の
技術は、同じ機能を持つ１個または複数個のユニットか
ら１チップを構成して、ユニットの数に応じたゲート数
の異なる半導体集積回路装置を製造するための技術であ
り、異なる機能を組み合わせたＬＳＩの開発を目的とし
たものではない。
技術は、同じ機能を持つ１個または複数個のユニットか
ら１チップを構成して、ユニットの数に応じたゲート数
の異なる半導体集積回路装置を製造するための技術であ
り、異なる機能を組み合わせたＬＳＩの開発を目的とし
たものではない。
【０００９】そこで、本発明の目的は、複数機能を持つ
ＬＳＩの開発において、開発期間の短縮、高密度な実
装、複数の機能、伝送速度の短縮を可能とすることがで
きる半導体ウェハおよびそれを用いた半導体集積回路装
置、ならびに半導体集積回路装置の製造方法を提供する
ことにある。
ＬＳＩの開発において、開発期間の短縮、高密度な実
装、複数の機能、伝送速度の短縮を可能とすることがで
きる半導体ウェハおよびそれを用いた半導体集積回路装
置、ならびに半導体集積回路装置の製造方法を提供する
ことにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明の半導体ウェハは、スク
ライブラインに囲まれた複数個の半導体チップからなる
半導体ウェハに適用されるものであり、互いに隣接する
所定数の半導体チップによるグループ単位、かつこのグ
ループ単位内のそれぞれの半導体チップで所定の回路機
能を有するものである。
ライブラインに囲まれた複数個の半導体チップからなる
半導体ウェハに適用されるものであり、互いに隣接する
所定数の半導体チップによるグループ単位、かつこのグ
ループ単位内のそれぞれの半導体チップで所定の回路機
能を有するものである。
【００１３】この場合に、グループ単位内の半導体チッ
プはそれぞれ異なる回路機能を有し、これらの半導体チ
ップ間のスクライブラインを挟んで電気的に接続する配
線を形成し、さらにこの配線上に外部接続用の電極を形
成したり、それぞれの半導体チップを異なる大きさに形
成するようなＬＳＩ構造を採用するようにしたものであ
る。
プはそれぞれ異なる回路機能を有し、これらの半導体チ
ップ間のスクライブラインを挟んで電気的に接続する配
線を形成し、さらにこの配線上に外部接続用の電極を形
成したり、それぞれの半導体チップを異なる大きさに形
成するようなＬＳＩ構造を採用するようにしたものであ
る。
【００１４】また、本発明のＬＳＩは、前記半導体ウェ
ハをスクライブラインで切断してグループ単位に分割
し、このグループ単位による所定数の半導体チップを実
装して１つの集積回路を形成するものである。
ハをスクライブラインで切断してグループ単位に分割
し、このグループ単位による所定数の半導体チップを実
装して１つの集積回路を形成するものである。
【００１５】さらに、本発明のＬＳＩの製造方法は、Ｌ
ＳＩの開発期間中は、グループ単位内のそれぞれの半導
体チップに切断して、それぞれ異なる機能の回路を形成
して電気的試験および改良設計を行い、この開発期間完
了後は、グループ単位で１つの集積回路を形成して電気
的試験を行い、製品として完成させるものである。
ＳＩの開発期間中は、グループ単位内のそれぞれの半導
体チップに切断して、それぞれ異なる機能の回路を形成
して電気的試験および改良設計を行い、この開発期間完
了後は、グループ単位で１つの集積回路を形成して電気
的試験を行い、製品として完成させるものである。
【００１６】よって、前記した半導体ウェハおよびそれ
を用いたＬＳＩ、ならびにＬＳＩの製造方法によれば、
ＬＳＩの開発当初は、スクライブラインで切断し、単体
のＬＳＩとして改良設計とテスティングを行い、プロセ
スが立ち上がり、開発が完了し、歩留まりが向上してき
たら、複数個の隣合ったＬＳＩを１つのＬＳＩとして扱
うことができる。
を用いたＬＳＩ、ならびにＬＳＩの製造方法によれば、
ＬＳＩの開発当初は、スクライブラインで切断し、単体
のＬＳＩとして改良設計とテスティングを行い、プロセ
スが立ち上がり、開発が完了し、歩留まりが向上してき
たら、複数個の隣合ったＬＳＩを１つのＬＳＩとして扱
うことができる。
【００１７】すなわち、当初、ＬＳＩ開発期間中にばら
ばらに切り離していたＬＳＩを、開発期間完了後に１つ
のＬＳＩとして切断することで、各機能を持つ単体のＬ
ＳＩを短時間で完成させることができ、さらにこれらの
各機能の開発が完了したＬＳＩを組み合わせて複数機能
を持つＬＳＩを完成させることで、ＬＳＩ間の伝送線路
を短くすることができる上に、実装密度を向上させるこ
とができる。
ばらに切り離していたＬＳＩを、開発期間完了後に１つ
のＬＳＩとして切断することで、各機能を持つ単体のＬ
ＳＩを短時間で完成させることができ、さらにこれらの
各機能の開発が完了したＬＳＩを組み合わせて複数機能
を持つＬＳＩを完成させることで、ＬＳＩ間の伝送線路
を短くすることができる上に、実装密度を向上させるこ
とができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１９】図１は本発明の一実施の形態であるＬＳＩ
の製造途中における要部を示す概略平面図、図２は本実
施の形態のＬＳＩにおける機能の一例を示すブロック
図、図３および図４は配線構造を示す概略断面図、図５
は配線上に電極を設けた場合を示す概略平面図、図６は
大きさの異なるＬＳＩに適用した例を示す概略平面図、
図７は配線上で分岐した位置に電極を設けた場合を示す
概略平面図である。
の製造途中における要部を示す概略平面図、図２は本実
施の形態のＬＳＩにおける機能の一例を示すブロック
図、図３および図４は配線構造を示す概略断面図、図５
は配線上に電極を設けた場合を示す概略平面図、図６は
大きさの異なるＬＳＩに適用した例を示す概略平面図、
図７は配線上で分岐した位置に電極を設けた場合を示す
概略平面図である。
【００２０】まず、図１により本実施の形態のＬＳＩの
要部構成を説明する。
要部構成を説明する。
【００２１】本実施の形態のＬＳＩは、たとえば所定数
の半導体チップによるグループ単位で１つの集積回路を
形成する通信用ＬＳＩとされ、半導体ウェハ上にスクラ
イブラインで囲まれて形成される複数個の半導体チップ
のうち、互いに隣接して配置される４個の半導体チップ
１〜４から１つのグループが構成され、これらの半導体
チップ１〜４の周囲にはスクライブライン５、半導体チ
ップ１〜４の間にはスクライブライン６がそれぞれ設け
られ、またスクライブライン６を挟んで半導体チップ１
〜４の間を接続する配線７が形成されている。
の半導体チップによるグループ単位で１つの集積回路を
形成する通信用ＬＳＩとされ、半導体ウェハ上にスクラ
イブラインで囲まれて形成される複数個の半導体チップ
のうち、互いに隣接して配置される４個の半導体チップ
１〜４から１つのグループが構成され、これらの半導体
チップ１〜４の周囲にはスクライブライン５、半導体チ
ップ１〜４の間にはスクライブライン６がそれぞれ設け
られ、またスクライブライン６を挟んで半導体チップ１
〜４の間を接続する配線７が形成されている。
【００２２】これらの半導体チップ１〜４はそれぞれ別
機能を持ち、これらの半導体チップ１〜４で１つの通信
用集積回路が形成されている。たとえば図２に示すよう
に、半導体チップ１には入力される光信号などのアナロ
グ信号を増幅する増幅回路、半導体チップ２には増幅さ
れたアナログ信号をディジタル信号に変換するＡ／Ｄ変
換回路、半導体チップ３には変換されたディジタル信号
を分配する前段分配回路、半導体チップ４にはさらに分
配して個別毎に出力する後段分配回路の各機能がそれぞ
れ形成されている。
機能を持ち、これらの半導体チップ１〜４で１つの通信
用集積回路が形成されている。たとえば図２に示すよう
に、半導体チップ１には入力される光信号などのアナロ
グ信号を増幅する増幅回路、半導体チップ２には増幅さ
れたアナログ信号をディジタル信号に変換するＡ／Ｄ変
換回路、半導体チップ３には変換されたディジタル信号
を分配する前段分配回路、半導体チップ４にはさらに分
配して個別毎に出力する後段分配回路の各機能がそれぞ
れ形成されている。
【００２３】また、これらの通信用集積回路が形成され
る半導体チップ１〜４は、互いに配線７を通じて電気的
に接続され、半導体チップ１による増幅回路に入力され
るアナログ信号は、半導体チップ２によるＡ／Ｄ変換回
路、半導体チップ３による前段分配回路を介して、半導
体チップ４による後段分配回路からディジタル信号とし
て出力されるようになっている。
る半導体チップ１〜４は、互いに配線７を通じて電気的
に接続され、半導体チップ１による増幅回路に入力され
るアナログ信号は、半導体チップ２によるＡ／Ｄ変換回
路、半導体チップ３による前段分配回路を介して、半導
体チップ４による後段分配回路からディジタル信号とし
て出力されるようになっている。
【００２４】次に、本実施の形態の作用について、前記
通信用集積回路が形成されるＬＳＩの開発工程を説明す
る。
通信用集積回路が形成されるＬＳＩの開発工程を説明す
る。
【００２５】まず、開発の当初は、半導体ウェハをスク
ライブライン５，６で切断し、それぞれの半導体チップ
１〜４によるＬＳＩを単体として取り扱う。すなわち、
それぞれの半導体チップ１〜４によるＬＳＩの単体に対
して、テスティングや改良設計、歩留まり向上のための
アプローチを、それぞれ別々に行う。なお、それぞれの
ＬＳＩは単独でも機能を果たすため、１つの製品として
生産化することも可能である。
ライブライン５，６で切断し、それぞれの半導体チップ
１〜４によるＬＳＩを単体として取り扱う。すなわち、
それぞれの半導体チップ１〜４によるＬＳＩの単体に対
して、テスティングや改良設計、歩留まり向上のための
アプローチを、それぞれ別々に行う。なお、それぞれの
ＬＳＩは単独でも機能を果たすため、１つの製品として
生産化することも可能である。
【００２６】続いて、それぞれの半導体チップ１〜４に
よるＬＳＩの開発完了後、スクライブライン５のみで切
断をするような設計仕様に変更する。この場合には、半
導体チップ１〜４によるそれぞれのＬＳＩ間には伝送線
路としての配線７があり、それぞれのＬＳＩはこの配線
７により結線された状態となる。よって、このＬＳＩ
は、半導体チップ１〜４の各機能を組み合わせた１つの
複数機能を持つＬＳＩとすることができる。
よるＬＳＩの開発完了後、スクライブライン５のみで切
断をするような設計仕様に変更する。この場合には、半
導体チップ１〜４によるそれぞれのＬＳＩ間には伝送線
路としての配線７があり、それぞれのＬＳＩはこの配線
７により結線された状態となる。よって、このＬＳＩ
は、半導体チップ１〜４の各機能を組み合わせた１つの
複数機能を持つＬＳＩとすることができる。
【００２７】この複数機能を持つＬＳＩにおいては、半
導体チップ１〜４のＬＳＩ間の配線７は、もともとスク
ライブライン６を通過する程度の短い距離のため、伝送
速度や伝送ロスの点で、それぞれのＬＳＩをパッケージ
ングしてから実装基板上で信号をやり取りする場合に比
べて有利となる。
導体チップ１〜４のＬＳＩ間の配線７は、もともとスク
ライブライン６を通過する程度の短い距離のため、伝送
速度や伝送ロスの点で、それぞれのＬＳＩをパッケージ
ングしてから実装基板上で信号をやり取りする場合に比
べて有利となる。
【００２８】なお、半導体チップ１〜４の組み合わせに
よるＬＳＩを、最初から１チップとして設計することも
可能であるが、この場合にはテスティングが困難とな
り、開発当初の不良解析などが難しくなるために、複数
機能を持つＬＳＩの最適な設計としては望ましくない。
よるＬＳＩを、最初から１チップとして設計することも
可能であるが、この場合にはテスティングが困難とな
り、開発当初の不良解析などが難しくなるために、複数
機能を持つＬＳＩの最適な設計としては望ましくない。
【００２９】ここで、図３、図４および図５により、ス
クライブライン６を挟んだ配線構造の一例を説明する。
図３は内層配線で切断する場合、図４および図５は表面
配線で切断する場合を示している。
クライブライン６を挟んだ配線構造の一例を説明する。
図３は内層配線で切断する場合、図４および図５は表面
配線で切断する場合を示している。
【００３０】図３のような配線構造の場合には、たとえ
ばシリコン基板などの半導体基板８上にアルミニウムな
ど配線層からなる配線７が形成され、さらにその上層に
シリコン酸化膜などによる保護膜９が形成されている。
この図３の配線構造においては、配線７が保護膜９の下
層にあるため、半導体ウェハの切断時には配線７と保護
膜９を切断することになる。
ばシリコン基板などの半導体基板８上にアルミニウムな
ど配線層からなる配線７が形成され、さらにその上層に
シリコン酸化膜などによる保護膜９が形成されている。
この図３の配線構造においては、配線７が保護膜９の下
層にあるため、半導体ウェハの切断時には配線７と保護
膜９を切断することになる。
【００３１】また、図４のような配線構造の場合には、
半導体基板８上に配線７が形成され、その上層に保護膜
９が形成され、さらにこの保護膜９には電極引き出し用
の孔１０が開孔され、この孔１０にかかるように、たと
えばアルミニウムなどの配線層からなる表面配線１１が
形成されている。この配線構造においても、切断時には
表面配線１１と保護膜９を切断することになる。
半導体基板８上に配線７が形成され、その上層に保護膜
９が形成され、さらにこの保護膜９には電極引き出し用
の孔１０が開孔され、この孔１０にかかるように、たと
えばアルミニウムなどの配線層からなる表面配線１１が
形成されている。この配線構造においても、切断時には
表面配線１１と保護膜９を切断することになる。
【００３２】さらに、この図４のような配線構造におい
ては、表面配線１１上にバンプ電極１２を設けてもよ
く、この場合には開孔された孔１０に位置する表面配線
１１上に、たとえばはんだなどによるバンプ電極１２が
形成され、このバンプ電極１２を介して外部に信号また
は電源の取り出しができるようになっている。このバン
プ電極１２が形成された半導体ウェハは、たとえば図５
のような平面レイアウトとなる。
ては、表面配線１１上にバンプ電極１２を設けてもよ
く、この場合には開孔された孔１０に位置する表面配線
１１上に、たとえばはんだなどによるバンプ電極１２が
形成され、このバンプ電極１２を介して外部に信号また
は電源の取り出しができるようになっている。このバン
プ電極１２が形成された半導体ウェハは、たとえば図５
のような平面レイアウトとなる。
【００３３】従って、本実施の形態のＬＳＩによれば、
複数機能を持つＬＳＩの開発当初は、スクライブライン
５，６で半導体チップ１〜４をばらばらに切断して、単
体のＬＳＩとして改良設計とテスティングを行い、開発
完了後は、ばらばらに切り離していた半導体チップ１〜
４を１つのＬＳＩとして切断することで、ＬＳＩ間の伝
送線路を短くして伝送速度を上げ、各機能の開発が完了
した複数機能を持つＬＳＩを高密度かつ短時間で完成さ
せることができる。また、表面配線１１上にバンプ電極
１２が形成されることで、このバンプ電極１２を介して
外部に信号または電源を取り出すことができる。
複数機能を持つＬＳＩの開発当初は、スクライブライン
５，６で半導体チップ１〜４をばらばらに切断して、単
体のＬＳＩとして改良設計とテスティングを行い、開発
完了後は、ばらばらに切り離していた半導体チップ１〜
４を１つのＬＳＩとして切断することで、ＬＳＩ間の伝
送線路を短くして伝送速度を上げ、各機能の開発が完了
した複数機能を持つＬＳＩを高密度かつ短時間で完成さ
せることができる。また、表面配線１１上にバンプ電極
１２が形成されることで、このバンプ電極１２を介して
外部に信号または電源を取り出すことができる。
【００３４】以上、本発明者によってなされた発明を発
明の一実施の形態に基づき具体的に説明したが、本発明
は前記実施の形態に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。
明の一実施の形態に基づき具体的に説明したが、本発明
は前記実施の形態に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。
【００３５】たとえば、前記実施の形態のＬＳＩにおい
ては、互いに隣接して配置される４個の半導体チップが
同じ大きさで形成される場合について説明したが、本発
明は前記実施の形態に限定されるものではなく、図６の
ように大きさの異なる半導体チップ１，２，１３を組み
合わせて１つのＬＳＩを構成する場合などについても広
く適用可能である。
ては、互いに隣接して配置される４個の半導体チップが
同じ大きさで形成される場合について説明したが、本発
明は前記実施の形態に限定されるものではなく、図６の
ように大きさの異なる半導体チップ１，２，１３を組み
合わせて１つのＬＳＩを構成する場合などについても広
く適用可能である。
【００３６】また、図５のように表面配線１１上にバン
プ電極１２を形成するような構造の場合には、たとえば
図７に示すように、表面配線１１上で分岐した位置にバ
ンプ電極１４を設けることも可能であり、この場合には
バンプ電極１４を形成したことによる容量の増加を抑制
することができる。
プ電極１２を形成するような構造の場合には、たとえば
図７に示すように、表面配線１１上で分岐した位置にバ
ンプ電極１４を設けることも可能であり、この場合には
バンプ電極１４を形成したことによる容量の増加を抑制
することができる。
【００３７】さらに、グループ単位としての半導体チッ
プの数は、４個に限られるものではなく、２個、３個ま
たは５個以上の半導体チップを１グループとする場合に
ついても適用可能であることは言うまでもない。
プの数は、４個に限られるものではなく、２個、３個ま
たは５個以上の半導体チップを１グループとする場合に
ついても適用可能であることは言うまでもない。
【００３８】以上の説明では、主として本発明者によっ
てなされた発明をその属する技術分野である通信用ＬＳ
Ｉに適用した場合について説明したが、これに限定され
るものではなく、所定数の半導体チップによるグループ
単位で１つの集積回路を形成する他のＬＳＩについても
広く適用可能である。
てなされた発明をその属する技術分野である通信用ＬＳ
Ｉに適用した場合について説明したが、これに限定され
るものではなく、所定数の半導体チップによるグループ
単位で１つの集積回路を形成する他のＬＳＩについても
広く適用可能である。
【００３９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４０】すなわち、ＬＳＩの立ち上げ時には、単独
の機能を持つＬＳＩとして扱うことで開発期間を短縮す
ることができ、さらに開発完了後は、複数個のＬＳＩを
１つとして扱うことで、ＬＳＩ間の伝送線路を短くして
伝送速度の向上を図り、かつ高密度な実装を可能とする
ことができる。
の機能を持つＬＳＩとして扱うことで開発期間を短縮す
ることができ、さらに開発完了後は、複数個のＬＳＩを
１つとして扱うことで、ＬＳＩ間の伝送線路を短くして
伝送速度の向上を図り、かつ高密度な実装を可能とする
ことができる。
【００４１】この結果、半導体ウェハをスクライブライ
ンで切断し、所定数の半導体チップによるグループ単位
で１つの集積回路を形成して、複数機能を持つＬＳＩを
開発する場合に、ＬＳＩの開発中と開発完了後で製造工
程を変えることで、開発期間の短縮化、高密度実装化、
多機能化、さらには伝送速度の短縮化を可能とすること
ができる。
ンで切断し、所定数の半導体チップによるグループ単位
で１つの集積回路を形成して、複数機能を持つＬＳＩを
開発する場合に、ＬＳＩの開発中と開発完了後で製造工
程を変えることで、開発期間の短縮化、高密度実装化、
多機能化、さらには伝送速度の短縮化を可能とすること
ができる。
【図１】本発明の一実施の形態であるＬＳＩの製造途中
における要部を示す概略平面図である。
における要部を示す概略平面図である。
【図２】本実施の形態のＬＳＩにおける機能の一例を示
すブロック図である。
すブロック図である。
【図３】本実施の形態において、配線構造を示す概略断
面図である。
面図である。
【図４】本実施の形態において、他の配線構造を示す概
略断面図である。
略断面図である。
【図５】本実施の形態において、配線上に電極を設けた
場合を示す概略平面図である。
場合を示す概略平面図である。
【図６】本実施の形態において、大きさの異なるＬＳＩ
に適用した例を示す概略平面図である。
に適用した例を示す概略平面図である。
【図７】本実施の形態において、配線上で分岐した位置
に電極を設けた場合を示す概略平面図である。
に電極を設けた場合を示す概略平面図である。
【符号の説明】 １〜４ 半導体チップ ５，６ スクライブライン ７ 配線 ８ 半導体基板 ９ 保護膜 １０ 孔 １１ 表面配線 １２ バンプ電極 １３ 半導体チップ １４ バンプ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ａ
Claims (6)
- 【請求項１】 スクライブラインに囲まれた複数個の半
導体チップからなる半導体ウェハであって、前記複数個
の半導体チップは、互いに隣接する所定数の半導体チッ
プによるグループ単位で所定の回路機能を有し、かつこ
のグループ単位内のそれぞれの半導体チップで所定の回
路機能を有することを特徴とする半導体ウェハ。 - 【請求項２】 請求項１記載の半導体ウェハであって、
前記グループ単位内の半導体チップはそれぞれ異なる回
路機能を有し、このグループ単位内における半導体チッ
プ間のスクライブラインを挟んで、互いの半導体チップ
間を電気的に接続する配線が形成されていることを特徴
とする半導体ウェハ。 - 【請求項３】 請求項２記載の半導体ウェハであって、
前記半導体チップ間のスクライブラインを挟んで形成さ
れる配線上に外部接続用の電極が形成されていることを
特徴とする半導体ウェハ。 - 【請求項４】 請求項２記載の半導体ウェハであって、
前記グループ単位内のそれぞれの半導体チップは任意の
異なる大きさに形成されていることを特徴とする半導体
ウェハ。 - 【請求項５】 請求項１、２、３または４記載の半導体
ウェハを用いた半導体集積回路装置であって、前記半導
体ウェハはスクライブラインで切断されてグループ単位
に分割され、このグループ単位による所定数の半導体チ
ップを実装して１つの集積回路が形成されていることを
特徴とする半導体集積回路装置。 - 【請求項６】 半導体ウェハをスクライブラインで切断
し、所定数の半導体チップによるグループ単位で実装し
て１つの集積回路を形成する半導体集積回路装置の製造
方法であって、前記半導体集積回路装置の開発期間中
は、前記グループ単位内のそれぞれの半導体チップに切
断して、それぞれ異なる機能の回路を形成して電気的試
験および改良設計を行い、この開発期間完了後は、前記
グループ単位に切断して１つの集積回路を形成して電気
的試験を行い、製品として完成させることを特徴とする
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4713896A JPH09246387A (ja) | 1996-03-05 | 1996-03-05 | 半導体ウェハおよびそれを用いた半導体集積回路装置、ならびに半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4713896A JPH09246387A (ja) | 1996-03-05 | 1996-03-05 | 半導体ウェハおよびそれを用いた半導体集積回路装置、ならびに半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246387A true JPH09246387A (ja) | 1997-09-19 |
Family
ID=12766761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4713896A Pending JPH09246387A (ja) | 1996-03-05 | 1996-03-05 | 半導体ウェハおよびそれを用いた半導体集積回路装置、ならびに半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246387A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7161175B2 (en) | 1997-09-30 | 2007-01-09 | Jeng-Jye Shau | Inter-dice signal transfer methods for integrated circuits |
| WO2010000749A1 (en) * | 2008-07-01 | 2010-01-07 | Xmos Ltd | Integrated circuit structure |
-
1996
- 1996-03-05 JP JP4713896A patent/JPH09246387A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7161175B2 (en) | 1997-09-30 | 2007-01-09 | Jeng-Jye Shau | Inter-dice signal transfer methods for integrated circuits |
| WO2010000749A1 (en) * | 2008-07-01 | 2010-01-07 | Xmos Ltd | Integrated circuit structure |
| US7948060B2 (en) | 2008-07-01 | 2011-05-24 | Xmos Limited | Integrated circuit structure |
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