JP2902988B2 - 電子モジュールおよびその形成方法 - Google Patents
電子モジュールおよびその形成方法Info
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- H01L2225/06596—Structural arrangements for testing
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Description
【０００１】
【発明の属する技術分野】この発明は、一般には、高密
度電子パッケージングに関するものである。特に、この
発明は、多数の半導体チップの密にスタッキングされた
アレイを備える電子モジュールの面上にメタライゼーシ
ョン層を作製し相互接続する技術に関するものである。
この発明は、また、半導体チップの“長いスタック”
を、機能的半導体チップの“小さいスタック”に細分し
て、多数の電子モジュールの形成を容易にする技術に関
するものである。
度電子パッケージングに関するものである。特に、この
発明は、多数の半導体チップの密にスタッキングされた
アレイを備える電子モジュールの面上にメタライゼーシ
ョン層を作製し相互接続する技術に関するものである。
この発明は、また、半導体チップの“長いスタック”
を、機能的半導体チップの“小さいスタック”に細分し
て、多数の電子モジュールの形成を容易にする技術に関
するものである。
【０００２】
【従来の技術】集積回路（ＩＣ）技術の発達により、コ
ンピュータ，コンピュータ記憶装置が、半導体材料のウ
ェハから作られたＩＣチップにより作製されてきた。ウ
ェハが作製された後に、ウェハをダイシングすることに
より、チップは互いに切り離される。その後に、個々の
チップは、種々のタイプのキャリアにボンディングさ
れ、ワイヤにより相互接続され、パッケージングされ
る。このようなチップの“２次元”パッケージは、一定
のスペースに作製することのできる回路の数を最適化で
きず、また、信号がチップ間を伝達する場合に、不所望
な信号遅延，キャパシタンス，インダクタンスを発生さ
せる。
ンピュータ，コンピュータ記憶装置が、半導体材料のウ
ェハから作られたＩＣチップにより作製されてきた。ウ
ェハが作製された後に、ウェハをダイシングすることに
より、チップは互いに切り離される。その後に、個々の
チップは、種々のタイプのキャリアにボンディングさ
れ、ワイヤにより相互接続され、パッケージングされ
る。このようなチップの“２次元”パッケージは、一定
のスペースに作製することのできる回路の数を最適化で
きず、また、信号がチップ間を伝達する場合に、不所望
な信号遅延，キャパシタンス，インダクタンスを発生さ
せる。
【０００３】最近、電子モジュールは、３次元の重要な
パッケージング手法を有している。代表的な３次元電子
モジュールは、“スタック”として一緒に接着された多
数のＩＣチップより構成されている。多くの場合、電子
モジュールの側面上にメタライゼーション層が直接に設
けられている。側面は、スタックのＩＣチップのエッジ
面により部分的に定められる。側壁メタライゼーション
層は、スタック内のチップを相互接続し、スタックをモ
ジュール外の回路へ電気的に接続することを容易にす
る。特に、メタライゼーション層は、個々のコンタクト
およびバス・コンタクトを含むことができる。
パッケージング手法を有している。代表的な３次元電子
モジュールは、“スタック”として一緒に接着された多
数のＩＣチップより構成されている。多くの場合、電子
モジュールの側面上にメタライゼーション層が直接に設
けられている。側面は、スタックのＩＣチップのエッジ
面により部分的に定められる。側壁メタライゼーション
層は、スタック内のチップを相互接続し、スタックをモ
ジュール外の回路へ電気的に接続することを容易にす
る。特に、メタライゼーション層は、個々のコンタクト
およびバス・コンタクトを含むことができる。
【０００４】電子モジュールの全体寸法を最小にして、
工業標準のパッケージに適合するようにする必要があ
る。したがって、電子モジュールは最も小さいことが最
も重要である。代表的な応用は、次世代メモリチップ
（例えば、６４メガビット・ダイナミック・ランダム・
アクセス・メモリ、すなわち６４Ｍｂｉｔ ＤＲＡＭ）
を含んでいる。この次世代メモリチップは、前世代のメ
モリチップ（例えば、１６Ｍｂｉｔ ＤＲＡＭ）と同じ
制御機能を有するビット数の４倍のビット数を含んでい
る。これは、半導体ツールおよびプロセスの発展が、形
状を１／２に縮小することを可能にする場合にのみ、達
成することができる。単一チップの半導体ツールおよび
プロセスの必要な進歩を待つ代わりに、既存のメモリチ
ップ（１６Ｍｂｉｔ）を組合せて、これらが次世代（６
４Ｍｂｉｔ）メモリチップを模倣するようにする。チッ
プ“スタッキング”技術は、そのような手段を与える。
例えば、６４Ｍｂｉｔメモリチップの機能を、４つの１
６Ｍｂｉｔメモリチップと１つのバッファチップとを
“スタッキング”することによって、作製することがで
きる。しかし、この電子モジュールは、単一の６４Ｍｂ
ｉｔメモリチップのスペースに適合しなければならな
い。したがって、この技術を成功させるには、寸法最小
化が重要である。しかし、現在の“スタッキング”技術
は、必要とされる最小化を与えることができない。
工業標準のパッケージに適合するようにする必要があ
る。したがって、電子モジュールは最も小さいことが最
も重要である。代表的な応用は、次世代メモリチップ
（例えば、６４メガビット・ダイナミック・ランダム・
アクセス・メモリ、すなわち６４Ｍｂｉｔ ＤＲＡＭ）
を含んでいる。この次世代メモリチップは、前世代のメ
モリチップ（例えば、１６Ｍｂｉｔ ＤＲＡＭ）と同じ
制御機能を有するビット数の４倍のビット数を含んでい
る。これは、半導体ツールおよびプロセスの発展が、形
状を１／２に縮小することを可能にする場合にのみ、達
成することができる。単一チップの半導体ツールおよび
プロセスの必要な進歩を待つ代わりに、既存のメモリチ
ップ（１６Ｍｂｉｔ）を組合せて、これらが次世代（６
４Ｍｂｉｔ）メモリチップを模倣するようにする。チッ
プ“スタッキング”技術は、そのような手段を与える。
例えば、６４Ｍｂｉｔメモリチップの機能を、４つの１
６Ｍｂｉｔメモリチップと１つのバッファチップとを
“スタッキング”することによって、作製することがで
きる。しかし、この電子モジュールは、単一の６４Ｍｂ
ｉｔメモリチップのスペースに適合しなければならな
い。したがって、この技術を成功させるには、寸法最小
化が重要である。しかし、現在の“スタッキング”技術
は、必要とされる最小化を与えることができない。
【０００５】モジュールを外部電子回路に相互接続する
のに用いられる手段は、電子モジュールの全体寸法に影
響する。前述した側面接続方法に加えて、スタック内の
端部半導体チップのほぼ平坦な主面によって定められる
電子モジュールの端面を経て接続を行うことができる。
電子モジュールの端面から外部回路への相互接続は、
“厚い”セラミックの端部キャップを用いることによっ
て典型的に行うことができる。端部キャップの正面は、
外部接続のためのメタライズされたコンタクトを有して
いる。
のに用いられる手段は、電子モジュールの全体寸法に影
響する。前述した側面接続方法に加えて、スタック内の
端部半導体チップのほぼ平坦な主面によって定められる
電子モジュールの端面を経て接続を行うことができる。
電子モジュールの端面から外部回路への相互接続は、
“厚い”セラミックの端部キャップを用いることによっ
て典型的に行うことができる。端部キャップの正面は、
外部接続のためのメタライズされたコンタクトを有して
いる。
【０００６】セラミック端部キャップ技術は、電子モジ
ュールの寸法をかなり増大させる。“厚い”端部キャッ
プは、側面メタライゼーションを、端部キャップ上の背
面“転移配線（ｔｒａｎｓｆｅｒ ｗｉｒｉｎｇ）”に
信頼性良く接続するために、電子モジュールの側面（端
部キャップのエッジ面に相当する）上での“Ｔ接続部”
の使用の故に、主に必要である。端部キャップは、側面
Ｔ接続部を収容するのに十分厚くなければならない（す
なわち、端部キャップのエッジは、十分広くなければな
らない）。したがって、端部キャップは、それらが含ま
れる電子モジュールの寸法を増大させる。
ュールの寸法をかなり増大させる。“厚い”端部キャッ
プは、側面メタライゼーションを、端部キャップ上の背
面“転移配線（ｔｒａｎｓｆｅｒ ｗｉｒｉｎｇ）”に
信頼性良く接続するために、電子モジュールの側面（端
部キャップのエッジ面に相当する）上での“Ｔ接続部”
の使用の故に、主に必要である。端部キャップは、側面
Ｔ接続部を収容するのに十分厚くなければならない（す
なわち、端部キャップのエッジは、十分広くなければな
らない）。したがって、端部キャップは、それらが含ま
れる電子モジュールの寸法を増大させる。
【０００７】セラミック端部キャップは、また、一般に
厚膜配線を用いるので、配線密度の問題を持ち出す。現
在使用される厚膜配線に対する配線の基本ルールは、薄
膜配線に用いられる基本ルールよりもかなり大きい。長
いスタックに対しては、端部キャップに要求される配線
密度は、厚膜技術に対する最小配線幅および間隔を越え
ることはできない。薄膜配線を用いることはできるが、
“厚い”端部キャップへの薄膜配線の付加は、高価で複
雑である。したがって、“厚い”端部キャップは、電子
モジュールの寸法を増大させ、含むことのできるＩＣチ
ップの数を制限している。
厚膜配線を用いるので、配線密度の問題を持ち出す。現
在使用される厚膜配線に対する配線の基本ルールは、薄
膜配線に用いられる基本ルールよりもかなり大きい。長
いスタックに対しては、端部キャップに要求される配線
密度は、厚膜技術に対する最小配線幅および間隔を越え
ることはできない。薄膜配線を用いることはできるが、
“厚い”端部キャップへの薄膜配線の付加は、高価で複
雑である。したがって、“厚い”端部キャップは、電子
モジュールの寸法を増大させ、含むことのできるＩＣチ
ップの数を制限している。
【０００８】ＩＣチップと厚いセラミック端部キャップ
との間の相互接続は、複雑で高価である。特に、端部キ
ャップの正面上のコンタクトから始まる導電バイアは、
端部キャップの背面にまで完全に貫通するようにエッチ
ングされる。背面トランスファ・メタライゼーション
は、バイアから端部キャップのエッジ（電子モジュール
の側面に相当する）まで延びて、側面メタライゼーショ
ン層への接続を容易にする。
との間の相互接続は、複雑で高価である。特に、端部キ
ャップの正面上のコンタクトから始まる導電バイアは、
端部キャップの背面にまで完全に貫通するようにエッチ
ングされる。背面トランスファ・メタライゼーション
は、バイアから端部キャップのエッジ（電子モジュール
の側面に相当する）まで延びて、側面メタライゼーショ
ン層への接続を容易にする。
【０００９】特定の問題は、ＩＣチップのスタックの面
上の表面メタライゼーション層に関連した絶縁層を形成
することに関係している。電子モジュールに対する現在
の絶縁体層の堆積技術は、通常、スタックの表面への液
体のスピン供給を含んでいる。このことは、次のような
いくつかの問題を生じる。すなわち、個々のスタックへ
の大きな（全領域および膜厚のパーセンテージとして）
エッジ効果、および単一のフィクスチャ（ｆｉｘｔｕｒ
ｅ）内の多数のスタック・スピニングのための厳格な平
衡要件である。エッジ効果を最小にし、マルチプル・ス
タック絶縁体スピン供給を適切に平衡させるために、ユ
ニークかつ高価なフィクスチャを改良することができる
が、この解決手法は、コストを増大させる。これらの問
題は、小さなスタックを形成しようとするときに、悪化
する。本明細書中、“長い”スタックとは、比較的多く
のＩＣチップが積層されているＩＣチップ・スタックを
意味し、他方、小さいスタックとは、比較的少ないＩＣ
チップが積層されているＩＣチップ・スタックを意味す
る。
上の表面メタライゼーション層に関連した絶縁層を形成
することに関係している。電子モジュールに対する現在
の絶縁体層の堆積技術は、通常、スタックの表面への液
体のスピン供給を含んでいる。このことは、次のような
いくつかの問題を生じる。すなわち、個々のスタックへ
の大きな（全領域および膜厚のパーセンテージとして）
エッジ効果、および単一のフィクスチャ（ｆｉｘｔｕｒ
ｅ）内の多数のスタック・スピニングのための厳格な平
衡要件である。エッジ効果を最小にし、マルチプル・ス
タック絶縁体スピン供給を適切に平衡させるために、ユ
ニークかつ高価なフィクスチャを改良することができる
が、この解決手法は、コストを増大させる。これらの問
題は、小さなスタックを形成しようとするときに、悪化
する。本明細書中、“長い”スタックとは、比較的多く
のＩＣチップが積層されているＩＣチップ・スタックを
意味し、他方、小さいスタックとは、比較的少ないＩＣ
チップが積層されているＩＣチップ・スタックを意味す
る。
【００１０】現在では、小さいスタックの形成は、“長
いスタック”の形成と、続く多数の小さいスタックへの
分割とを含むことができる。これは、長いスタック内で
予め定められた位置で行われる。例えば、小さいスタッ
クが、４つの電気的に良好なバーンイン（ｂｕｒｎｅｄ
−ｉｎ）メモリチップと端部キャップとを含むならば、
各小さいスタックに追加のＩＣチップを付加しなければ
ならない。これにより、小さいスタック内に４つの良好
なＩＣチップの適切な作製率が保証されるように、バー
ンインおよびプロセスのチップのロスを許容する。した
がって、長いスタック内の各小さいスタックは、例えば
６つのメモリチップと１つの端部キャップとより構成す
ることができる。したがって、長いスタックを小さいス
タックへセグメント化することは、１つの小さいスタッ
クの端部キャップと、次の小さいスタックの第１のチッ
プとの間で行われる。
いスタック”の形成と、続く多数の小さいスタックへの
分割とを含むことができる。これは、長いスタック内で
予め定められた位置で行われる。例えば、小さいスタッ
クが、４つの電気的に良好なバーンイン（ｂｕｒｎｅｄ
−ｉｎ）メモリチップと端部キャップとを含むならば、
各小さいスタックに追加のＩＣチップを付加しなければ
ならない。これにより、小さいスタック内に４つの良好
なＩＣチップの適切な作製率が保証されるように、バー
ンインおよびプロセスのチップのロスを許容する。した
がって、長いスタック内の各小さいスタックは、例えば
６つのメモリチップと１つの端部キャップとより構成す
ることができる。したがって、長いスタックを小さいス
タックへセグメント化することは、１つの小さいスタッ
クの端部キャップと、次の小さいスタックの第１のチッ
プとの間で行われる。
【００１１】明らかに、現在の長いスタック／小さいス
タック構造は、これらに関連したいくつかの制限を有し
ている。４つの基本メモリチップと２つの“スペア”メ
モリチップとを有する小さいスタックにおいて、“スペ
ア”チップが必要とされないならば、小さいスタック
は、決して用いられることのない２つの電気的に良好な
バーンイン・チップを含む。さらに、“スペア”チップ
を含むことは、電子モジュールの全体の寸法を不所望に
増大させる。同様に、バーンインおよびキューブ（ｃｕ
ｂｅ）処理が、小さいスタック内に４つより少ない良好
なチップを生成し、全体の小さいスタックは、廃棄され
る。したがって、残りの電気的に良好なバーンイン・チ
ップ（０〜３個の間）が失われる。全体的に、予め定め
られたセグメント化ポイントで長いスタックをセグメン
ト化する現在の技術は、電気的に良好なバーンイン・チ
ップの不必要な損失を生じ、相応するインパクトを製造
コストに与える。
タック構造は、これらに関連したいくつかの制限を有し
ている。４つの基本メモリチップと２つの“スペア”メ
モリチップとを有する小さいスタックにおいて、“スペ
ア”チップが必要とされないならば、小さいスタック
は、決して用いられることのない２つの電気的に良好な
バーンイン・チップを含む。さらに、“スペア”チップ
を含むことは、電子モジュールの全体の寸法を不所望に
増大させる。同様に、バーンインおよびキューブ（ｃｕ
ｂｅ）処理が、小さいスタック内に４つより少ない良好
なチップを生成し、全体の小さいスタックは、廃棄され
る。したがって、残りの電気的に良好なバーンイン・チ
ップ（０〜３個の間）が失われる。全体的に、予め定め
られたセグメント化ポイントで長いスタックをセグメン
ト化する現在の技術は、電気的に良好なバーンイン・チ
ップの不必要な損失を生じ、相応するインパクトを製造
コストに与える。
【００１２】この発明は、前述のすべての問題を解決す
るものである。
るものである。
【００１３】
【課題を解決するための手段】この発明は、第１の態様
によれば、電子モジュールの形成方法である。この形成
方法は、複数のスタッキングされたＩＣチップを有する
スタックを設ける工程を含み、各ＩＣチップはエッジ面
を有し、エッジ面はスタックの第１の面を少なくとも部
分的に定める。第１の薄膜メタライゼーション層をスタ
ックの第１の面上に形成し、第１の薄膜メタライゼーシ
ョン層上に第１の絶縁層を形成する。次に、スタックの
第２の面上に第２の薄膜メタライゼーション層を形成す
る。第２の面は、第１の面に垂直であり、第２の面にま
で延びる第１の薄膜メタライゼーション層を有してい
る。第２の薄膜メタライゼーション層は、スタックの第
１の面を越えて延びて、第１の薄膜メタライゼーション
層に電気的に接続される。
によれば、電子モジュールの形成方法である。この形成
方法は、複数のスタッキングされたＩＣチップを有する
スタックを設ける工程を含み、各ＩＣチップはエッジ面
を有し、エッジ面はスタックの第１の面を少なくとも部
分的に定める。第１の薄膜メタライゼーション層をスタ
ックの第１の面上に形成し、第１の薄膜メタライゼーシ
ョン層上に第１の絶縁層を形成する。次に、スタックの
第２の面上に第２の薄膜メタライゼーション層を形成す
る。第２の面は、第１の面に垂直であり、第２の面にま
で延びる第１の薄膜メタライゼーション層を有してい
る。第２の薄膜メタライゼーション層は、スタックの第
１の面を越えて延びて、第１の薄膜メタライゼーション
層に電気的に接続される。
【００１４】さらに、第１の絶縁層を、スタックの第１
の面に対し、第１の薄膜メタライゼーション層上に複数
の薄い絶縁層を設けることによって、形成することがで
きる。
の面に対し、第１の薄膜メタライゼーション層上に複数
の薄い絶縁層を設けることによって、形成することがで
きる。
【００１５】同様に、第１の薄膜メタライゼーション層
を形成する前に、スタックの第２の面に多数の薄膜絶縁
層を連続的に転移することによって、第２の絶縁層を形
成することができる。第２の絶縁層は、その上に第２の
薄膜メタライゼーション層を形成するのを容易にする。
を形成する前に、スタックの第２の面に多数の薄膜絶縁
層を連続的に転移することによって、第２の絶縁層を形
成することができる。第２の絶縁層は、その上に第２の
薄膜メタライゼーション層を形成するのを容易にする。
【００１６】さらに、第２の薄膜メタライゼーション層
を形成する前に、第２の絶縁層を薄くすることができ、
第２の薄膜メタライゼーション層を前記薄くされた第２
の絶縁層上に形成することができる。
を形成する前に、第２の絶縁層を薄くすることができ、
第２の薄膜メタライゼーション層を前記薄くされた第２
の絶縁層上に形成することができる。
【００１７】さらに、第２の薄膜メタライゼーション層
を形成した後に、第１の絶縁層を薄くして、第２の薄膜
メタライゼーション層を、第１の絶縁層の薄くされた面
に露出させることができる。
を形成した後に、第１の絶縁層を薄くして、第２の薄膜
メタライゼーション層を、第１の絶縁層の薄くされた面
に露出させることができる。
【００１８】他の態様では、この発明は、電子モジュー
ルを形成する方法を含んでいる。この形成方法は、複数
のスタッキングされたＩＣチップを有するスタックを設
ける工程を含んでいる。端部ＩＣチップを含む少なくと
も２つのＩＣチップは主面と、主面上に設けられたトラ
ンスファ・メタライゼーション層と、主面上に設けられ
た端面メタライゼーション層とを有している。さらに、
スタックの各ＩＣチップはエッジ面を有し、ＩＣチップ
のエッジ面はスタックの側面を少なくとも部分的に定め
る。次に、スタックの側面上に第１のメタライゼーショ
ン層を形成して、第１のメタライゼーション層が、スタ
ッキングされたＩＣチップの少なくともいくつかを電気
的に接続する。さらに、第１のメタライゼーション層
が、スタックの端部ＩＣチップの端面メタライゼーショ
ン層に接続されるように、第１のメタライゼーション層
を形成する。このようにして、スタックの端部ＩＣチッ
プの端面メタライゼーションを経て、電気的に相互接続
されたＩＣチップへの外部電気的接続が容易になる。ス
タックおよび第１のメタライゼーション層は、一緒にな
って電子モジュールを構成する。
ルを形成する方法を含んでいる。この形成方法は、複数
のスタッキングされたＩＣチップを有するスタックを設
ける工程を含んでいる。端部ＩＣチップを含む少なくと
も２つのＩＣチップは主面と、主面上に設けられたトラ
ンスファ・メタライゼーション層と、主面上に設けられ
た端面メタライゼーション層とを有している。さらに、
スタックの各ＩＣチップはエッジ面を有し、ＩＣチップ
のエッジ面はスタックの側面を少なくとも部分的に定め
る。次に、スタックの側面上に第１のメタライゼーショ
ン層を形成して、第１のメタライゼーション層が、スタ
ッキングされたＩＣチップの少なくともいくつかを電気
的に接続する。さらに、第１のメタライゼーション層
が、スタックの端部ＩＣチップの端面メタライゼーショ
ン層に接続されるように、第１のメタライゼーション層
を形成する。このようにして、スタックの端部ＩＣチッ
プの端面メタライゼーションを経て、電気的に相互接続
されたＩＣチップへの外部電気的接続が容易になる。ス
タックおよび第１のメタライゼーション層は、一緒にな
って電子モジュールを構成する。
【００１９】さらに、第１のメタライゼーション層の形
成は、スタックの端部ＩＣチップの端面メタライゼーシ
ョン層の露出を含んでいる。端面メタライゼーション層
は、スタックの側面上で露出されて（端面メタライゼー
ション層は、側面に向って延びる）、第１のメタライゼ
ーション層から端面メタライゼーション層への電気的接
続を行うことができる。さらに、スタックのＩＣチップ
は、それらのトランスファ・メタライゼーション層上に
設けられた端面メタライゼーション層を有し、スタック
の側面からのメタライゼーション層への別個の電気的接
続を容易にする。
成は、スタックの端部ＩＣチップの端面メタライゼーシ
ョン層の露出を含んでいる。端面メタライゼーション層
は、スタックの側面上で露出されて（端面メタライゼー
ション層は、側面に向って延びる）、第１のメタライゼ
ーション層から端面メタライゼーション層への電気的接
続を行うことができる。さらに、スタックのＩＣチップ
は、それらのトランスファ・メタライゼーション層上に
設けられた端面メタライゼーション層を有し、スタック
の側面からのメタライゼーション層への別個の電気的接
続を容易にする。
【００２０】この発明の他の態様は、電子モジュールの
形成方法を含んでいる。この形成方法は、第１の複数の
スタッキングされたＩＣチップを有する長いスタックを
設ける工程を含み、長いスタックの第２の複数のＩＣチ
ップの各々は、長いスタック内の隣接ＩＣチップから分
離できる。長いスタックを設けた後、長いスタック内に
少なくとも１つのセグメント化点を決定し、セグメント
化点は、第２の複数のＩＣチップのうちのいずれかのＩ
Ｃチップと、隣接ＩＣチップとの間に設けることができ
る。次に、長いスタックを、セグメント化点で少なくと
も２つの小さいスタックに分離し、２つの小さいスタッ
クのうちの１つは、電子モジュールを有している。
形成方法を含んでいる。この形成方法は、第１の複数の
スタッキングされたＩＣチップを有する長いスタックを
設ける工程を含み、長いスタックの第２の複数のＩＣチ
ップの各々は、長いスタック内の隣接ＩＣチップから分
離できる。長いスタックを設けた後、長いスタック内に
少なくとも１つのセグメント化点を決定し、セグメント
化点は、第２の複数のＩＣチップのうちのいずれかのＩ
Ｃチップと、隣接ＩＣチップとの間に設けることができ
る。次に、長いスタックを、セグメント化点で少なくと
も２つの小さいスタックに分離し、２つの小さいスタッ
クのうちの１つは、電子モジュールを有している。
【００２１】さらに、電子モジュールの形成方法は、長
いスタックの各ＩＣチップのテストを行い、テストに基
づいて、セグメント化点を決定する工程を含むことがで
きる。さらに、テスト後に、長いスタックの側面に第１
のメタライゼーション層を形成する工程を含むことがで
きる。第１のメタライゼーション層は、テスト工程の結
果に基づくパターンを有し、電気モジュールが、相互接
続された複数のスタッキングされた機能的ＩＣチップを
有することができる。
いスタックの各ＩＣチップのテストを行い、テストに基
づいて、セグメント化点を決定する工程を含むことがで
きる。さらに、テスト後に、長いスタックの側面に第１
のメタライゼーション層を形成する工程を含むことがで
きる。第１のメタライゼーション層は、テスト工程の結
果に基づくパターンを有し、電気モジュールが、相互接
続された複数のスタッキングされた機能的ＩＣチップを
有することができる。
【００２２】要約すると、この発明の技術は、“厚い”
端部キャップを必要とすることなく、側面および端面メ
タライゼーション層を相互接続した電子モジュールの形
成を容易にする。さらに、ここに説明した技術は、電子
モジュールの全体寸法の減少を容易にし、より小さい電
子パッケージ内への電子モジュールの収容を容易にす
る。
端部キャップを必要とすることなく、側面および端面メ
タライゼーション層を相互接続した電子モジュールの形
成を容易にする。さらに、ここに説明した技術は、電子
モジュールの全体寸法の減少を容易にし、より小さい電
子パッケージ内への電子モジュールの収容を容易にす
る。
【００２３】例えば、一実施例では、薄膜絶縁体転移技
術は、電子モジュール内の電気的に相互接続された側面
および端面メタライゼーション層の形成を容易にする。
さらに、それぞれの側面および端面に関係した絶縁層
を、かなり薄くして、電子モジュールの全体寸法を小さ
くすることができる。
術は、電子モジュール内の電気的に相互接続された側面
および端面メタライゼーション層の形成を容易にする。
さらに、それぞれの側面および端面に関係した絶縁層
を、かなり薄くして、電子モジュールの全体寸法を小さ
くすることができる。
【００２４】他の実施例では、ＩＣチップの長いスタッ
クをテストし、ＩＣチップの多数の小さいスタックにセ
グメント化する。長いスタックは、２つの隣接チップ間
でセグメント化を行うことができるように作製される。
したがって、テスト工程後に、機能的ＩＣチップのみを
備える小さいスタックを形成することができる。このこ
とは、電子モジュール内の“スペア”ＩＣチップの排除
を容易にし、このことは、電子モジュールの全体寸法を
小さくする。さらに、この発明の電気的に相互接続され
る側面および端面メタライゼーション層の技術と組合せ
て、完全に相互接続され、寸法の減少した電子モジュー
ルが形成される。
クをテストし、ＩＣチップの多数の小さいスタックにセ
グメント化する。長いスタックは、２つの隣接チップ間
でセグメント化を行うことができるように作製される。
したがって、テスト工程後に、機能的ＩＣチップのみを
備える小さいスタックを形成することができる。このこ
とは、電子モジュール内の“スペア”ＩＣチップの排除
を容易にし、このことは、電子モジュールの全体寸法を
小さくする。さらに、この発明の電気的に相互接続され
る側面および端面メタライゼーション層の技術と組合せ
て、完全に相互接続され、寸法の減少した電子モジュー
ルが形成される。
【００２５】この発明は、さらに、電子モジュールの各
ＩＣチップがトランスファ・メタライゼーション層と端
面メタライゼーション層との両方を有する、電子モジュ
ールの形成技術を含んでいる。端面メタライゼーション
層は、スタックの端部ＩＣチップ上にのみ用いられる。
したがって、電子モジュールは、電子モジュールを有す
るＩＣチップのスタックへ端面構造を付加することな
く、電子モジュールを作製することができる。したがっ
て、モジュールの全体寸法は、小さくなる。さらに、こ
れらの技術を、前述した長いスタック／小さいスタック
のセグメント化プロセスと組合せて、スタック内へのス
ペアＩＣチップの要求を排除することができる。
ＩＣチップがトランスファ・メタライゼーション層と端
面メタライゼーション層との両方を有する、電子モジュ
ールの形成技術を含んでいる。端面メタライゼーション
層は、スタックの端部ＩＣチップ上にのみ用いられる。
したがって、電子モジュールは、電子モジュールを有す
るＩＣチップのスタックへ端面構造を付加することな
く、電子モジュールを作製することができる。したがっ
て、モジュールの全体寸法は、小さくなる。さらに、こ
れらの技術を、前述した長いスタック／小さいスタック
のセグメント化プロセスと組合せて、スタック内へのス
ペアＩＣチップの要求を排除することができる。
【００２６】有益なことに、ここで説明した本発明の共
働技術は、相互接続された表面メタライゼーション層と
減少した全体寸法とを有する進歩した電子モジュールの
形成を容易にする。
働技術は、相互接続された表面メタライゼーション層と
減少した全体寸法とを有する進歩した電子モジュールの
形成を容易にする。
【００２７】
【発明の実施の形態】この発明は、電気的に相互接続さ
れた側面メタライゼーション層と端面メタライゼーショ
ン層とを有する電子モジュールを備えている。このため
に、電子モジュール上に側面メタライゼーション層と端
面メタライゼーション層との相互接続を形成する特定の
実施例を説明する。特に指示がなければ、以下に説明す
る技術は、ＩＣチップの長いスタックと小さいスタック
との両方に適用できるものである。
れた側面メタライゼーション層と端面メタライゼーショ
ン層とを有する電子モジュールを備えている。このため
に、電子モジュール上に側面メタライゼーション層と端
面メタライゼーション層との相互接続を形成する特定の
実施例を説明する。特に指示がなければ、以下に説明す
る技術は、ＩＣチップの長いスタックと小さいスタック
との両方に適用できるものである。
【００２８】図１は、ほぼ直線状の平行パイプ形状に形
成されたＩＣチップ１１のスタックの部分断面図であ
る。ＩＣチップ１１によって実行される代表的な機能
は、例えば、メモリ・モジュールを形成するような、メ
モリおよび／または制御機能を含むことができる。しか
し、各チップは、ＩＣチップ上で実行される技術上周知
のどのような機能も含むことができる。トランスファ・
メタライゼーション１７は、スタックの各ＩＣチップに
関係しており、ＩＣチップをスタック内の他のチップま
たは外部回路に接続するのに用いられる。スタッキング
された場合、チップ１１のトランスファ・メタライゼー
ション１７は、ＩＣチップのスタックの少なくとも１つ
の選択された側面に延びる。トランスファ・メタライゼ
ーション１７の上下の各チップ１１の面上に設けられた
絶縁体１３は、各トランスファ・メタライゼーション
を、電気的に絶縁し物理的に分離する。ＩＣチップは、
接着剤の薄層（図示せず）によって一緒に積層される。
成されたＩＣチップ１１のスタックの部分断面図であ
る。ＩＣチップ１１によって実行される代表的な機能
は、例えば、メモリ・モジュールを形成するような、メ
モリおよび／または制御機能を含むことができる。しか
し、各チップは、ＩＣチップ上で実行される技術上周知
のどのような機能も含むことができる。トランスファ・
メタライゼーション１７は、スタックの各ＩＣチップに
関係しており、ＩＣチップをスタック内の他のチップま
たは外部回路に接続するのに用いられる。スタッキング
された場合、チップ１１のトランスファ・メタライゼー
ション１７は、ＩＣチップのスタックの少なくとも１つ
の選択された側面に延びる。トランスファ・メタライゼ
ーション１７の上下の各チップ１１の面上に設けられた
絶縁体１３は、各トランスファ・メタライゼーション
を、電気的に絶縁し物理的に分離する。ＩＣチップは、
接着剤の薄層（図示せず）によって一緒に積層される。
【００２９】特定の実施例として、チップのスタック
は、メモリ・モジュールを有している。各ＩＣチップ１
１は、各ＩＣチップのアクティブ面上に形成された、ポ
リイミドのような絶縁体１３をそれぞれ有している。絶
縁体１３は、また、Ｔｉ／Ａｌ（Ｃｕ）構造とすること
のできる各トランスファ・メタライゼーション１７を電
気的に絶縁する。トランスファ・メタライゼーション１
７は、絶縁体１３に形成された普通のメタライズド・バ
イアによって、各チップのアクティブ入力／出力（Ｉ／
Ｏ）パッドに電気的に接続される。トランスファ・メタ
ライゼーション層は、また、スタックの端部ＩＣチップ
上のＩ／Ｏパッドから、電子モジュールの端面上に後に
形成された電気コンタクトへの電気的接続（接続は、絶
縁体１３を通るバイアを用いて行われる、例えば図８を
参照）を容易にするコンタクト・パッド１９を有してい
る。接着剤の薄層（図示せず）は、市販されている種々
の高温接着材料のうちの１つ、例えばＮａｔｉｏｎａｌ
Ｓｔａｒｃｈ ａｎｄ Ｃｈｅｍｉｃａｌ Ｃｏ．
（Ｂｒｉｄｇｅｗａｔｅｒ，Ｎ．Ｊ．）により製造され
たＴｈｅｒｍｉｄとすることができる。
は、メモリ・モジュールを有している。各ＩＣチップ１
１は、各ＩＣチップのアクティブ面上に形成された、ポ
リイミドのような絶縁体１３をそれぞれ有している。絶
縁体１３は、また、Ｔｉ／Ａｌ（Ｃｕ）構造とすること
のできる各トランスファ・メタライゼーション１７を電
気的に絶縁する。トランスファ・メタライゼーション１
７は、絶縁体１３に形成された普通のメタライズド・バ
イアによって、各チップのアクティブ入力／出力（Ｉ／
Ｏ）パッドに電気的に接続される。トランスファ・メタ
ライゼーション層は、また、スタックの端部ＩＣチップ
上のＩ／Ｏパッドから、電子モジュールの端面上に後に
形成された電気コンタクトへの電気的接続（接続は、絶
縁体１３を通るバイアを用いて行われる、例えば図８を
参照）を容易にするコンタクト・パッド１９を有してい
る。接着剤の薄層（図示せず）は、市販されている種々
の高温接着材料のうちの１つ、例えばＮａｔｉｏｎａｌ
Ｓｔａｒｃｈ ａｎｄ Ｃｈｅｍｉｃａｌ Ｃｏ．
（Ｂｒｉｄｇｅｗａｔｅｒ，Ｎ．Ｊ．）により製造され
たＴｈｅｒｍｉｄとすることができる。
【００３０】“スタック”の端面上に、厚い絶縁膜１５
（例えば、２５〜５０μｍのポリイミド）の堆積を続い
て行う（図２）。堆積したポリイミドのエッジ・ビーデ
ィング（ｅｄｇｅ ｂｅａｄｉｎｇ）を避け、および均
一性を増大させるためには、米国特許第４，８８０，６
９９号明細書“Ｕｌｔｒａ−Ｔｈｉｎ Ｐｏｌｙｉｍｉ
ｄｅ Ｐｏｌｙｍｅｒ Ｆｉｌｍｓ ａｎｄ Ｔｈｅｉ
ｒ Ｐｒｅｐａｒａｔｉｏｎ”に開示されている技術を
用いて、端面に多数の“薄い”絶縁層を連続的に設ける
ことによって、“厚い”絶縁体を形成する。これらの技
術は、リング（または他の形状）内で、絶縁体の薄い液
体膜の拡がりを容易にする。液体膜の表面力は、膜が、
スタックの端面に堆積され／転移されるのに十分なよう
に、膜が拡がり、長く保持されることを可能にする。ス
タックを液体膜に通過させ、あるいは液体膜をスタック
に接触させて、リングを取り去ることによって、転移が
行われる。この膜転移技術は、かなりのエッジ・ビーデ
ィングを生じることなく、極めて均一な薄膜を形成す
る。したがって、近接エッジの処理は劣化しない。さら
に、普通のスピン供給技術の使用により生じる多量の廃
棄物質の発生が排除される。したがって、処理コスト
は、さらに低減する。
（例えば、２５〜５０μｍのポリイミド）の堆積を続い
て行う（図２）。堆積したポリイミドのエッジ・ビーデ
ィング（ｅｄｇｅ ｂｅａｄｉｎｇ）を避け、および均
一性を増大させるためには、米国特許第４，８８０，６
９９号明細書“Ｕｌｔｒａ−Ｔｈｉｎ Ｐｏｌｙｉｍｉ
ｄｅ Ｐｏｌｙｍｅｒ Ｆｉｌｍｓ ａｎｄ Ｔｈｅｉ
ｒ Ｐｒｅｐａｒａｔｉｏｎ”に開示されている技術を
用いて、端面に多数の“薄い”絶縁層を連続的に設ける
ことによって、“厚い”絶縁体を形成する。これらの技
術は、リング（または他の形状）内で、絶縁体の薄い液
体膜の拡がりを容易にする。液体膜の表面力は、膜が、
スタックの端面に堆積され／転移されるのに十分なよう
に、膜が拡がり、長く保持されることを可能にする。ス
タックを液体膜に通過させ、あるいは液体膜をスタック
に接触させて、リングを取り去ることによって、転移が
行われる。この膜転移技術は、かなりのエッジ・ビーデ
ィングを生じることなく、極めて均一な薄膜を形成す
る。したがって、近接エッジの処理は劣化しない。さら
に、普通のスピン供給技術の使用により生じる多量の廃
棄物質の発生が排除される。したがって、処理コスト
は、さらに低減する。
【００３１】薄膜絶縁層の供給技術は、１つのフィクス
チャ内の多数のスタックの同時処理を容易にする。３つ
のスタックの同時処理を容易にするためには、図１１の
“マルチ・アップ（ｍｕｌｔｉ−ｕｐ）”フィクスチャ
が構成される。図１１は、同時に処理できるＩＣチップ
・スタックの種々の寸法，種類，配向の例を示してい
る。ＩＣチップ・スタックの他の寸法，種類，配向も可
能である。
チャ内の多数のスタックの同時処理を容易にする。３つ
のスタックの同時処理を容易にするためには、図１１の
“マルチ・アップ（ｍｕｌｔｉ−ｕｐ）”フィクスチャ
が構成される。図１１は、同時に処理できるＩＣチップ
・スタックの種々の寸法，種類，配向の例を示してい
る。ＩＣチップ・スタックの他の寸法，種類，配向も可
能である。
【００３２】特に、多数のスタックを有するフィクスチ
ャは、絶縁体薄膜を通過する、あるいは絶縁体薄膜に接
触する。このように、絶縁薄膜は、３つのスタックの露
出した水平面２４Ａ〜２４Ｃ（すなわち、“上（ｕ
ｐ）”面、したがって“マルチ・アップ”処理）に転移
される。３つのスタックの３つの水平面２４Ａ〜２４Ｃ
は、ほぼ同一平面上にあり、したがって絶縁体薄層への
すべての３つの表面の同時接触が容易になる。
ャは、絶縁体薄膜を通過する、あるいは絶縁体薄膜に接
触する。このように、絶縁薄膜は、３つのスタックの露
出した水平面２４Ａ〜２４Ｃ（すなわち、“上（ｕ
ｐ）”面、したがって“マルチ・アップ”処理）に転移
される。３つのスタックの３つの水平面２４Ａ〜２４Ｃ
は、ほぼ同一平面上にあり、したがって絶縁体薄層への
すべての３つの表面の同時接触が容易になる。
【００３３】特定のプロセスの例として、端面絶縁体１
５が一旦設けられると、選択された側面は、トランスフ
ァ・メタライゼーション１７の端部を露出させるように
処理される。チップ１１のエッジは、例えば選択エッチ
ング・プロセスを用いて、優先的に除去される（図
３）。その後に、絶縁層２３を堆積し（図４）、除去し
て、トランスファ・メタライゼーション１７の端部のみ
を露出させる（図５）。
５が一旦設けられると、選択された側面は、トランスフ
ァ・メタライゼーション１７の端部を露出させるように
処理される。チップ１１のエッジは、例えば選択エッチ
ング・プロセスを用いて、優先的に除去される（図
３）。その後に、絶縁層２３を堆積し（図４）、除去し
て、トランスファ・メタライゼーション１７の端部のみ
を露出させる（図５）。
【００３４】次に、側面メタライゼーション層２５を、
電子モジュールの選択された側面上に形成する（図
６）。特に、側面メタライゼーション層２５は、薄膜メ
タライゼーション層により構成できる。この薄膜メタラ
イゼーション層は、パターニングされて、トランスファ
・メタライゼーション１７に電気的に接続され、スタッ
クのＩＣチップを相互接続する。薄膜メタライゼーショ
ン層の堆積により、Ｔ接続部３８が形成され、このＴ接
続部はメタライゼーション層２５をトランスファ・メタ
ライゼーション１７に電気的に接続する。代表的なプロ
セスの例として、薄膜側面メタライゼーションを、標準
的なフォトリソグラフィ薄膜供給技術を用いて形成す
る。次に、側面絶縁層２７を、例えば前述した薄膜絶縁
層転移技術を用いて、“厚い”（２５〜５０μｍ）層と
して形成する。
電子モジュールの選択された側面上に形成する（図
６）。特に、側面メタライゼーション層２５は、薄膜メ
タライゼーション層により構成できる。この薄膜メタラ
イゼーション層は、パターニングされて、トランスファ
・メタライゼーション１７に電気的に接続され、スタッ
クのＩＣチップを相互接続する。薄膜メタライゼーショ
ン層の堆積により、Ｔ接続部３８が形成され、このＴ接
続部はメタライゼーション層２５をトランスファ・メタ
ライゼーション１７に電気的に接続する。代表的なプロ
セスの例として、薄膜側面メタライゼーションを、標準
的なフォトリソグラフィ薄膜供給技術を用いて形成す
る。次に、側面絶縁層２７を、例えば前述した薄膜絶縁
層転移技術を用いて、“厚い”（２５〜５０μｍ）層と
して形成する。
【００３５】ＩＣチップのスタック上の側面メタライゼ
ーション層を形成する他の方法を、以下に説明する。図
２のチップのスタックの選択された側面を平坦化し、ト
ランスファ・メタライゼーション１７の端部を露出させ
る。その後、薄い絶縁層２６を、電子モジュールの平坦
化された側面上に堆積する（図３１）。次に、標準的な
フォトリソグラフィ処理を用いて、薄い絶縁層２６内に
バイア２８を開け、トランスファ・メタライゼーション
１７の端部を露出させる（図３２）。次に、薄膜側面メ
タライゼーション層２５を堆積し、厚い絶縁層２７で覆
う。薄膜メタライゼーション層の堆積により、Ｔ接続部
３８が形成され、このＴ接続部はメタライゼーション層
２５をトランスファ・メタライゼーション層１７に電気
的に接続する。前述した実施例におけるように、薄膜絶
縁層転移技術を用いて、薄い絶縁層２６と厚い絶縁層２
７とを形成することができる。
ーション層を形成する他の方法を、以下に説明する。図
２のチップのスタックの選択された側面を平坦化し、ト
ランスファ・メタライゼーション１７の端部を露出させ
る。その後、薄い絶縁層２６を、電子モジュールの平坦
化された側面上に堆積する（図３１）。次に、標準的な
フォトリソグラフィ処理を用いて、薄い絶縁層２６内に
バイア２８を開け、トランスファ・メタライゼーション
１７の端部を露出させる（図３２）。次に、薄膜側面メ
タライゼーション層２５を堆積し、厚い絶縁層２７で覆
う。薄膜メタライゼーション層の堆積により、Ｔ接続部
３８が形成され、このＴ接続部はメタライゼーション層
２５をトランスファ・メタライゼーション層１７に電気
的に接続する。前述した実施例におけるように、薄膜絶
縁層転移技術を用いて、薄い絶縁層２６と厚い絶縁層２
７とを形成することができる。
【００３６】側面メタライゼーション層２５および関連
する絶縁層２７の形成に続いて、スタックをマルチ・ア
ップ・フィクスチャ内で配向を変えてスタックの端面を
露出させることができる。実際、多くのスタックを、１
つの“マルチ・アップ”フィクスチャを用いて同時に処
理することができる（図１１）。次に、化学的および／
または機械的方法を用いて、端面絶縁体１５の厚さを小
さくし、側面メタライゼーション層２５の端部を露出さ
せる（図７）。特に、前述した優先的エッチング技術お
よび機械研磨技術を用いて、端面絶縁体を、例えば１０
μｍより小さい厚さに薄くすることができる。実際に
は、端面絶縁体１５を、完全に除去することもできる
（図７）。次に、標準フォトリソグラフィおよび薄膜供
給技術を用いて、端面メタライゼーション層３３および
電気的コンタクト３１を形成する（図８）。図示のよう
に、端面メタライゼーション層３３を、側面メタライゼ
ーション２５に接続する。一般的には、電気コンタクト
３１を形成する前に、標準的なパターニングされたエッ
チング技術を用いて、端部ＩＣチップ上のＩ／Ｏパッド
と接触するトランスファ・メタライゼーション・コンタ
クト１９にまで、バイア３２を形成する。このようにし
て、Ｔ接続部３８を用いて、端面外部コンタクト３１を
有する端面メタライゼーション層３３に相互接続された
側面メタライゼーション層２５を有する完成された電子
モジュールが形成される。
する絶縁層２７の形成に続いて、スタックをマルチ・ア
ップ・フィクスチャ内で配向を変えてスタックの端面を
露出させることができる。実際、多くのスタックを、１
つの“マルチ・アップ”フィクスチャを用いて同時に処
理することができる（図１１）。次に、化学的および／
または機械的方法を用いて、端面絶縁体１５の厚さを小
さくし、側面メタライゼーション層２５の端部を露出さ
せる（図７）。特に、前述した優先的エッチング技術お
よび機械研磨技術を用いて、端面絶縁体を、例えば１０
μｍより小さい厚さに薄くすることができる。実際に
は、端面絶縁体１５を、完全に除去することもできる
（図７）。次に、標準フォトリソグラフィおよび薄膜供
給技術を用いて、端面メタライゼーション層３３および
電気的コンタクト３１を形成する（図８）。図示のよう
に、端面メタライゼーション層３３を、側面メタライゼ
ーション２５に接続する。一般的には、電気コンタクト
３１を形成する前に、標準的なパターニングされたエッ
チング技術を用いて、端部ＩＣチップ上のＩ／Ｏパッド
と接触するトランスファ・メタライゼーション・コンタ
クト１９にまで、バイア３２を形成する。このようにし
て、Ｔ接続部３８を用いて、端面外部コンタクト３１を
有する端面メタライゼーション層３３に相互接続された
側面メタライゼーション層２５を有する完成された電子
モジュールが形成される。
【００３７】この発明の技術を拡張して、端面および側
面の両方に電気コンタクトを有する電子モジュールを形
成することができる。特定のプロセスの例として、チッ
プのスタックの配向を変えて、薄膜メタライゼーション
層２５に関係した側面１０１の処理を容易にする（図
９）。再び、化学的および／または機械的技術を用い
て、“厚い”側面絶縁層２７を薄くして、所望の厚さを
実現する（例えば、側面メタライゼーション２５上で約
２〜８μｍ）。Ｔ接続部の交差部材（すなわち上半分）
に対しスペースを与えるために、絶縁層２７を厚く堆積
し、厚い状態のままとすることができるが、側面パッド
３４が必要とされるならば、バイア３２があまりに深く
ならないように、薄くするのが最善である。薄くするこ
とは、また、電子モジュールの全体の寸法を小さくす
る。多数の電気コンタクトを有する側面メタライゼーシ
ョン層２５の一部分として、薄い側面絶縁層２７内にバ
イア３２が形成される（図１０）。この層（コンタク
ト）は、前述した端面コンタクト３１を形成するのに用
いた技術と同様の技術を用いて堆積される。
面の両方に電気コンタクトを有する電子モジュールを形
成することができる。特定のプロセスの例として、チッ
プのスタックの配向を変えて、薄膜メタライゼーション
層２５に関係した側面１０１の処理を容易にする（図
９）。再び、化学的および／または機械的技術を用い
て、“厚い”側面絶縁層２７を薄くして、所望の厚さを
実現する（例えば、側面メタライゼーション２５上で約
２〜８μｍ）。Ｔ接続部の交差部材（すなわち上半分）
に対しスペースを与えるために、絶縁層２７を厚く堆積
し、厚い状態のままとすることができるが、側面パッド
３４が必要とされるならば、バイア３２があまりに深く
ならないように、薄くするのが最善である。薄くするこ
とは、また、電子モジュールの全体の寸法を小さくす
る。多数の電気コンタクトを有する側面メタライゼーシ
ョン層２５の一部分として、薄い側面絶縁層２７内にバ
イア３２が形成される（図１０）。この層（コンタク
ト）は、前述した端面コンタクト３１を形成するのに用
いた技術と同様の技術を用いて堆積される。
【００３８】このようにして、側面１０１および端面１
０２のメタライゼーション層と、側面および端面の外部
電気コンタクトとを相互接続する電子モジュールが形成
される。さらに、側面絶縁層２７と端面絶縁層１５の両
方に関係した厚さを低減して、電子モジュールの寸法を
小さくした。
０２のメタライゼーション層と、側面および端面の外部
電気コンタクトとを相互接続する電子モジュールが形成
される。さらに、側面絶縁層２７と端面絶縁層１５の両
方に関係した厚さを低減して、電子モジュールの寸法を
小さくした。
【００３９】メモリ・モジュールを有する電子モジュー
ルの代表例を、図１２〜図１４に示す。一実施例では、
論理バッファ・チップ１２がスタック内に含まれている
（図１２）。論理バッファ・チップ１２は、米国特許出
願第０８／１２０，８７６号明細書“Ｉｎｔｅｇｒａｔ
ｅｄ Ｍｕｌｔｉｃｈｉｐ Ｍｅｍｏｒｙ Ｍｏｄｕｌ
ｅ， Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｆａｂｒｉｃａｔ
ｉｏｎ”、および米国特許出願第０８／１２０，８９３
号明細書“Ｉｎｔｅｇｒａｔｅｄ Ｍｅｍｏｒｙ Ｃｕ
ｂｅ，Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｆａｂｒｉｃａｔ
ｉｏｎ”に記載されたメモリ・スタック管理を実行す
る。論理バッファ・チップ１２は、また、ＳＲＡＭ，擬
似スタティックＲＡＭ，誤り訂正コード，メモリ・ハン
ドシェーキング，アレイ組込み自己テストを含む、カス
タマに固有の機能を有することができる。論理バッファ
・チップは、また、米国特許出願第０８／２５２，７９
４号明細書“Ｍｏｎｏｌｉｔｈｉｃ Ｅｌｅｃｔｒｏｎ
ｉｃ Ｍｏｄｕｌｅｓ−Ｆａｂｒｉｃａｔｉｏｎ ａｎ
ｄ Ｓｔｒｕｃｔｕｒｅ”に記載されているビット交換
を行うために用いることができる。端面電気コンタクト
３１は、メモリ・モジュールに電気接続を与える。特
に、これらのコンタクトは、スタックを有するメモリ・
チップ１１へのアクセスを調整する論理バッファ・チッ
プ１２への電気的接続を与える。側面メタライゼーショ
ン層２５は、バッファ・チップ１２からスタック内のメ
モリ・チップ１１への電気的接続を与える。
ルの代表例を、図１２〜図１４に示す。一実施例では、
論理バッファ・チップ１２がスタック内に含まれている
（図１２）。論理バッファ・チップ１２は、米国特許出
願第０８／１２０，８７６号明細書“Ｉｎｔｅｇｒａｔ
ｅｄ Ｍｕｌｔｉｃｈｉｐ Ｍｅｍｏｒｙ Ｍｏｄｕｌ
ｅ， Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｆａｂｒｉｃａｔ
ｉｏｎ”、および米国特許出願第０８／１２０，８９３
号明細書“Ｉｎｔｅｇｒａｔｅｄ Ｍｅｍｏｒｙ Ｃｕ
ｂｅ，Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｆａｂｒｉｃａｔ
ｉｏｎ”に記載されたメモリ・スタック管理を実行す
る。論理バッファ・チップ１２は、また、ＳＲＡＭ，擬
似スタティックＲＡＭ，誤り訂正コード，メモリ・ハン
ドシェーキング，アレイ組込み自己テストを含む、カス
タマに固有の機能を有することができる。論理バッファ
・チップは、また、米国特許出願第０８／２５２，７９
４号明細書“Ｍｏｎｏｌｉｔｈｉｃ Ｅｌｅｃｔｒｏｎ
ｉｃ Ｍｏｄｕｌｅｓ−Ｆａｂｒｉｃａｔｉｏｎ ａｎ
ｄ Ｓｔｒｕｃｔｕｒｅ”に記載されているビット交換
を行うために用いることができる。端面電気コンタクト
３１は、メモリ・モジュールに電気接続を与える。特
に、これらのコンタクトは、スタックを有するメモリ・
チップ１１へのアクセスを調整する論理バッファ・チッ
プ１２への電気的接続を与える。側面メタライゼーショ
ン層２５は、バッファ・チップ１２からスタック内のメ
モリ・チップ１１への電気的接続を与える。
【００４０】他の実施例では、外部電気的接続のための
追加の手段が設けられる（図１３）。特に、電子モジュ
ールの端面は、端面メタライゼーション層３３と端面コ
ンタクト３１とを有している。これらは共に、同じメタ
ライゼーション層により形成されている。さらに、側面
コンタクト３４が設けられている。端面メタライゼーシ
ョン層３３は、バッファ・チップ１２に必要な配線の複
雑性を軽減することを容易にする。特に、外部電気的接
続を、端面メタライゼーション層３３を経てメモリ・チ
ップ１１へ直接行うことができる（論理バッファ・チッ
プ１２を経ることなく）。
追加の手段が設けられる（図１３）。特に、電子モジュ
ールの端面は、端面メタライゼーション層３３と端面コ
ンタクト３１とを有している。これらは共に、同じメタ
ライゼーション層により形成されている。さらに、側面
コンタクト３４が設けられている。端面メタライゼーシ
ョン層３３は、バッファ・チップ１２に必要な配線の複
雑性を軽減することを容易にする。特に、外部電気的接
続を、端面メタライゼーション層３３を経てメモリ・チ
ップ１１へ直接行うことができる（論理バッファ・チッ
プ１２を経ることなく）。
【００４１】図１４に示す他の実施例では、バッファ・
チップ１２が、メモリ・チップのスタックの外部に設け
られる。特に、バッファ・チップ１２は、端面電気コン
タクト３１と端面メタライゼーション層３３に、ソルダ
バンプ（６５）接着される。モジュールの外部電気的接
続は、バッファ・チップ１２の“フットプリント（ｆｏ
ｏｔｐｒｉｎｔ）”の外側のスタックの端面に設けられ
た追加の端面コンタクト３１または３３によって、容易
に行われる。これらのコンタクトは、上部チップ１１，
側面メタライゼーション２５，またはバッファ・チップ
１２に電気的に接続することができる。
チップ１２が、メモリ・チップのスタックの外部に設け
られる。特に、バッファ・チップ１２は、端面電気コン
タクト３１と端面メタライゼーション層３３に、ソルダ
バンプ（６５）接着される。モジュールの外部電気的接
続は、バッファ・チップ１２の“フットプリント（ｆｏ
ｏｔｐｒｉｎｔ）”の外側のスタックの端面に設けられ
た追加の端面コンタクト３１または３３によって、容易
に行われる。これらのコンタクトは、上部チップ１１，
側面メタライゼーション２５，またはバッファ・チップ
１２に電気的に接続することができる。
【００４２】要約すると、前述した３つの電子モジュー
ルは、すべて、メモリ・チップとバッファ・チップとを
有している。さらに、端面絶縁層１５、または端面およ
び側面絶縁層１５，２７は、電子モジュールが小さく作
られ、小さい電子パッケージに適合するように、薄くさ
れている。
ルは、すべて、メモリ・チップとバッファ・チップとを
有している。さらに、端面絶縁層１５、または端面およ
び側面絶縁層１５，２７は、電子モジュールが小さく作
られ、小さい電子パッケージに適合するように、薄くさ
れている。
【００４３】ＩＣチップのスタックおよび関係する電子
モジュールを形成する１つの方法は、多数のＩＣチップ
よりなる“長いスタック”を、多数の“小さいスタッ
ク”に細分することである。“小さいスタック”の各々
は、長いスタックのチップのサブセットよりなる（また
は長いスタックの１つのＩＣチップよりなる）。代表的
なプロセスの例として、多数のＩＣチップ１１がウエハ
上に形成され、ダイシングされ、個々のＩＣチップ１１
が接着層３７（図１６）を介して順々に積層されて、Ｉ
Ｃチップの“長いスタック”を形成する。図１５におい
ては、長いスタックが１０個のＩＣチップから成り、各
ＩＣチップ当たり７個の割合でスタック全体で７０個の
Ｔ接続部３８がスタックの側面に形成された例が図示さ
れている。この図面では、端面メタライゼーション層が
スタック上端面から省略されている。個々のＩＣチップ
内のＩＣ回路形成時のウエハ処理の間に、ＩＣ回路の外
部入出力リード線回路に対応する数（図１５では７）の
トランスファ・メタライゼーション・リード１７がエッ
ジ面、すなわち側面、に向かって延びるように形成され
る。スタック形成後に、周知の薄膜形成技術を使用し
て、このスタックの側面に、トランスファ・メタライゼ
ーション・リード１７に対応する開口パターン４１を有
する側面絶縁層２６を形成し、この側面絶縁層上に前記
リード１７に電気的に接続した多数（図１５では７ｘ１
０個）のＴ接続部３８およびこれに電気的に接続した側
面メタライゼーション４３を形成する（図１７）。この
ようにして、スタックのＩＣチップへの電気的アクセス
を容易にするＴ接続部を有するＩＣチップの長いスタッ
クが形成される。この長いスタックの詳細は、図１６な
いし図２４に関して以下に説明する。
モジュールを形成する１つの方法は、多数のＩＣチップ
よりなる“長いスタック”を、多数の“小さいスタッ
ク”に細分することである。“小さいスタック”の各々
は、長いスタックのチップのサブセットよりなる（また
は長いスタックの１つのＩＣチップよりなる）。代表的
なプロセスの例として、多数のＩＣチップ１１がウエハ
上に形成され、ダイシングされ、個々のＩＣチップ１１
が接着層３７（図１６）を介して順々に積層されて、Ｉ
Ｃチップの“長いスタック”を形成する。図１５におい
ては、長いスタックが１０個のＩＣチップから成り、各
ＩＣチップ当たり７個の割合でスタック全体で７０個の
Ｔ接続部３８がスタックの側面に形成された例が図示さ
れている。この図面では、端面メタライゼーション層が
スタック上端面から省略されている。個々のＩＣチップ
内のＩＣ回路形成時のウエハ処理の間に、ＩＣ回路の外
部入出力リード線回路に対応する数（図１５では７）の
トランスファ・メタライゼーション・リード１７がエッ
ジ面、すなわち側面、に向かって延びるように形成され
る。スタック形成後に、周知の薄膜形成技術を使用し
て、このスタックの側面に、トランスファ・メタライゼ
ーション・リード１７に対応する開口パターン４１を有
する側面絶縁層２６を形成し、この側面絶縁層上に前記
リード１７に電気的に接続した多数（図１５では７ｘ１
０個）のＴ接続部３８およびこれに電気的に接続した側
面メタライゼーション４３を形成する（図１７）。この
ようにして、スタックのＩＣチップへの電気的アクセス
を容易にするＴ接続部を有するＩＣチップの長いスタッ
クが形成される。この長いスタックの詳細は、図１６な
いし図２４に関して以下に説明する。
【００４４】この発明の長いスタックは、スタックの隣
接ＩＣチップ間に設けられた、特有のチップ間接着およ
びセグメント化層３７を有している。特に、隣接ＩＣチ
ップ１１の各対（図１６）は、チップ間層３７とトラン
スファ・メタライゼーション１７を保護し支持するポリ
イミド層１３とを有するチップ間層３９によって分離さ
れている（長いスタック内のＩＣチップのサブセットで
あるこの特別のチップ間層を制限することができる）。
ポリイミド層１３には、接着／セグメント化層３７が隣
接している。この層３７は、長いスタックのセグメント
化を可能にするためにせん断分離できる接着材よりな
る。接着材は、例えば、粘度および接着力が高温で減少
するＤｉｔａｃ（Ｅ．Ｉ．Ｄｕｐｏｎｔ Ｄｅ Ｎｅｍ
ｏｕｒｓａｎｄ Ｃｏ．により製造された）とすること
ができる。
接ＩＣチップ間に設けられた、特有のチップ間接着およ
びセグメント化層３７を有している。特に、隣接ＩＣチ
ップ１１の各対（図１６）は、チップ間層３７とトラン
スファ・メタライゼーション１７を保護し支持するポリ
イミド層１３とを有するチップ間層３９によって分離さ
れている（長いスタック内のＩＣチップのサブセットで
あるこの特別のチップ間層を制限することができる）。
ポリイミド層１３には、接着／セグメント化層３７が隣
接している。この層３７は、長いスタックのセグメント
化を可能にするためにせん断分離できる接着材よりな
る。接着材は、例えば、粘度および接着力が高温で減少
するＤｉｔａｃ（Ｅ．Ｉ．Ｄｕｐｏｎｔ Ｄｅ Ｎｅｍ
ｏｕｒｓａｎｄ Ｃｏ．により製造された）とすること
ができる。
【００４５】特定のセグメント化プロセスの例に関し
て、図２０は、長いスタック内の選択されたセグメント
化点に関係したチップ間領域を示している。側面絶縁層
４９上にフォトレジスト層５１を堆積し、露光し、現像
する（図２１）。フォトレジストは、接着／セグメント
化層３７上に溝５３Ａが設けられるようにパターニング
される。次に、絶縁層４９，側面メタライゼーション４
３，Ｔ接続部３８，絶縁層２６を経て、接着／セグメン
ト化層３７までエッチングを行って、溝５３Ｂを形成す
る（図２２）。加熱すると、接着層３７の接着力は減少
し、長いスタックは、多数の小さいスタックに分離す
る。特に、加熱時に、選択されたセグメント化層（溝５
３Ｂでの）に沿って、せん断セグメント化力が加えら
れ、分離が行われる。その後、小さいスタック上の過剰
なフォトレジストを除去することができる。このように
して、側面に設けられたメタライゼーション層を有する
“小さいスタック”が形成される。
て、図２０は、長いスタック内の選択されたセグメント
化点に関係したチップ間領域を示している。側面絶縁層
４９上にフォトレジスト層５１を堆積し、露光し、現像
する（図２１）。フォトレジストは、接着／セグメント
化層３７上に溝５３Ａが設けられるようにパターニング
される。次に、絶縁層４９，側面メタライゼーション４
３，Ｔ接続部３８，絶縁層２６を経て、接着／セグメン
ト化層３７までエッチングを行って、溝５３Ｂを形成す
る（図２２）。加熱すると、接着層３７の接着力は減少
し、長いスタックは、多数の小さいスタックに分離す
る。特に、加熱時に、選択されたセグメント化層（溝５
３Ｂでの）に沿って、せん断セグメント化力が加えら
れ、分離が行われる。その後、小さいスタック上の過剰
なフォトレジストを除去することができる。このように
して、側面に設けられたメタライゼーション層を有する
“小さいスタック”が形成される。
【００４６】次に、長いスタックは、電気的にバーンイ
ンされ、テストされて、長いスタック内の機能的および
非機能的ＩＣチップが識別される。長いスタック内のＩ
Ｃチップの“機能マップ”が作成される。この機能マッ
プは、側面メタライゼーション層４３（図１７）のパタ
ーニングに用いられ、長いスタック内の小さいスタック
として、機能的ＩＣチップのグループを相互接続する。
小さいスタック内のすべてのＩＣチップが機能的である
ので、テスト中に障害が生じ、バーンインしたＩＣチッ
プを交換するスペアＩＣチップを含ませることなしに、
小さいスタックを作製することができる。さらに、側面
メタライゼーション層をパターニングして、長いスタッ
クからの機能的な小スタックの作製率を最大にすること
ができる（短いスタックは、ＩＣチップの機能的グルー
プの最大数が用いられるように、長いスタック内でグル
ープ化される）。
ンされ、テストされて、長いスタック内の機能的および
非機能的ＩＣチップが識別される。長いスタック内のＩ
Ｃチップの“機能マップ”が作成される。この機能マッ
プは、側面メタライゼーション層４３（図１７）のパタ
ーニングに用いられ、長いスタック内の小さいスタック
として、機能的ＩＣチップのグループを相互接続する。
小さいスタック内のすべてのＩＣチップが機能的である
ので、テスト中に障害が生じ、バーンインしたＩＣチッ
プを交換するスペアＩＣチップを含ませることなしに、
小さいスタックを作製することができる。さらに、側面
メタライゼーション層をパターニングして、長いスタッ
クからの機能的な小スタックの作製率を最大にすること
ができる（短いスタックは、ＩＣチップの機能的グルー
プの最大数が用いられるように、長いスタック内でグル
ープ化される）。
【００４７】図１７〜図１９は、相互接続された１つの
小さいスタック（以下に説明するように長いスタックか
らは分離されて示されている）の構造を示している。特
に、各ＩＣチップ１１は、ＩＣチップの表面上のＩ／Ｏ
パッド４５に接続されるトランスファ・メタライゼーシ
ョン１７に関係するＴ接続部３８を有している（図１
８）。Ｔ接続部は、最初は、長いスタックの各ＩＣチッ
プをテストするために使用され、次に、側面メタライゼ
ーション層４３に、電気的接触点を与えると言う二重の
機能を果たす。側面メタライゼーション層４３上に、絶
縁層４９を堆積する（図１８，図１９）。絶縁層４９
を、前述した薄膜絶縁層技術を用いて、形成することが
できる。あるいはまた、続く処理の条件に応じて、普通
のスピン供給堆積技術を用いることができる。
小さいスタック（以下に説明するように長いスタックか
らは分離されて示されている）の構造を示している。特
に、各ＩＣチップ１１は、ＩＣチップの表面上のＩ／Ｏ
パッド４５に接続されるトランスファ・メタライゼーシ
ョン１７に関係するＴ接続部３８を有している（図１
８）。Ｔ接続部は、最初は、長いスタックの各ＩＣチッ
プをテストするために使用され、次に、側面メタライゼ
ーション層４３に、電気的接触点を与えると言う二重の
機能を果たす。側面メタライゼーション層４３上に、絶
縁層４９を堆積する（図１８，図１９）。絶縁層４９
を、前述した薄膜絶縁層技術を用いて、形成することが
できる。あるいはまた、続く処理の条件に応じて、普通
のスピン供給堆積技術を用いることができる。
【００４８】小さいスタックを相互接続した（側面メタ
ライゼーション層４３により）後に、長いスタックを、
多数の小さいスタックにセグメント化する。セグメント
化点は、機能的な小さいスタックの境界に定められる。
これは、１つのＩＣチップを有する小さいスタックのセ
グメント化をも含んでいる（ＩＣチップが、多数の障害
ＩＣチップに隣接し、他の機能的ＩＣチップと共にスタ
ック内に含めることができないならば）。このようにし
て、１つの機能的ＩＣチップの廃棄さえも避けられる。
ライゼーション層４３により）後に、長いスタックを、
多数の小さいスタックにセグメント化する。セグメント
化点は、機能的な小さいスタックの境界に定められる。
これは、１つのＩＣチップを有する小さいスタックのセ
グメント化をも含んでいる（ＩＣチップが、多数の障害
ＩＣチップに隣接し、他の機能的ＩＣチップと共にスタ
ック内に含めることができないならば）。このようにし
て、１つの機能的ＩＣチップの廃棄さえも避けられる。
【００４９】相互接続された側面および端面メタライゼ
ーション層を形成するための、前述した本発明の技術
を、長いスタックから形成されたこれら小さいスタック
に適用することができる。したがって、端面メタライゼ
ーション層３３（図２３，図２４）は、小さいスタック
上に形成され、得られる電子モジュールの端面への外部
電気的接続を容易にする。特に、小さいスタックの端面
の制御された除去（例えば、研磨またはエッチング技術
を用いて）は、側面メタライゼーション層４３およびＴ
接続部３８の端部を露出させる（図２４）。次に、これ
らに接触するようにして、端面メタライゼーション３３
を形成する。したがって、電気的に相互接続された側面
および端面メタライゼーション層を有する完全に機能的
な電子モジュールが、各電子モジュール内に“スペア”
ＩＣチップを備える必要なしに、長いスタックから形成
される。
ーション層を形成するための、前述した本発明の技術
を、長いスタックから形成されたこれら小さいスタック
に適用することができる。したがって、端面メタライゼ
ーション層３３（図２３，図２４）は、小さいスタック
上に形成され、得られる電子モジュールの端面への外部
電気的接続を容易にする。特に、小さいスタックの端面
の制御された除去（例えば、研磨またはエッチング技術
を用いて）は、側面メタライゼーション層４３およびＴ
接続部３８の端部を露出させる（図２４）。次に、これ
らに接触するようにして、端面メタライゼーション３３
を形成する。したがって、電気的に相互接続された側面
および端面メタライゼーション層を有する完全に機能的
な電子モジュールが、各電子モジュール内に“スペア”
ＩＣチップを備える必要なしに、長いスタックから形成
される。
【００５０】前述したエッチング技術に代わって、レー
ザ・アブレーションを用いて、絶縁層４９，側面メタラ
イゼーション４３，Ｔ接続部３８，絶縁層２６を選択的
に除去し、接着セグメント化層３７を露出させることが
できる。スタックの側面に、レーザ・マスクを用いてパ
ターニングされた高エネルギーレーザ光を照射するか、
あるいは制御された状態で且つ所定のパターンに、微小
スポット・サイズのレーザ光ビームをラスタすることに
よって、選択レーザ・アブレーションを行うことができ
る。
ザ・アブレーションを用いて、絶縁層４９，側面メタラ
イゼーション４３，Ｔ接続部３８，絶縁層２６を選択的
に除去し、接着セグメント化層３７を露出させることが
できる。スタックの側面に、レーザ・マスクを用いてパ
ターニングされた高エネルギーレーザ光を照射するか、
あるいは制御された状態で且つ所定のパターンに、微小
スポット・サイズのレーザ光ビームをラスタすることに
よって、選択レーザ・アブレーションを行うことができ
る。
【００５１】この発明の他の実施例では、端面メタライ
ゼーション層は、チップ・スタックの組立時に端部ＩＣ
チップ上に追加的に形成するのではなくて、個々のＩＣ
チップのウェハ・レベルでの製造時に各ＩＣチップ上に
形成される。特に、図２５および図２６の斜視図に、４
つのＩＣチップ１１のスタックを示す。各ＩＣチップの
表面絶縁層内において、垂直または水平方向に離隔した
位置でそれぞれトランスファ・メタライゼーション層１
７と端面メタライゼーション層３３を有している。特
に、端面メタライゼーション層は、標準的なウェハ処理
技術を用いて、ウェハ・レベルで、ウエハ表面上の絶縁
層内においてトランスファ・メタライゼーション層の上
方レベル位置（図２５）またはトランスファ・メタライ
ゼーション層とほぼ同一レベル位置（図２６）に形成さ
れる。したがって、スタックの各ＩＣチップは、予め形
成された端面メタライゼーション層を有している。ある
いはまた、トランスファ・メタライゼーション層および
端面メタライゼーション層を収容する十分なスペースが
１つの層内に存在し、このような組合せを作ることがで
きる。いずれの場合も、セグメント化後は、さらなる端
面処理は不必要である。
ゼーション層は、チップ・スタックの組立時に端部ＩＣ
チップ上に追加的に形成するのではなくて、個々のＩＣ
チップのウェハ・レベルでの製造時に各ＩＣチップ上に
形成される。特に、図２５および図２６の斜視図に、４
つのＩＣチップ１１のスタックを示す。各ＩＣチップの
表面絶縁層内において、垂直または水平方向に離隔した
位置でそれぞれトランスファ・メタライゼーション層１
７と端面メタライゼーション層３３を有している。特
に、端面メタライゼーション層は、標準的なウェハ処理
技術を用いて、ウェハ・レベルで、ウエハ表面上の絶縁
層内においてトランスファ・メタライゼーション層の上
方レベル位置（図２５）またはトランスファ・メタライ
ゼーション層とほぼ同一レベル位置（図２６）に形成さ
れる。したがって、スタックの各ＩＣチップは、予め形
成された端面メタライゼーション層を有している。ある
いはまた、トランスファ・メタライゼーション層および
端面メタライゼーション層を収容する十分なスペースが
１つの層内に存在し、このような組合せを作ることがで
きる。いずれの場合も、セグメント化後は、さらなる端
面処理は不必要である。
【００５２】特に、この発明で用いられるように、トラ
ンスファ・メタライゼーション層１７は、スタックのＩ
ＣチップのＩ／Ｏパッド４５を、スタックの側面（側面
メタライゼーション層のような）上の接続パッドに電気
的に接続するのに用いられるメタライゼーション層であ
る。さらに、この発明で用いられるように、端面メタラ
イゼーション層３３は、ＩＣチップのスタックの側面上
の接続パッドを、端面上の電気的接続パッドに電気的に
接続する（バイア６３を経て）のに用いられるメタライ
ゼーション層である。このように、別個のトランスファ
・メタライゼーションおよび端面メタライゼーション層
を有する実施例において（図２５）、例えば、トランス
ファ・メタライゼーション・リードを電子モジュールの
端面に電気的に接続するためには、端面メタライゼーシ
ョン・リードを、トランスファ・メタライゼーション・
リード上に設け、これら２つのメタライゼーション・リ
ードを、モジュールの側面上で電気的に接続する（図２
８〜図３０、側面メタライゼーション２５′）。
ンスファ・メタライゼーション層１７は、スタックのＩ
ＣチップのＩ／Ｏパッド４５を、スタックの側面（側面
メタライゼーション層のような）上の接続パッドに電気
的に接続するのに用いられるメタライゼーション層であ
る。さらに、この発明で用いられるように、端面メタラ
イゼーション層３３は、ＩＣチップのスタックの側面上
の接続パッドを、端面上の電気的接続パッドに電気的に
接続する（バイア６３を経て）のに用いられるメタライ
ゼーション層である。このように、別個のトランスファ
・メタライゼーションおよび端面メタライゼーション層
を有する実施例において（図２５）、例えば、トランス
ファ・メタライゼーション・リードを電子モジュールの
端面に電気的に接続するためには、端面メタライゼーシ
ョン・リードを、トランスファ・メタライゼーション・
リード上に設け、これら２つのメタライゼーション・リ
ードを、モジュールの側面上で電気的に接続する（図２
８〜図３０、側面メタライゼーション２５′）。
【００５３】１つの長いスタックから多数の小さいスタ
ックを形成するセグメント化技術を用いて、ＩＣチップ
の長いスタックをセグメント化することができる。各Ｉ
Ｃチップは、トランスファ・メタライゼーション層と端
面メタライゼーション層との両方を有している。特に、
スタッキング，Ｔ接続部形成，テスト／バーンインの工
程は、前述した工程とほぼ同一である。
ックを形成するセグメント化技術を用いて、ＩＣチップ
の長いスタックをセグメント化することができる。各Ｉ
Ｃチップは、トランスファ・メタライゼーション層と端
面メタライゼーション層との両方を有している。特に、
スタッキング，Ｔ接続部形成，テスト／バーンインの工
程は、前述した工程とほぼ同一である。
【００５４】長いスタックのテスト／バーンイン後、溝
（またはバイア）６１（図２７）が開口され（エッチン
グされ）、端面メタライゼーション層３３の端部を露出
させる。溝（またはバイア）は、長いスタック内に識別
される小さいスタックの端部ＩＣチップに対してのみ開
口される。特に、小さいスタックおよび関係する端部チ
ップは、テスト／バーンイン処理工程に基づいて識別さ
れる。次に、側面メタライゼーションをパターニング
し、堆積して、トランスファ・メタライゼーションＴ接
続部と、各小さいスタックの端部チップ上の露出した端
面メタライゼーションとを接続する。
（またはバイア）６１（図２７）が開口され（エッチン
グされ）、端面メタライゼーション層３３の端部を露出
させる。溝（またはバイア）は、長いスタック内に識別
される小さいスタックの端部ＩＣチップに対してのみ開
口される。特に、小さいスタックおよび関係する端部チ
ップは、テスト／バーンイン処理工程に基づいて識別さ
れる。次に、側面メタライゼーションをパターニング
し、堆積して、トランスファ・メタライゼーションＴ接
続部と、各小さいスタックの端部チップ上の露出した端
面メタライゼーションとを接続する。
【００５５】一例として、小さいスタックの側面相互接
続パターンを、図２８に示す。図２８〜図３０は、各Ｉ
Ｃチップが、トランスファ・メタライゼーション層と端
面メタライゼーションとを有する小さいスタックを示し
ている。図２８，図２９に示すように、図２５〜図２７
で示した例よりも、より多くのトランスファ・メタライ
ゼーション・ライン１７、および、より多くの端面メタ
ライゼーション層ライン３３が設けられている。端部Ｉ
Ｃチップ１１′（図２８，図２９）は、小さいスタック
の側面上で電気的に相互接続されたトランスファ・メタ
ライゼーション層１７と端面メタライゼーション層３３
との両方を有している。これは、側面メタライゼーショ
ン層２５をパターニングし、端部ＩＣチップ１１′の端
面メタライゼーション層とトランスファ・メタライゼー
ション層との両方を電気的に接続する（Ｔ接続部３８を
経て）ことにより、行われる（図３０を参照）。側面メ
タライゼーション層２５をパターニングして、ＩＣチッ
プ間のバス化接続と、ＩＣチップへの個々の接続（端面
メタライゼーション層３３からの）との両方を容易に行
うことができる。スタック内の他のチップの各々の端面
メタライゼーション層は、側面から電気的に絶縁された
ままである。一般的に、保護側面絶縁層を、側面メタラ
イゼーション層２５を有する電子モジュールの側面上に
付加することができる。
続パターンを、図２８に示す。図２８〜図３０は、各Ｉ
Ｃチップが、トランスファ・メタライゼーション層と端
面メタライゼーションとを有する小さいスタックを示し
ている。図２８，図２９に示すように、図２５〜図２７
で示した例よりも、より多くのトランスファ・メタライ
ゼーション・ライン１７、および、より多くの端面メタ
ライゼーション層ライン３３が設けられている。端部Ｉ
Ｃチップ１１′（図２８，図２９）は、小さいスタック
の側面上で電気的に相互接続されたトランスファ・メタ
ライゼーション層１７と端面メタライゼーション層３３
との両方を有している。これは、側面メタライゼーショ
ン層２５をパターニングし、端部ＩＣチップ１１′の端
面メタライゼーション層とトランスファ・メタライゼー
ション層との両方を電気的に接続する（Ｔ接続部３８を
経て）ことにより、行われる（図３０を参照）。側面メ
タライゼーション層２５をパターニングして、ＩＣチッ
プ間のバス化接続と、ＩＣチップへの個々の接続（端面
メタライゼーション層３３からの）との両方を容易に行
うことができる。スタック内の他のチップの各々の端面
メタライゼーション層は、側面から電気的に絶縁された
ままである。一般的に、保護側面絶縁層を、側面メタラ
イゼーション層２５を有する電子モジュールの側面上に
付加することができる。
【００５６】図２９に示すスタックの端部ＩＣチップ１
１′の断面図は、他の特徴を示している。特に、端面メ
タライゼーション層３３が示されており、これは電子モ
ジュールの端面上の開口６３に相互接続されている（図
２５，図２６を参照）。このように、電子モジュールの
外部電気的接続が容易になる。
１′の断面図は、他の特徴を示している。特に、端面メ
タライゼーション層３３が示されており、これは電子モ
ジュールの端面上の開口６３に相互接続されている（図
２５，図２６を参照）。このように、電子モジュールの
外部電気的接続が容易になる。
【００５７】前記実施例におけるように、一旦、側面メ
タライゼーション層およびその上に設けられる任意の保
護絶縁層が形成されると、長いスタックがセグメント化
される。セグメント化は、テスト／バーンイン工程の後
に決定された所定のセグメント化点で行われ、数個の小
さいスタックを形成する。前述したセグメント化を容易
にするフォトリソグラフィ・エッチングまたはレーザ・
アブレーション処理が、用いられる（図２０〜図２
２）。セグメント化に続いて、開口６３（図２５，図２
６，図２９，図３０）を、スタックの各ＩＣチップの上
部絶縁面に形成し、端部メタライゼーション層３３およ
び／またはトランスファ・メタライゼーション層１７に
接触することができる（図２５，図２６）。
タライゼーション層およびその上に設けられる任意の保
護絶縁層が形成されると、長いスタックがセグメント化
される。セグメント化は、テスト／バーンイン工程の後
に決定された所定のセグメント化点で行われ、数個の小
さいスタックを形成する。前述したセグメント化を容易
にするフォトリソグラフィ・エッチングまたはレーザ・
アブレーション処理が、用いられる（図２０〜図２
２）。セグメント化に続いて、開口６３（図２５，図２
６，図２９，図３０）を、スタックの各ＩＣチップの上
部絶縁面に形成し、端部メタライゼーション層３３およ
び／またはトランスファ・メタライゼーション層１７に
接触することができる（図２５，図２６）。
【００５８】この発明の一実施例では、ＩＣチップのス
タックの端部の開口６３の形成は不要である。特に、開
口６３は、ウェハ処理中、すべてのチップに形成され
る。スタッキングおよびセグメント化後、接着層がスタ
ックの各ＩＣチップから除去されると、開口６３が露出
する。したがって、ＩＣチップのスタックの端部に開口
を形成する処理工程は排除され、この発明の作製プロセ
スは効果的に簡略化される。
タックの端部の開口６３の形成は不要である。特に、開
口６３は、ウェハ処理中、すべてのチップに形成され
る。スタッキングおよびセグメント化後、接着層がスタ
ックの各ＩＣチップから除去されると、開口６３が露出
する。したがって、ＩＣチップのスタックの端部に開口
を形成する処理工程は排除され、この発明の作製プロセ
スは効果的に簡略化される。
【００５９】代表的な応用例として、論理バッファ・チ
ップ１２を、小さいスタックの上部に付加し、端面メタ
ライゼーション層に適切に相互接続することができる
（図３０、この図は明瞭にするために、縦方向に拡大し
て示してある）。次に、全体パッケージを、例えばプラ
スチック・カプセル封止材７５で適切にパッケージング
する。外部電気的接続は、ワイヤボンド７１およびリー
ドフレーム・コンタクト７３を用いることによって容易
になる。
ップ１２を、小さいスタックの上部に付加し、端面メタ
ライゼーション層に適切に相互接続することができる
（図３０、この図は明瞭にするために、縦方向に拡大し
て示してある）。次に、全体パッケージを、例えばプラ
スチック・カプセル封止材７５で適切にパッケージング
する。外部電気的接続は、ワイヤボンド７１およびリー
ドフレーム・コンタクト７３を用いることによって容易
になる。
【００６０】要約すると、この発明の技術は、“厚い”
端部キャップを必要とすることなく、側面および端面メ
タライゼーション層を相互接続した電子モジュールの形
成を容易にする。さらに、ここに説明した技術は、電子
モジュールの全体寸法の減少を容易にし、より小さいパ
ッケージ内への電子モジュールの収容を容易にする。
端部キャップを必要とすることなく、側面および端面メ
タライゼーション層を相互接続した電子モジュールの形
成を容易にする。さらに、ここに説明した技術は、電子
モジュールの全体寸法の減少を容易にし、より小さいパ
ッケージ内への電子モジュールの収容を容易にする。
【００６１】例えば、一実施例では、薄膜絶縁体転移技
術は、電子モジュール内の電気的に相互接続された側面
および端面メタライゼーション層の形成を容易にする。
さらに、それぞれの側面および端面に関係した絶縁層
を、かなり薄くして、電子モジュールの全体寸法を小さ
くすることができる。
術は、電子モジュール内の電気的に相互接続された側面
および端面メタライゼーション層の形成を容易にする。
さらに、それぞれの側面および端面に関係した絶縁層
を、かなり薄くして、電子モジュールの全体寸法を小さ
くすることができる。
【００６２】他の実施例では、ＩＣチップの長いスタッ
クをテストし、ＩＣチップの多数の小さいスタックにセ
グメント化する。長いスタックは、２つの隣接チップ間
でセグメント化を行うことができるように作製される。
したがって、テスト工程後に、機能的ＩＣチップのみを
備える小さいスタックを形成することができる。このこ
とは、電子モジュール内の“スペア”ＩＣチップの排除
を容易にする。このことは、また、電子モジュールの全
体寸法の縮小に寄与する。さらに、この発明の電気的に
相互接続される側面および端面メタライゼーション層の
技術と組合せて、完全に相互接続され、寸法の減少した
電子モジュールが形成される。
クをテストし、ＩＣチップの多数の小さいスタックにセ
グメント化する。長いスタックは、２つの隣接チップ間
でセグメント化を行うことができるように作製される。
したがって、テスト工程後に、機能的ＩＣチップのみを
備える小さいスタックを形成することができる。このこ
とは、電子モジュール内の“スペア”ＩＣチップの排除
を容易にする。このことは、また、電子モジュールの全
体寸法の縮小に寄与する。さらに、この発明の電気的に
相互接続される側面および端面メタライゼーション層の
技術と組合せて、完全に相互接続され、寸法の減少した
電子モジュールが形成される。
【００６３】この発明は、さらに、電子モジュールの各
ＩＣチップがトランスファ・メタライゼーション層と端
面メタライゼーション層との両方を有する、電子モジュ
ールの形成技術を含んでいる。端面メタライゼーション
層は、スタックの端部ＩＣチップ上にのみ用いられる。
したがって、電子モジュールは、スタックへ端面構造
（“厚い”端部キャップのような）を付加することな
く、端面メタライゼーション層を有する電子モジュール
を作製することができる。したがって、モジュールの全
体寸法は、小さくなる。さらに、これらの技術を、前述
した長いスタック／小さいスタックのセグメント化プロ
セスと組合せて、スタック内へのスペアＩＣチップの要
求を排除することができる。
ＩＣチップがトランスファ・メタライゼーション層と端
面メタライゼーション層との両方を有する、電子モジュ
ールの形成技術を含んでいる。端面メタライゼーション
層は、スタックの端部ＩＣチップ上にのみ用いられる。
したがって、電子モジュールは、スタックへ端面構造
（“厚い”端部キャップのような）を付加することな
く、端面メタライゼーション層を有する電子モジュール
を作製することができる。したがって、モジュールの全
体寸法は、小さくなる。さらに、これらの技術を、前述
した長いスタック／小さいスタックのセグメント化プロ
セスと組合せて、スタック内へのスペアＩＣチップの要
求を排除することができる。
【００６４】有益なことに、ここで説明した本発明の共
働技術は、相互接続された表面メタライゼーション層と
減少した全体寸法とを有する進歩した電子モジュールの
形成を容易にする。
働技術は、相互接続された表面メタライゼーション層と
減少した全体寸法とを有する進歩した電子モジュールの
形成を容易にする。
【００６５】本発明を、特定の実施例により詳細に説明
したが、当業者であれば、本発明の趣旨および範囲内で
変形，変更を行うことができる。
したが、当業者であれば、本発明の趣旨および範囲内で
変形，変更を行うことができる。
【００６６】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）電子モジュールの形成方法であって、（ａ）複数
のスタッキングされた集積回路（ＩＣ）チップを有する
スタックを設ける工程を含み、各ＩＣチップはエッジ面
を有し、前記エッジ面は前記スタックの第１の面を少な
くとも部分的に定め、（ｂ）前記スタックの前記第１の
面上に、第１の薄膜メタライゼーション層を形成する工
程と、（ｃ）前記第１の薄膜メタライゼーション層上に
第１の絶縁層を形成する工程と、（ｄ）前記スタックの
第２の面上に第２の薄膜メタライゼーション層を形成す
る工程とを含み、前記第２の面は、前記スタックの前記
第１の面に垂直であり、前記第１の薄膜メタライゼーシ
ョン層は、前記スタックの前記第２の面にまで延び、前
記第２の薄膜メタライゼーション層は、前記スタックの
前記第１の面を越えて延びて、前記第１の薄膜メタライ
ゼーション層に電気的に接続される、ことを特徴とする
電子モジュールの形成方法。 （２）前記第１の絶縁層の形成工程（ｃ）は、前記スタ
ックの前記第１の面に対し、前記第１の薄膜メタライゼ
ーション層上に複数の薄い絶縁層を設けることによっ
て、前記第１の絶縁層を形成する工程を含む、ことを特
徴とする上記（１）に記載の電子モジュールの形成方
法。 （３）前記複数の薄い絶縁層を設ける工程は、前記スタ
ックの前記第１の面に対し、第１の複数の薄膜絶縁層
を、前記第１の薄膜メタライゼーション層上に連続的に
転移する工程を含む、ことを特徴とする上記（２）に記
載の電子モジュールの形成方法。 （４）前記第１の薄膜メタライゼーション層の形成工程
（ｂ）の前に、前記スタックの前記第２の面上に第２の
絶縁層を堆積して、前記第２の薄膜メタライゼーション
層を、前記第２の絶縁層上に形成する工程をさらに含
む、ことを特徴とする上記（２）に記載の電子モジュー
ルの形成方法。 （５）前記第２の絶縁層の形成工程は、第２の複数の薄
膜絶縁層を、前記スタックの前記第２の面に連続的に転
移することによって、前記第２の絶縁層を形成する工程
を含む、ことを特徴とする上記（４）に記載の電子モジ
ュールの形成方法。 （６）前記第２の薄膜メタライゼーション層の形成工程
（ｄ）の前に、前記第２の絶縁層を薄くして、薄くされ
た絶縁層を形成する工程をさらに含み、前記第２の薄膜
メタライゼーション層の形成工程（ｄ）は、前記第２の
薄膜メタライゼーション層を前記薄くされた絶縁層上に
形成する工程をさらに含む、ことを特徴とする上記
（４）に記載の電子モジュールの形成方法。 （７）前記第２の薄膜メタライゼーション層の形成工程
（ｄ）の後に、前記第１の絶縁層を薄くして、薄くされ
た第１の絶縁層を形成して、前記スタックの前記第１の
面を越えて延びる前記第２の薄膜メタライゼーション層
の一部を、前記薄くされた第１の絶縁層の外面に露出さ
せる工程をさらに含む、ことを特徴とする上記（６）に
記載の電子モジュールの形成方法。 （８）前記第１の絶縁層を薄くする工程の後に、前記薄
くされた第１の絶縁層上に第３の薄膜メタライゼーショ
ン層を形成して、前記第３の薄膜メタライゼーション層
を、前記第１の絶縁層の前記薄くされた面上の前記露出
された第２の薄膜メタライゼーション層に電気的に接続
し、前記第３の薄膜メタライゼーションが、前記電子モ
ジュールの外部電気的接続を容易にする工程をさらに含
む、ことを特徴とする上記（７）に記載の電子モジュー
ルの形成方法。 （９）前記第１の絶縁層を薄くする工程の後に、前記薄
くされた第１の絶縁層上に複数の電気コンタクトを形成
して、前記複数の電気コンタクトを、前記第１の薄膜メ
タライゼーション層に電気的に接続し、前記電子モジュ
ールの外部電気的接続を容易にする工程をさらに含む、
ことを特徴とする上記（７）に記載の電子モジュールの
形成方法。 （１０）前記スタックを設ける工程（ａ）が、前記スタ
ックを第２の複数のスタッキングされたＩＣチップ内に
設ける工程を含み、前記第２の薄膜メタライゼーション
層の形成工程（ｄ）の前に、前記第２の複数のスタッキ
ングされたＩＣチップから前記スタックを分離する工程
をさらに含む、ことを特徴とする上記（１）に記載の電
子モジュールの形成方法。 （１１）電子モジュールの形成方法であって、（ａ）ス
タックを設ける工程を含み、前記スタックは、複数のス
タッキングされた集積回路（ＩＣ）チップと、主面を有
する前記スタックの、端部ＩＣチップを含む少なくとも
２つのＩＣチップと、前記主面上に設けられたトランス
ファ・メタライゼーション層と、前記主面上に設けられ
た端面メタライゼーション層とを有し、前記スタックの
各ＩＣチップはエッジ面を有し、前記エッジ面は前記ス
タックの側面を少なくとも部分的に定め、（ｂ）前記ス
タックの前記側面上に第１のメタライゼーション層を形
成して、前記第１のメタライゼーション層が前記スタッ
クのスタッキングされたＩＣチップの少なくともいくつ
かを電気的に接続し、前記第１のメタライゼーション層
が、前記スタックの前記端部ＩＣチップの端面メタライ
ゼーション層に接続されて、前記スタックの前記端部Ｉ
Ｃチップの前記端面メタライゼーションを経て、スタッ
キングされたＩＣチップの少なくともいくつかへの外部
電気的接続を容易にする工程を含み、前記スタックおよ
び前記第１のメタライゼーション層は、電子モジュール
よりなる、ことを特徴とする電子モジュールの形成方
法。 （１２）前記スタックの前記少なくとも２つのＩＣチッ
プの各ＩＣチップの前記端面メタライゼーション層は、
各ＩＣチップのエッジ面の方へ延び、前記第１のメタラ
イゼーション層の形成工程（ｂ）は、前記スタックの側
面上のスタックの端部ＩＣチップの端面メタライゼーシ
ョン層を露出させて、そこへ前記第１のメタライゼーシ
ョン層の電気的接続を容易にする工程をさらに含む、こ
とを特徴とする上記（１１）に記載の電子モジュールの
形成方法。 （１３）前記スタックを設ける工程（ａ）は、前記スタ
ックの端部ＩＣチップに、その端面メタライゼーション
層上およびそのトランスファ・メタライゼーション層上
に設けられた絶縁層を設ける工程を含み、前記絶縁層を
通る複数の導電バイアを形成して、前記複数の導電バイ
アが、前記スタックの前記端部ＩＣチップの前記端面メ
タライゼーション層への外部電気的接続を容易にする工
程をさらに含む、ことを特徴とする上記（１２）に記載
の電子モジュールの形成方法。 （１４）前記スタックを設ける工程（ａ）は、前記スタ
ックの端部ＩＣチップに、その端面メタライゼーション
層上およびそのトランスファ・メタライゼーション層上
に設けられた絶縁層を設ける工程を含み、前記絶縁層を
通る複数の導電バイアを形成して、前記複数の導電バイ
アが、前記スタックの前記端部ＩＣチップの前記トラン
スファ・メタライゼーション層への外部電気的接続を容
易にする工程をさらに含む、ことを特徴とする上記（１
２）に記載の電子モジュールの形成方法。 （１５）前記スタックを設ける工程（ａ）は、前記少な
くとも２つのＩＣチップの各々に、そのトランスファ・
メタライゼーション層上に設けられた端面メタライゼー
ション層を設けて、前記スタックの側面から、前記端面
メタライゼーション層および前記トランスファ・メタラ
イゼーション層への別個の電気的接続を容易にする工程
を含む、ことを特徴とする上記（１１）に記載の電子モ
ジュールの形成方法。 （１６）前記スタックを設ける工程（ａ）は、前記少な
くとも２つのＩＣチップの各々に、そのトランスファ・
メタライゼーション層と同一面に設けられた端面メタラ
イゼーション層を設ける工程を含む、ことを特徴とする
上記（１１）に記載の電子モジュールの形成方法。 （１７）前記スタックを設ける工程（ａ）は、第２の複
数のスタッキングされたＩＣチップ内に前記スタックを
設けて、前記第１のメタライゼーション層の形成を容易
にする工程を含む、ことを特徴とする上記（１１）に記
載の電子モジュールの形成方法。 （１８）前記第１のメタライゼーション層の形成工程
（ｂ）に続いて、前記第２の複数のスタッキングされた
ＩＣチップから前記電子モジュールを分離する工程を含
む、ことを特徴とする上記（１７）に記載の電子モジュ
ールの形成方法。 （１９）ウェハの処理中に、前記スタックの少なくとも
２つのＩＣチップの各々の主面に開口を形成する工程を
含み、前記開口は、前記スタックの端部ＩＣチップの端
面メタライゼーション層への電気的接続を容易にする、
ことを特徴とする上記（１１）に記載の電子モジュール
の形成方法。 （２０）前記スタックを設ける工程（ａ）は、各ＩＣチ
ップを有する前記スタックを設ける工程を含み、前記ス
タックは、主面と、この主面上に設けられたトランスフ
ァ・メタライゼーション層と、前記主面上に設けられた
端面メタライゼーション層とを有する、ことを特徴とす
る上記（１１）に記載の電子モジュールの形成方法。 （２１）電子モジュールの形成方法であって、（ａ）第
１の複数のスタッキングされた集積回路（ＩＣ）チップ
を有する長いスタックを設ける工程を含み、前記長いス
タックの第２の複数のＩＣチップの各々は、前記長いス
タックの隣接ＩＣチップから分離でき、（ｂ）前記工程
（ａ）の後、前記長いスタック内に少なくとも１つのセ
グメント化点を決定する工程を含み、前記セグメント化
点は、前記第２の複数のＩＣチップのうちのいずれかの
ＩＣチップと、前記長いスタックの隣接ＩＣチップとの
間に設けられており、（ｃ）前記長いスタックを、少な
くとも２つの小さいスタックに分離する工程を含み、こ
の分離は、前記少なくとも１つのセグメント化点で行わ
れ、前記電子モジュールは、前記少なくとも２つの小さ
いスタックのうちの第１の小さいスタックよりなる、こ
とを特徴とする電子モジュールの形成方法。 （２２）前記工程（ａ）の後、前記長いスタックの各Ｉ
Ｃチップのテストを行う工程を含み、前記工程（ｂ）
は、前記テストに基づいて、セグメント化点を決定する
工程を含む、ことを特徴とする上記（２１）に記載の電
子モジュールの形成方法。 （２３）前記工程（ａ）は、前記長いスタックの各ＩＣ
チップに、エッジ面を設ける工程を含み、前記エッジ面
は、長いスタックの側面を少なくとも部分的に定め、前
記テスト工程の前に、前記長いスタックの前記側面上に
複数の電気コンタクトを形成する工程を含み、前記複数
の電気コンタクトは、前記複数のＩＣチップに電気的に
接続され、前記長いスタックの各ＩＣチップのテストを
容易にする、ことを特徴とする上記（２２）に記載の電
子モジュールの形成方法。 （２４）前記テスト工程に続いて、前記長いスタックの
前記側面に第１のメタライゼーション層を形成して、前
記第１のメタライゼーション層を前記複数の電気コンタ
クトのうちすくなくともいくつかと電気的に接触させる
工程を含み、前記第１のメタライゼーション層は、前記
テスト工程の結果に基づくパターンを有し、前記電気モ
ジュールが、相互接続された複数のスタッキングされた
機能的ＩＣチップを有する、ことを特徴とする上記（２
３）に記載の電子モジュールの形成方法。 （２５）前記工程（ｂ）は、前記テスト工程に基づいて
複数のセグメント化点を決定する工程をさらに含み、前
記第１のメタライゼーション層形成工程は、前記第１の
メタライゼーション層をパターニングして、前記長いス
タックから複数の電気的に独立をした電子モジュールを
形成する工程を含み、前記工程（ｃ）は、前記長いスタ
ックを、前記複数の電気的に独立の電子モジュールに分
離する工程を含む、ことを特徴とする上記（２４）に記
載の電子モジュールの形成方法。 （２６）前記工程（ａ）は、前記長いスタックに、長い
スタックの前記第２の複数のＩＣチップの各々を、長い
スタック内の隣接ＩＣチップに接合する接着層を設ける
工程をさらに含み、前記工程（ｃ）は、前記少なくとも
１つのセグメント化点に関係した接着層の接着力を減少
させて、前記長いスタックから前記電子モジュールの分
離を容易にする工程を含む、ことを特徴とする上記（２
１）に記載の電子モジュールの形成方法。 （２７）前記工程（ｃ）は、接着層を加熱することによ
って、少なくとも１つのセグメント化点に関係した接着
層の接着力を減少させる工程を含む、ことを特徴とする
上記（２６）に記載の電子モジュールの形成方法。 （２８）前記工程（ｃ）は、少なくとも１つの前記セグ
メント化点で、前記長いスタックの側面に溝をエッチン
グし、長いスタックからの電子モジュールの分離を容易
にする工程をさらに含む、ことを特徴とする上記（２
９）に記載の電子モジュールの形成方法。 （２９）前記エッチングは、レーザ・アブレーションを
用いて溝をエッチングする工程を含む、ことを特徴とす
る上記（２８）に記載の電子モジュールの形成方法。 （３０）少なくとも１つの電気コンタクトが長いスタッ
クの側面に設けられ、前記少なくとも１つの電気コンタ
クトは、前記少なくとも１つのセグメント化点に関係し
た前記接着層に垂直に設けられ、セグメント化点により
定められた面と交差し、前記工程（ｃ）は、前記少なく
とも１つの電気コンタクトを経て前記溝をエッチングし
て、長いスタックからの電子モジュールの分離を容易に
する工程を含む、ことを特徴とする上記（２８）に記載
の電子モジュールの形成方法。 （３１）前記溝をエッチングする前記工程は、前記少な
くとも１つのセグメント化点で前記溝をエッチングする
工程を含み、前記接着層を、前記溝の前記エッチングに
よって露出させる、ことを特徴とする上記（３０）に記
載の電子モジュールの形成方法。 （３２）前記工程（ａ）は、前記長いスタックの隣接Ｉ
Ｃチップから分離される前記長いスタックの各ＩＣチッ
プを与える工程をさらに含み、前記工程（ｂ）は、前記
長いスタック内に少なくとも１つのセグメント化点を決
定する工程をさらに含み、前記セグメント化点は、前記
長いスタックの２つの隣接ＩＣチップ間にある、ことを
特徴とする上記（２１）に記載の電子モジュールの形成
方法。 （３３）複数のスタッキングされた集積回路（ＩＣ）チ
ップを有するスタックを備え、前記スタックの各ＩＣチ
ップはエッジ面を有し、前記エッジ面は少なくとも部分
的に前記スタックの第１の面を定め、前記スタックの前
記第１の面上に設けられた第１の薄膜メタライゼーショ
ン層を備え、前記第１の薄膜メタライゼーションを層は
前記スタックの第２の面に延び、前記第２の面は前記第
１の面に垂直であり、前記第１の薄膜メタライゼーショ
ン層上に設けられた第１の絶縁層を備え、前記スタック
の前記第２の面上に設けられた第２の薄膜メタライゼー
ション層を備え、前記第２の薄膜メタライゼーション層
は、前記スタックの前記第１の面を越えて延びて、前記
第２の薄膜メタライゼーション層が前記第１の薄膜メタ
ライゼーション層に電気的に接続される、ことを特徴と
する電子モジュール。 （３４）前記第２の薄膜メタライゼーション層と、前記
スタックの端部ＩＣチップとの間に設けられた前記第２
の薄膜絶縁層を備え、前記第２の薄膜メタライゼーショ
ン層の形成を容易にする、ことを特徴とする上記（３
３）に記載の電子モジュール。 （３５）前記第２の薄膜絶縁層の厚さは１０ｎｍより小
さい、ことを特徴とする上記（３４）に記載の電子モジ
ュール。 （３６）前記スタックの前記第１の面上の前記第１の絶
縁層は、外部絶縁層を有する薄い第１の絶縁層を有す
る、ことを特徴とする上記（３４）に記載の電子モジュ
ール。 （３７）前記第１の絶縁層から、前記薄い第１の絶縁層
の外部絶縁面への距離は、１０ｎｍより小さい、ことを
特徴とする上記（３６）に記載の電子モジュール。 （３８）前記薄い第１の絶縁層に複数の導電バイアを備
え、前記第１のメタライゼーション層への外部電気的接
続を容易にする、ことを特徴とする上記（３６）に記載
の電子モジュール。 （３９）前記第１の薄膜メタライゼーション層を第２の
薄膜メタライゼーション層へ電気的に接続する第１のＴ
接続部をさらに備える、ことを特徴とする上記（３３）
に記載の電子モジュール。 （４０）前記スタックの少なくともいくつかのＩＣチッ
プは、トランスファ・メタライゼーション・リードを有
し、前記トランスファ・メタライゼーション・リード
は、複数の第２のＴ接続部を経て前記第１の薄膜メタラ
イゼーション層へ電気的に接続され、前記複数の第２の
Ｔ接続部の各々は、前記第１のＴ接続部に垂直に配向さ
れている、ことを特徴とする上記（３９）に記載の電子
モジュール。 （４１）電子モジュールであって、複数のスタッキング
された集積回路（ＩＣ）チップと、主面を有する前記ス
タックの少なくとも２つのＩＣチップと、前記主面上に
設けられたトランスファ・メタライゼーション層と、前
記主面上に設けられた端面メタライゼーション層とを有
するスタックを備え、前記スタックの各ＩＣチップはエ
ッジ面を有し、前記エッジ面は前記スタックの側面を少
なくとも部分的に定め、前記スタックの前記側面上に設
けられた第１のメタライゼーション層を備え、前記端面
メタライゼーション層は、前記トランスファ・メタライ
ゼーション層を経て、前記スタックの前記少なくとも２
つのＩＣの少なくともいくつかに電気的に接続され、前
記第１のメタライゼーション層は、前記スタックの端部
ＩＣチップの端面メタライゼーション層に電気的に接続
され、前記スタックの前記端部ＩＣチップの前記端面メ
タライゼーション層を経て、前記電子モジュールへの外
部電気接続性を容易にする、ことを特徴とする電子モジ
ュール。 （４２）前記スタックの端部ＩＣチップの端面メタライ
ゼーション層は、前記スタックの側面に露出している、
ことを特徴とする上記（４１）に記載の電子モジュー
ル。 （４３）前記スタックの端部ＩＣチップは、さらに、そ
の端面メタライゼーション層上およびそのトランスファ
・メタライゼーション層上に設けられた薄い絶縁層を有
し、前記端部ＩＣチップは、さらに、前記薄い絶縁層内
に複数の導電バイアを有し、前記複数の導電バイアの少
なくともいくつかは、前記端部ＩＣチップの前記端面メ
タライゼーション層に電気的に接続されて、前記スタッ
クの端部ＩＣチップの端面メタライゼーション層への電
気的接続を容易にする、ことを特徴とする上記（４１）
に記載の電子モジュール。 （４４）前記導電バイアの少なくともいくつかは、前記
スタックの前記端部ＩＣチップの前記トランスファ・メ
タライゼーション層に電気的に接続されて、前記スタッ
クの端部ＩＣチップのトランスファ・メタライゼーショ
ン層への電気的接続を容易にする、ことを特徴とする上
記（４３）に記載の電子モジュール。 （４５）前記スタックは、第２の複数のスタッキングさ
れたＩＣチップ内に設けられている、ことを特徴とする
上記（４１）に記載の電子モジュール。 （４６）前記スタックの前記少なくとも２つのＩＣチッ
プの各々は、その端面メタライゼーション層を、そのト
ランスファ・メタライゼーション層上に設けて、前記ス
タックの側面から、その端面メタライゼーション層へ、
およびそのトランスファ・メタライゼーション層への別
個の電気的接続を容易にする、ことを特徴とする上記
（４１）に記載の電子モジュール。 （４７）前記スタックの前記少なくとも２つのＩＣチッ
プの各々は、そのトランスファ・メタライゼーション層
と同一面に設けられたその端面メタライゼーション層を
有する、ことを特徴とする上記（４１）に記載の電子モ
ジュール。 （４８）前記スタックは、複数のメモリ・チップを有
し、前記電子モジュールは、さらに、前記スタックの端
部ＩＣチップ上に設けられたバッファ・チップを有し、
前記バッファ・チップは、前記スタックの前記端部ＩＣ
チップの前記端面メタライゼーション層に電気的に接続
されて、メモリ機能を有する電子モジュールを与える、
ことを特徴とする上記（４１）に記載の電子モジュー
ル。 （４９）前記スタックの各ＩＣチップは、主面と、前記
主面上に設けられたトランスファ・メタライゼーション
層と、前記主面上に設けられた端面メタライゼーション
層とを有する、ことを特徴とする上記（４１）に記載の
電子モジュール。
の事項を開示する。 （１）電子モジュールの形成方法であって、（ａ）複数
のスタッキングされた集積回路（ＩＣ）チップを有する
スタックを設ける工程を含み、各ＩＣチップはエッジ面
を有し、前記エッジ面は前記スタックの第１の面を少な
くとも部分的に定め、（ｂ）前記スタックの前記第１の
面上に、第１の薄膜メタライゼーション層を形成する工
程と、（ｃ）前記第１の薄膜メタライゼーション層上に
第１の絶縁層を形成する工程と、（ｄ）前記スタックの
第２の面上に第２の薄膜メタライゼーション層を形成す
る工程とを含み、前記第２の面は、前記スタックの前記
第１の面に垂直であり、前記第１の薄膜メタライゼーシ
ョン層は、前記スタックの前記第２の面にまで延び、前
記第２の薄膜メタライゼーション層は、前記スタックの
前記第１の面を越えて延びて、前記第１の薄膜メタライ
ゼーション層に電気的に接続される、ことを特徴とする
電子モジュールの形成方法。 （２）前記第１の絶縁層の形成工程（ｃ）は、前記スタ
ックの前記第１の面に対し、前記第１の薄膜メタライゼ
ーション層上に複数の薄い絶縁層を設けることによっ
て、前記第１の絶縁層を形成する工程を含む、ことを特
徴とする上記（１）に記載の電子モジュールの形成方
法。 （３）前記複数の薄い絶縁層を設ける工程は、前記スタ
ックの前記第１の面に対し、第１の複数の薄膜絶縁層
を、前記第１の薄膜メタライゼーション層上に連続的に
転移する工程を含む、ことを特徴とする上記（２）に記
載の電子モジュールの形成方法。 （４）前記第１の薄膜メタライゼーション層の形成工程
（ｂ）の前に、前記スタックの前記第２の面上に第２の
絶縁層を堆積して、前記第２の薄膜メタライゼーション
層を、前記第２の絶縁層上に形成する工程をさらに含
む、ことを特徴とする上記（２）に記載の電子モジュー
ルの形成方法。 （５）前記第２の絶縁層の形成工程は、第２の複数の薄
膜絶縁層を、前記スタックの前記第２の面に連続的に転
移することによって、前記第２の絶縁層を形成する工程
を含む、ことを特徴とする上記（４）に記載の電子モジ
ュールの形成方法。 （６）前記第２の薄膜メタライゼーション層の形成工程
（ｄ）の前に、前記第２の絶縁層を薄くして、薄くされ
た絶縁層を形成する工程をさらに含み、前記第２の薄膜
メタライゼーション層の形成工程（ｄ）は、前記第２の
薄膜メタライゼーション層を前記薄くされた絶縁層上に
形成する工程をさらに含む、ことを特徴とする上記
（４）に記載の電子モジュールの形成方法。 （７）前記第２の薄膜メタライゼーション層の形成工程
（ｄ）の後に、前記第１の絶縁層を薄くして、薄くされ
た第１の絶縁層を形成して、前記スタックの前記第１の
面を越えて延びる前記第２の薄膜メタライゼーション層
の一部を、前記薄くされた第１の絶縁層の外面に露出さ
せる工程をさらに含む、ことを特徴とする上記（６）に
記載の電子モジュールの形成方法。 （８）前記第１の絶縁層を薄くする工程の後に、前記薄
くされた第１の絶縁層上に第３の薄膜メタライゼーショ
ン層を形成して、前記第３の薄膜メタライゼーション層
を、前記第１の絶縁層の前記薄くされた面上の前記露出
された第２の薄膜メタライゼーション層に電気的に接続
し、前記第３の薄膜メタライゼーションが、前記電子モ
ジュールの外部電気的接続を容易にする工程をさらに含
む、ことを特徴とする上記（７）に記載の電子モジュー
ルの形成方法。 （９）前記第１の絶縁層を薄くする工程の後に、前記薄
くされた第１の絶縁層上に複数の電気コンタクトを形成
して、前記複数の電気コンタクトを、前記第１の薄膜メ
タライゼーション層に電気的に接続し、前記電子モジュ
ールの外部電気的接続を容易にする工程をさらに含む、
ことを特徴とする上記（７）に記載の電子モジュールの
形成方法。 （１０）前記スタックを設ける工程（ａ）が、前記スタ
ックを第２の複数のスタッキングされたＩＣチップ内に
設ける工程を含み、前記第２の薄膜メタライゼーション
層の形成工程（ｄ）の前に、前記第２の複数のスタッキ
ングされたＩＣチップから前記スタックを分離する工程
をさらに含む、ことを特徴とする上記（１）に記載の電
子モジュールの形成方法。 （１１）電子モジュールの形成方法であって、（ａ）ス
タックを設ける工程を含み、前記スタックは、複数のス
タッキングされた集積回路（ＩＣ）チップと、主面を有
する前記スタックの、端部ＩＣチップを含む少なくとも
２つのＩＣチップと、前記主面上に設けられたトランス
ファ・メタライゼーション層と、前記主面上に設けられ
た端面メタライゼーション層とを有し、前記スタックの
各ＩＣチップはエッジ面を有し、前記エッジ面は前記ス
タックの側面を少なくとも部分的に定め、（ｂ）前記ス
タックの前記側面上に第１のメタライゼーション層を形
成して、前記第１のメタライゼーション層が前記スタッ
クのスタッキングされたＩＣチップの少なくともいくつ
かを電気的に接続し、前記第１のメタライゼーション層
が、前記スタックの前記端部ＩＣチップの端面メタライ
ゼーション層に接続されて、前記スタックの前記端部Ｉ
Ｃチップの前記端面メタライゼーションを経て、スタッ
キングされたＩＣチップの少なくともいくつかへの外部
電気的接続を容易にする工程を含み、前記スタックおよ
び前記第１のメタライゼーション層は、電子モジュール
よりなる、ことを特徴とする電子モジュールの形成方
法。 （１２）前記スタックの前記少なくとも２つのＩＣチッ
プの各ＩＣチップの前記端面メタライゼーション層は、
各ＩＣチップのエッジ面の方へ延び、前記第１のメタラ
イゼーション層の形成工程（ｂ）は、前記スタックの側
面上のスタックの端部ＩＣチップの端面メタライゼーシ
ョン層を露出させて、そこへ前記第１のメタライゼーシ
ョン層の電気的接続を容易にする工程をさらに含む、こ
とを特徴とする上記（１１）に記載の電子モジュールの
形成方法。 （１３）前記スタックを設ける工程（ａ）は、前記スタ
ックの端部ＩＣチップに、その端面メタライゼーション
層上およびそのトランスファ・メタライゼーション層上
に設けられた絶縁層を設ける工程を含み、前記絶縁層を
通る複数の導電バイアを形成して、前記複数の導電バイ
アが、前記スタックの前記端部ＩＣチップの前記端面メ
タライゼーション層への外部電気的接続を容易にする工
程をさらに含む、ことを特徴とする上記（１２）に記載
の電子モジュールの形成方法。 （１４）前記スタックを設ける工程（ａ）は、前記スタ
ックの端部ＩＣチップに、その端面メタライゼーション
層上およびそのトランスファ・メタライゼーション層上
に設けられた絶縁層を設ける工程を含み、前記絶縁層を
通る複数の導電バイアを形成して、前記複数の導電バイ
アが、前記スタックの前記端部ＩＣチップの前記トラン
スファ・メタライゼーション層への外部電気的接続を容
易にする工程をさらに含む、ことを特徴とする上記（１
２）に記載の電子モジュールの形成方法。 （１５）前記スタックを設ける工程（ａ）は、前記少な
くとも２つのＩＣチップの各々に、そのトランスファ・
メタライゼーション層上に設けられた端面メタライゼー
ション層を設けて、前記スタックの側面から、前記端面
メタライゼーション層および前記トランスファ・メタラ
イゼーション層への別個の電気的接続を容易にする工程
を含む、ことを特徴とする上記（１１）に記載の電子モ
ジュールの形成方法。 （１６）前記スタックを設ける工程（ａ）は、前記少な
くとも２つのＩＣチップの各々に、そのトランスファ・
メタライゼーション層と同一面に設けられた端面メタラ
イゼーション層を設ける工程を含む、ことを特徴とする
上記（１１）に記載の電子モジュールの形成方法。 （１７）前記スタックを設ける工程（ａ）は、第２の複
数のスタッキングされたＩＣチップ内に前記スタックを
設けて、前記第１のメタライゼーション層の形成を容易
にする工程を含む、ことを特徴とする上記（１１）に記
載の電子モジュールの形成方法。 （１８）前記第１のメタライゼーション層の形成工程
（ｂ）に続いて、前記第２の複数のスタッキングされた
ＩＣチップから前記電子モジュールを分離する工程を含
む、ことを特徴とする上記（１７）に記載の電子モジュ
ールの形成方法。 （１９）ウェハの処理中に、前記スタックの少なくとも
２つのＩＣチップの各々の主面に開口を形成する工程を
含み、前記開口は、前記スタックの端部ＩＣチップの端
面メタライゼーション層への電気的接続を容易にする、
ことを特徴とする上記（１１）に記載の電子モジュール
の形成方法。 （２０）前記スタックを設ける工程（ａ）は、各ＩＣチ
ップを有する前記スタックを設ける工程を含み、前記ス
タックは、主面と、この主面上に設けられたトランスフ
ァ・メタライゼーション層と、前記主面上に設けられた
端面メタライゼーション層とを有する、ことを特徴とす
る上記（１１）に記載の電子モジュールの形成方法。 （２１）電子モジュールの形成方法であって、（ａ）第
１の複数のスタッキングされた集積回路（ＩＣ）チップ
を有する長いスタックを設ける工程を含み、前記長いス
タックの第２の複数のＩＣチップの各々は、前記長いス
タックの隣接ＩＣチップから分離でき、（ｂ）前記工程
（ａ）の後、前記長いスタック内に少なくとも１つのセ
グメント化点を決定する工程を含み、前記セグメント化
点は、前記第２の複数のＩＣチップのうちのいずれかの
ＩＣチップと、前記長いスタックの隣接ＩＣチップとの
間に設けられており、（ｃ）前記長いスタックを、少な
くとも２つの小さいスタックに分離する工程を含み、こ
の分離は、前記少なくとも１つのセグメント化点で行わ
れ、前記電子モジュールは、前記少なくとも２つの小さ
いスタックのうちの第１の小さいスタックよりなる、こ
とを特徴とする電子モジュールの形成方法。 （２２）前記工程（ａ）の後、前記長いスタックの各Ｉ
Ｃチップのテストを行う工程を含み、前記工程（ｂ）
は、前記テストに基づいて、セグメント化点を決定する
工程を含む、ことを特徴とする上記（２１）に記載の電
子モジュールの形成方法。 （２３）前記工程（ａ）は、前記長いスタックの各ＩＣ
チップに、エッジ面を設ける工程を含み、前記エッジ面
は、長いスタックの側面を少なくとも部分的に定め、前
記テスト工程の前に、前記長いスタックの前記側面上に
複数の電気コンタクトを形成する工程を含み、前記複数
の電気コンタクトは、前記複数のＩＣチップに電気的に
接続され、前記長いスタックの各ＩＣチップのテストを
容易にする、ことを特徴とする上記（２２）に記載の電
子モジュールの形成方法。 （２４）前記テスト工程に続いて、前記長いスタックの
前記側面に第１のメタライゼーション層を形成して、前
記第１のメタライゼーション層を前記複数の電気コンタ
クトのうちすくなくともいくつかと電気的に接触させる
工程を含み、前記第１のメタライゼーション層は、前記
テスト工程の結果に基づくパターンを有し、前記電気モ
ジュールが、相互接続された複数のスタッキングされた
機能的ＩＣチップを有する、ことを特徴とする上記（２
３）に記載の電子モジュールの形成方法。 （２５）前記工程（ｂ）は、前記テスト工程に基づいて
複数のセグメント化点を決定する工程をさらに含み、前
記第１のメタライゼーション層形成工程は、前記第１の
メタライゼーション層をパターニングして、前記長いス
タックから複数の電気的に独立をした電子モジュールを
形成する工程を含み、前記工程（ｃ）は、前記長いスタ
ックを、前記複数の電気的に独立の電子モジュールに分
離する工程を含む、ことを特徴とする上記（２４）に記
載の電子モジュールの形成方法。 （２６）前記工程（ａ）は、前記長いスタックに、長い
スタックの前記第２の複数のＩＣチップの各々を、長い
スタック内の隣接ＩＣチップに接合する接着層を設ける
工程をさらに含み、前記工程（ｃ）は、前記少なくとも
１つのセグメント化点に関係した接着層の接着力を減少
させて、前記長いスタックから前記電子モジュールの分
離を容易にする工程を含む、ことを特徴とする上記（２
１）に記載の電子モジュールの形成方法。 （２７）前記工程（ｃ）は、接着層を加熱することによ
って、少なくとも１つのセグメント化点に関係した接着
層の接着力を減少させる工程を含む、ことを特徴とする
上記（２６）に記載の電子モジュールの形成方法。 （２８）前記工程（ｃ）は、少なくとも１つの前記セグ
メント化点で、前記長いスタックの側面に溝をエッチン
グし、長いスタックからの電子モジュールの分離を容易
にする工程をさらに含む、ことを特徴とする上記（２
９）に記載の電子モジュールの形成方法。 （２９）前記エッチングは、レーザ・アブレーションを
用いて溝をエッチングする工程を含む、ことを特徴とす
る上記（２８）に記載の電子モジュールの形成方法。 （３０）少なくとも１つの電気コンタクトが長いスタッ
クの側面に設けられ、前記少なくとも１つの電気コンタ
クトは、前記少なくとも１つのセグメント化点に関係し
た前記接着層に垂直に設けられ、セグメント化点により
定められた面と交差し、前記工程（ｃ）は、前記少なく
とも１つの電気コンタクトを経て前記溝をエッチングし
て、長いスタックからの電子モジュールの分離を容易に
する工程を含む、ことを特徴とする上記（２８）に記載
の電子モジュールの形成方法。 （３１）前記溝をエッチングする前記工程は、前記少な
くとも１つのセグメント化点で前記溝をエッチングする
工程を含み、前記接着層を、前記溝の前記エッチングに
よって露出させる、ことを特徴とする上記（３０）に記
載の電子モジュールの形成方法。 （３２）前記工程（ａ）は、前記長いスタックの隣接Ｉ
Ｃチップから分離される前記長いスタックの各ＩＣチッ
プを与える工程をさらに含み、前記工程（ｂ）は、前記
長いスタック内に少なくとも１つのセグメント化点を決
定する工程をさらに含み、前記セグメント化点は、前記
長いスタックの２つの隣接ＩＣチップ間にある、ことを
特徴とする上記（２１）に記載の電子モジュールの形成
方法。 （３３）複数のスタッキングされた集積回路（ＩＣ）チ
ップを有するスタックを備え、前記スタックの各ＩＣチ
ップはエッジ面を有し、前記エッジ面は少なくとも部分
的に前記スタックの第１の面を定め、前記スタックの前
記第１の面上に設けられた第１の薄膜メタライゼーショ
ン層を備え、前記第１の薄膜メタライゼーションを層は
前記スタックの第２の面に延び、前記第２の面は前記第
１の面に垂直であり、前記第１の薄膜メタライゼーショ
ン層上に設けられた第１の絶縁層を備え、前記スタック
の前記第２の面上に設けられた第２の薄膜メタライゼー
ション層を備え、前記第２の薄膜メタライゼーション層
は、前記スタックの前記第１の面を越えて延びて、前記
第２の薄膜メタライゼーション層が前記第１の薄膜メタ
ライゼーション層に電気的に接続される、ことを特徴と
する電子モジュール。 （３４）前記第２の薄膜メタライゼーション層と、前記
スタックの端部ＩＣチップとの間に設けられた前記第２
の薄膜絶縁層を備え、前記第２の薄膜メタライゼーショ
ン層の形成を容易にする、ことを特徴とする上記（３
３）に記載の電子モジュール。 （３５）前記第２の薄膜絶縁層の厚さは１０ｎｍより小
さい、ことを特徴とする上記（３４）に記載の電子モジ
ュール。 （３６）前記スタックの前記第１の面上の前記第１の絶
縁層は、外部絶縁層を有する薄い第１の絶縁層を有す
る、ことを特徴とする上記（３４）に記載の電子モジュ
ール。 （３７）前記第１の絶縁層から、前記薄い第１の絶縁層
の外部絶縁面への距離は、１０ｎｍより小さい、ことを
特徴とする上記（３６）に記載の電子モジュール。 （３８）前記薄い第１の絶縁層に複数の導電バイアを備
え、前記第１のメタライゼーション層への外部電気的接
続を容易にする、ことを特徴とする上記（３６）に記載
の電子モジュール。 （３９）前記第１の薄膜メタライゼーション層を第２の
薄膜メタライゼーション層へ電気的に接続する第１のＴ
接続部をさらに備える、ことを特徴とする上記（３３）
に記載の電子モジュール。 （４０）前記スタックの少なくともいくつかのＩＣチッ
プは、トランスファ・メタライゼーション・リードを有
し、前記トランスファ・メタライゼーション・リード
は、複数の第２のＴ接続部を経て前記第１の薄膜メタラ
イゼーション層へ電気的に接続され、前記複数の第２の
Ｔ接続部の各々は、前記第１のＴ接続部に垂直に配向さ
れている、ことを特徴とする上記（３９）に記載の電子
モジュール。 （４１）電子モジュールであって、複数のスタッキング
された集積回路（ＩＣ）チップと、主面を有する前記ス
タックの少なくとも２つのＩＣチップと、前記主面上に
設けられたトランスファ・メタライゼーション層と、前
記主面上に設けられた端面メタライゼーション層とを有
するスタックを備え、前記スタックの各ＩＣチップはエ
ッジ面を有し、前記エッジ面は前記スタックの側面を少
なくとも部分的に定め、前記スタックの前記側面上に設
けられた第１のメタライゼーション層を備え、前記端面
メタライゼーション層は、前記トランスファ・メタライ
ゼーション層を経て、前記スタックの前記少なくとも２
つのＩＣの少なくともいくつかに電気的に接続され、前
記第１のメタライゼーション層は、前記スタックの端部
ＩＣチップの端面メタライゼーション層に電気的に接続
され、前記スタックの前記端部ＩＣチップの前記端面メ
タライゼーション層を経て、前記電子モジュールへの外
部電気接続性を容易にする、ことを特徴とする電子モジ
ュール。 （４２）前記スタックの端部ＩＣチップの端面メタライ
ゼーション層は、前記スタックの側面に露出している、
ことを特徴とする上記（４１）に記載の電子モジュー
ル。 （４３）前記スタックの端部ＩＣチップは、さらに、そ
の端面メタライゼーション層上およびそのトランスファ
・メタライゼーション層上に設けられた薄い絶縁層を有
し、前記端部ＩＣチップは、さらに、前記薄い絶縁層内
に複数の導電バイアを有し、前記複数の導電バイアの少
なくともいくつかは、前記端部ＩＣチップの前記端面メ
タライゼーション層に電気的に接続されて、前記スタッ
クの端部ＩＣチップの端面メタライゼーション層への電
気的接続を容易にする、ことを特徴とする上記（４１）
に記載の電子モジュール。 （４４）前記導電バイアの少なくともいくつかは、前記
スタックの前記端部ＩＣチップの前記トランスファ・メ
タライゼーション層に電気的に接続されて、前記スタッ
クの端部ＩＣチップのトランスファ・メタライゼーショ
ン層への電気的接続を容易にする、ことを特徴とする上
記（４３）に記載の電子モジュール。 （４５）前記スタックは、第２の複数のスタッキングさ
れたＩＣチップ内に設けられている、ことを特徴とする
上記（４１）に記載の電子モジュール。 （４６）前記スタックの前記少なくとも２つのＩＣチッ
プの各々は、その端面メタライゼーション層を、そのト
ランスファ・メタライゼーション層上に設けて、前記ス
タックの側面から、その端面メタライゼーション層へ、
およびそのトランスファ・メタライゼーション層への別
個の電気的接続を容易にする、ことを特徴とする上記
（４１）に記載の電子モジュール。 （４７）前記スタックの前記少なくとも２つのＩＣチッ
プの各々は、そのトランスファ・メタライゼーション層
と同一面に設けられたその端面メタライゼーション層を
有する、ことを特徴とする上記（４１）に記載の電子モ
ジュール。 （４８）前記スタックは、複数のメモリ・チップを有
し、前記電子モジュールは、さらに、前記スタックの端
部ＩＣチップ上に設けられたバッファ・チップを有し、
前記バッファ・チップは、前記スタックの前記端部ＩＣ
チップの前記端面メタライゼーション層に電気的に接続
されて、メモリ機能を有する電子モジュールを与える、
ことを特徴とする上記（４１）に記載の電子モジュー
ル。 （４９）前記スタックの各ＩＣチップは、主面と、前記
主面上に設けられたトランスファ・メタライゼーション
層と、前記主面上に設けられた端面メタライゼーション
層とを有する、ことを特徴とする上記（４１）に記載の
電子モジュール。
【図１】この発明の一実施例に基づいて、一緒に積層さ
れた多数のＩＣチップのスタックの部分断面図である。
れた多数のＩＣチップのスタックの部分断面図である。
【図２】この発明の一実施例に基づいて、スタックの端
面に厚い絶縁層を形成した後の、図１のスタックの部分
断面図である。
面に厚い絶縁層を形成した後の、図１のスタックの部分
断面図である。
【図３】この発明の一実施例に基づいて、スタックの端
面の優先的エッチングを行った後の、図２のスタックの
部分断面図である。
面の優先的エッチングを行った後の、図２のスタックの
部分断面図である。
【図４】この発明の一実施例に基づいて、エッチングさ
れた側面上に絶縁層を形成した後の、図３のスタックの
部分断面図である。
れた側面上に絶縁層を形成した後の、図３のスタックの
部分断面図である。
【図５】この発明の一実施例に基づいて、トランスファ
・メタライゼーションの端部を露出させるために、絶縁
された側面を平坦化した後の、図４のスタックの部分断
面図である。
・メタライゼーションの端部を露出させるために、絶縁
された側面を平坦化した後の、図４のスタックの部分断
面図である。
【図６】この発明の一実施例に基づいて、側面メタライ
ゼーション層および厚い側面絶縁層を形成した後の、図
５のスタックの部分断面図である。
ゼーション層および厚い側面絶縁層を形成した後の、図
５のスタックの部分断面図である。
【図７】この発明の一実施例に基づいて、側面メタライ
ゼーション層を露出させるために、電子モジュールの端
面の選択的エッチングおよび研磨を行った後の、図６の
スタックの部分断面図である。
ゼーション層を露出させるために、電子モジュールの端
面の選択的エッチングおよび研磨を行った後の、図６の
スタックの部分断面図である。
【図８】この発明の一実施例に基づいて、側面メタライ
ゼーション層に電気的に接続された端面メタライゼーシ
ョン層を形成した後の、図７のスタックの部分断面図で
ある。
ゼーション層に電気的に接続された端面メタライゼーシ
ョン層を形成した後の、図７のスタックの部分断面図で
ある。
【図９】この発明の一実施例に基づいて、側面絶縁層の
優先的エッチングを行った後の、図８のスタックの部分
断面図である。
優先的エッチングを行った後の、図８のスタックの部分
断面図である。
【図１０】この発明の一実施例に基づいて、スタックの
側面上にバイアおよび電気コンタクトを形成した後の、
図９のスタックの部分断面図である。
側面上にバイアおよび電気コンタクトを形成した後の、
図９のスタックの部分断面図である。
【図１１】この発明の一実施例に基づく、マルチ・アッ
プ・スタック処理フィクスチャの断面図である。
プ・スタック処理フィクスチャの断面図である。
【図１２】この発明の一実施例に基づく、内部に集積バ
ッファ・チップを有する完成された電子モジュールの部
分断面図である。
ッファ・チップを有する完成された電子モジュールの部
分断面図である。
【図１３】この発明の一実施例に基づく、内部に含まれ
る集積バッファ・チップと側面コンタクトとを有する完
成された電子モジュールの部分断面図である。
る集積バッファ・チップと側面コンタクトとを有する完
成された電子モジュールの部分断面図である。
【図１４】この発明の一実施例に基づく、端面メタライ
ゼーション層に接着されたバッファ・チップ・ソルダバ
ンプを有する完成された電子モジュールの部分断面図で
ある。
ゼーション層に接着されたバッファ・チップ・ソルダバ
ンプを有する完成された電子モジュールの部分断面図で
ある。
【図１５】この発明の一実施例に基づく、半導体チップ
の“長いスタック”の斜視図である。
の“長いスタック”の斜視図である。
【図１６】この発明の一実施例に基づく、図１５の長い
スタックのチップ間層の部分断面図である。
スタックのチップ間層の部分断面図である。
【図１７】この発明の一実施例に基づいて、図１５の長
いスタックから形成された小さいスタック上に設けられ
た側面メタライゼーション層の部分斜視図である。
いスタックから形成された小さいスタック上に設けられ
た側面メタライゼーション層の部分斜視図である。
【図１８】この発明の一実施例に基づく、図１７のスタ
ックの断面図である。
ックの断面図である。
【図１９】この発明の一実施例に基づく、図１７のスタ
ックの断面図である。
ックの断面図である。
【図２０】この発明の一実施例に基づいて、スタックが
上部に設けられた側面メタライゼーション層を有する、
図１５の長いスタックのチップ間層の拡大図である。
上部に設けられた側面メタライゼーション層を有する、
図１５の長いスタックのチップ間層の拡大図である。
【図２１】この発明の一実施例に基づいて、フォトレジ
スト層の堆積およびパターニングが行われた後の、図２
０のスタックの部分断面図である。
スト層の堆積およびパターニングが行われた後の、図２
０のスタックの部分断面図である。
【図２２】この発明の一実施例に基づいて、溝をエッチ
ングした後の、図２１のスタックの部分断面図である。
ングした後の、図２１のスタックの部分断面図である。
【図２３】この発明の一実施例に基づく、側面および端
面メタライゼーション層を有する小さいスタックの断面
図である。
面メタライゼーション層を有する小さいスタックの断面
図である。
【図２４】この発明の一実施例に基づく、図２３の小さ
いスタックの端面の概略図である。
いスタックの端面の概略図である。
【図２５】この発明の一実施例に基づいて、小さいスタ
ックの各ＩＣチップが、端面メタライゼーション層およ
びトランスファ・メタライゼーション層の両方を有す
る、小さいスタックの斜視図である。
ックの各ＩＣチップが、端面メタライゼーション層およ
びトランスファ・メタライゼーション層の両方を有す
る、小さいスタックの斜視図である。
【図２６】この発明の一実施例に基づいて、小さいスタ
ックの各ＩＣチップが、組合された端面メタライゼーシ
ョン層およびトランスファ・メタライゼーション層を有
する、小さいスタックの斜視図である。
ックの各ＩＣチップが、組合された端面メタライゼーシ
ョン層およびトランスファ・メタライゼーション層を有
する、小さいスタックの斜視図である。
【図２７】この発明の一実施例に基づいて、各ＩＣチッ
プのトランスファ・メタライゼーションに従ってＩＣチ
ップを形成した後の、図２５および図２６の小さいスタ
ックの側面斜視図である。
プのトランスファ・メタライゼーションに従ってＩＣチ
ップを形成した後の、図２５および図２６の小さいスタ
ックの側面斜視図である。
【図２８】この発明の一実施例に基づいて、小さいスタ
ックの各ＩＣチップが、端面メタライゼーション層とト
ランスファ・メタライゼーション層との両方を有する、
小さいスタックの側面図である。
ックの各ＩＣチップが、端面メタライゼーション層とト
ランスファ・メタライゼーション層との両方を有する、
小さいスタックの側面図である。
【図２９】この発明の一実施例に基づく、図２８の小さ
いスタックの端面の断面図である。
いスタックの端面の断面図である。
【図３０】この発明の一実施例に基づく、図２８の小さ
いスタックを備える完成された電子モジュールの断面図
である。
いスタックを備える完成された電子モジュールの断面図
である。
【図３１】この発明の一実施例に基づいて、薄い側面絶
縁層の形成を行った後の、図２のスタックの部分断面図
である。
縁層の形成を行った後の、図２のスタックの部分断面図
である。
【図３２】薄い側面絶縁層に開口をパターニング形成し
た後の、図３１のスタックの部分断面図である。
た後の、図３１のスタックの部分断面図である。
【図３３】側面メタライゼーション層および保護絶縁層
の形成後の、図３２のスタックの部分断面図である。
の形成後の、図３２のスタックの部分断面図である。
１１ ＩＣチップ １２ 論理バッファ・チップ １３ 絶縁体 １４ 絶縁膜 １７ トランスファ・メタライゼーション １９ コンタクト・パッド ２５ 側面メタライゼーション層 ２７ 側面絶縁層 ３１ 電気コンタクト ３３ 端面メタライゼーション層 ３７ セグメント化層 ３８ Ｔ接続部 ４３ 側面メタライゼーション層 ４９ 側面絶縁層 ５１ フォトレジスト層 ５３Ａ，５３Ｂ，６１ 溝 ６３ 開口 ７１ ワイヤボンド ７３ リードフレーム・コンタクト ７５ カプセル封止材
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クロード・ルイス・バーティン アメリカ合衆国 バーモント州 バーリ ントン エスオーフェザント ウェイ 33 (72)発明者 ジョン・エドワード・クロニン アメリカ合衆国 バーモント州 ミルト ン アールディーナンバー３ ボックス 3254（番地なし) (72)発明者 ウェイン・ジョン・ハウエル アメリカ合衆国 バーモント州 ウィリ ストン タマラック ドライブ ４ (72)発明者 ジェイムス・マーク・リース アメリカ合衆国 バーモント州 バーリ ントン エスオーバトラー ドライブ 37 (72)発明者 ロバート・バード・フィリップス アメリカ合衆国 ニューヨーク州 スタ ーツバーグ ノース クロス ロード 17 (56)参考文献 特開 平７−183453（ＪＰ，Ａ) 特開 昭61−32560（ＪＰ，Ａ) 特公 平５−3142（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 25/065 H01L 23/522 H01L 25/07 H01L 25/18
Claims (24)
- 【請求項１】（ａ）主面およびそのほぼ垂直方向のエッ
ジ面をそれぞれ有する第１の複数の集積回路（ＩＣ）チ
ップを積層してＩＣチップのスタックを設ける工程であ
って、前記エッジ面が少なくとも部分的にスタックの第
１の面を定め、かつ前記主面またはその上に形成した絶
縁表面がスタックの第２の面を定めている工程と、 （ｂ）前記スタックの前記第２の面にまで延出するよう
に、該スタックの前記第１の面上に第１の薄膜メタライ
ゼーション層を形成する工程と、 （ｃ）前記第１の薄膜メタライゼーション層上に第１の
絶縁層を形成する工程と、 （ｄ）前記第１の薄膜メタライゼーション層の前記延出
端に電気的に接続されるように、該スタックの前記第２
の面上に前記スタックの前記第１の面を越えて第２の薄
膜メタライゼーション層を形成する工程と、 を含む電子モジュールの形成方法。 - 【請求項２】前記第１の絶縁層の形成工程（ｃ）は、前
記スタックの前記第１の面に対し、前記第１の薄膜メタ
ライゼーション層上に複数の薄い絶縁層を設けることに
よって、前記第１の絶縁層を形成する工程を含むことを
特徴とする請求項１記載の電子モジュールの形成方法。 - 【請求項３】前記スタックを設ける工程（ａ）が前記ス
タックを、前記第１の複数よりも多い第２の複数の積層
のＩＣチップから成る長いスタック内に小さいスタック
として設ける工程を含み、前記第２の薄膜メタライゼー
ション層の形成工程（ｄ）の前に、前記小さいスタック
を前記長いスタックから分離する工程をさらに含むこと
を特徴とする請求項１記載の電子モジュールの形成方
法。 - 【請求項４】（ａ）積層された第１の複数のＩＣチップ
から成るスタックを設ける工程であって、該スタックの
うち端部ＩＣチップを含む少なくとも２つのＩＣチップ
が、それぞれ、ＩＣ回路を含む主面と、該主面上の絶縁
層内に設けられ、ＩＣ回路の 外部入出力端子へ電気的に
接続したトランスファ・メタライゼーション層と、該ト
ランスファ・メタライゼーション層から垂直または水平
方向に離隔した位置で前記絶縁層内に設けられ、選択時
に前記スタックおよび外部回路間の電気的入出力接続路
として作用する少なくとも１つの端面メタライゼーショ
ン層とを有し、前記スタックの各ＩＣチップが前記主面
にほぼ垂直方向のエッジ面を有し、前記エッジ面が前記
スタックの側面を少なくとも部分的に定めることを含む
工程と、 （ｂ）前記スタックのうちの少なくとも幾つかのＩＣチ
ップをそれぞれの前記トランスファ・メタライゼーショ
ン層を介して電気的に相互接続すると共に、前記幾つか
のまたは他の幾つかのＩＣチップのそれぞれの前記トラ
ンスファ・メタライゼーション層を前記端部ＩＣチップ
の前記端面メタライゼーション層へそれぞれ接続する接
続パターンを有する側面メタライゼーション層を前記ス
タック側面上に形成する工程と、 を含む電子モジュールの形成方法。 - 【請求項５】前記端部ＩＣチップの前記端面メタライゼ
ーション層は、各ＩＣチップのエッジ面の方へ延び、前
記側面メタライゼーション層の形成工程（ｂ）は、前記
スタックの側面上で前記端部ＩＣチップの端面メタライ
ゼーション層を露出させて、そこへ前記側面メタライゼ
ーション層の電気的接続を容易にする工程をさらに含む
ことを特徴とする請求項４記載の電子モジュールの形成
方法。 - 【請求項６】前記スタックを設ける工程（ａ）は、前記
少なくとも２つのＩＣチップの各々において、前記トラ
ンスファ・メタライゼーション層の上方レベル位置に前
記端面メタライゼーション層を設けて、前記スタックの
側面から、前記端面メタライゼーション層および前記ト
ランスファ・メタライゼーション層への別個の電気的接
続を容易にする工程を含むことを特徴とする請求項４記
載の電子モジュールの形成方法。 - 【請求項７】前記スタックを設ける工程（ａ）は、前記
少なくとも２つのＩＣチップの各々に、そのトランスフ
ァ・メタライゼーション層とほぼ同一レベル位置に離隔
して 前記端面メタライゼーション層を設ける工程を含む
ことを特徴とする請求項４記載の電子モジュールの形成
方法。 - 【請求項８】前記スタックを設ける工程（ａ）は、前記
スタックを、前記第１の複数よりも多い第２の複数の積
層のＩＣチップから成る長いスタック内に小さいスタッ
クとして設ける工程、および該長いスタックから前記小
さいスタックを分離する工程を含むことを特徴とする請
求項４記載の電子モジュールの形成方法。 - 【請求項９】前記スタックを設ける工程（ａ）は、前記
スタック内の各ＩＣチップが、それぞれ、ＩＣ回路を含
む主面と、該主面上の絶縁層内に設けられ、ＩＣ回路の
外部入出力端子へ電気的に接続したトランスファ・メタ
ライゼーション層と、該トランスファ・メタライゼーシ
ョン層から垂直または水平方向に離隔した位置で前記絶
縁層内に設けられ、選択時に前記スタックおよび外部回
路間の電気的入出力接接続路として作用する少なくとも
１つの端面メタライゼーション層とを有するスタックを
設けることを特徴とする請求項４記載の電子モジュール
の形成方法。 - 【請求項１０】（ａ）任意の数のＩＣチップの積層体か
ら成る小さなスタックの少なくとも２つに分離可能な多
数のＩＣチップの積層体から成る長いスタックを設ける
工程であって、長いスタック内の各ＩＣチップはＩＣ回
路を含むチップ主面上の絶縁層内に設けられＩＣ回路の
外部入出力端子からチップ側面にまで延出したトランス
ファ・メタライゼーション層を含み、前記チップ側面は
前記スタックの側面を少なくとも部分的に規定し、そし
て前記スタックの側面は前記トランスファ・メタライゼ
ーション層の前記延出端に接続した側面接続部の配列を
含む工程と、 （ｂ）前記側面接続部を介して前記長いスタック内の各
ＩＣチップをテストし、そのテスト結果に基づいて選択
した前記側面接続部配列の少なくとも幾つかと電気的に
接続するパターンの側面メタライゼーション層を前記長
いスタック側面上に形成する工程と、 （ｃ）前記テスト結果に基づいて決定したチップ分離化
点で前記長いスタックを少なくとも２つの小さいスタッ
クに分離する工程と、（ｄ）前記側面メタライゼーション層に選択的に接続し
た端面メタライゼーション層を前記分離した小さいスタ
ックの端部チップ上に絶縁層を介して形成する工程と、 を含む電子モジュールの形成方法。 - 【請求項１１】前記側面メタライゼーション層の前記パ
ターンは、前記２つの小さいスタックのそれぞれが電気
的に独立した電子モジュールを構成するように選択され
ることを特徴とする請求項１０記載の電子モジュールの
形成方法。 - 【請求項１２】前記スタックを設ける工程（ａ）は、前
記長いスタックの各隣接ＩＣチップを接着層を介して接
着する工程をさらに含み、前記分離工程（ｃ）は、前記
少なくとも１つの分離化点に関係した前記接着層の接着
力を減少させて、前記長いスタックから前記電子モジュ
ールの分離を容易にする工程を含むことを特徴とする請
求項１０記載の電子モジュールの形成方法。 - 【請求項１３】前記分離工程（ｃ）は、チップ分離化点
に対応する前記長いスタック側面の対応位置から内部に
向けて分離溝を設けことにより前記長いスタックから前
記電子モジュールの分離を容易にする工程を含むことを
特徴とする請求項１０記載の電子モジュールの形成方
法。 - 【請求項１４】主面およびそのほぼ垂直方向のエッジ面
をそれぞれ有する第１の複数の集積回路（ＩＣ）チップ
が積層されているＩＣチップのスタックであって、前記
エッジ面が少なくとも部分的にスタックの第１の面を定
め、かつ前記主面またはその上に形成した絶縁表面がス
タックの第２の面を定めているスタックと、、前記スタックの前記第２の面にまで延出するように、 該
スタックの前記第１の面上に形成されている第１の薄膜
メタライゼーション層と、 前記第１の薄膜メタライゼーション層上に形成されてい
る第１の絶縁層と、前記第１の薄膜メタライゼーション層の前記延出端に電
気的に接続されるように、該スタックの前記第２の面上
に前記スタックの前記第１の面を越えて形成されている
第２の薄膜メタライゼーション層 と、 から成る電子モジュール。 - 【請求項１５】前記第２の薄膜メタライゼーション層
と、前記スタックの端部ＩＣチップとの間に設けられた
前記第２の薄膜絶縁層を備え、前記第２の薄膜メタライ
ゼーション層の形成を容易にすることを特徴とする請求
項１４記載の電子モジュール。 - 【請求項１６】前記第１の薄膜メタライゼーション層を
第２の薄膜メタライゼーション層へ電気的に接続する第
１のＴ接続部をさらに備えることを特徴とする請求項１
４記載の電子モジュール。 - 【請求項１７】積層された第１の複数のＩＣチップから
成るスタックであって、該スタックのうち端部ＩＣチッ
プを含む少なくとも２つのＩＣチップが、それぞれ、Ｉ
Ｃ回路を含む主面と、該主面上の絶縁層内に設けられ、
ＩＣ回路の外部入出力端子へ電気的に接続したトランス
ファ・メタライゼーション層と、該トランスファ・メタ
ライゼーション層から垂直または水平方向に離隔した位
置で前記絶縁層内に設けられ、選択時に前記スタックお
よび外部回路間の電気的入出力接続路として作用する少
なくとも１つの端面メタライゼーション層とを有し、前
記スタックの各ＩＣチップが前記主面にほぼ垂直方向の
エッジ面を有し、前記エッジ面が前記スタックの側面を
少なくとも部分的に定めるスタックと、 前記スタックの前記側面上に形成され、前記スタック内
の予め選択した幾つかのＩＣチップをそれらのトランス
ファ・メタライゼーション層を介して電気的に相互接続
する共に、前記選択した幾つかのまたは他の幾つかのＩ
Ｃチップのそれぞれの前記トランスファ・メタライゼー
ション層を前記端部ＩＣチップの前記端面メタライゼー
ション層へそれぞれ接続する接続パターンを有する側面
メタライゼーション層と、 を含む電子モジュール。 - 【請求項１８】前記スタックの端部ＩＣチップの端面メ
タライゼーション層は、前記スタックの側面に露出して
いることを特徴とする請求項１７記載の電子モジュー
ル。 - 【請求項１９】前記スタックの端部ＩＣチップは、さら
に、その端面メタライゼーション層上およびそのトラン
スファ・メタライゼーション層上に設けられた薄い絶縁
層を有し、前記端部ＩＣチップは、さらに、前記薄い絶
縁層内に複数の導電バイアを有し、前記複数の導電バイ
アの少なくともいくつかは、前記端部ＩＣチップの前記
端面メタライゼーション層に電気的に接続されて、前記
スタックの端部ＩＣチップの端面メタライゼーション層
への電気的接続を容易にすることを特徴とする請求項１
７記載の電子モジュール。 - 【請求項２０】前記スタックは、前記第１の複数よりも
多い第２の複数の積層のＩＣチップから成る長いスタッ
ク内に設けられていることを特徴とする請求項１７記載
の電子モジュール。 - 【請求項２１】前記スタックの前記少なくとも２つのＩ
Ｃチップの各々は、前記端面メタライゼーション層が前
記トランスファ・メタライゼーション層の上方レベル位
置に配置され、前記スタックの側面から、その端面メタ
ライゼーション層へ、およびそのトランスファ・メタラ
イゼーション層へ、それぞれ、別個の電気的接続を容易
にすることを特徴とする請求項１７記載の電子モジュー
ル。 - 【請求項２２】前記スタックの前記少なくとも２つのＩ
Ｃチップの各々は、前記端面メタライゼーション層が前
記トランスファ・メタライゼーション層とほぼ同一レベ
ル位置に離隔して配置されていることを特徴とする請求
項１７記載の電子モジュール。 - 【請求項２３】前記スタックは、複数のメモリ・チップ
を有し、前記電子モジュールは、さらに、前記スタック
の端部ＩＣチップ上に設けられたバッファ・チップを有
し、前記バッファ・チップは、前記スタックの前記端部
ＩＣチップの前記端面メタライゼーション層に電気的に
接続されて、メモリ機能を有する電子モジュールを与え
ることを特徴とする請求項１７記載の電子モジュール。 - 【請求項２４】前記スタックの各ＩＣチップが、それぞ
れ、前記主面と、前記トランスファ・メタライゼーショ
ン層と、前記端面メタライゼーション層とを有すること
を特徴とする請求項１７記載の電子モジュール。
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