JP3735986B2 - マルチチップモジュール及びその作製方法 - Google Patents
マルチチップモジュール及びその作製方法 Download PDFInfo
- Publication number
- JP3735986B2 JP3735986B2 JP35028896A JP35028896A JP3735986B2 JP 3735986 B2 JP3735986 B2 JP 3735986B2 JP 35028896 A JP35028896 A JP 35028896A JP 35028896 A JP35028896 A JP 35028896A JP 3735986 B2 JP3735986 B2 JP 3735986B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- module
- semiconductor chips
- forming
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1431—Logic devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、マルチチップモジュール及びその作製方法に関する。詳しくは、複数の半導体チップを一つのモジュールとすることにより、このモジュールを一つの部品として取り扱うことができるマルチチップモジュール及びその作製方法に係るものである。
【０００２】
【従来の技術】
図５及び図６を参照して、従来のマルチチップモジュールについて説明する。尚、図５及び図６のマルチチップモジュール及びその説明の詳細については、H.B.Bakoglu 著「Circuits, Interconnections, and Packaging for VLSI」（中澤喜三郎、中村宏監訳「ＶＬＳＩシステム設計」丸善株式会社）を参照することができる。図５には、マルチチップモジュール用基板５０、この基板に実装される１０個の半導体チップ５１1 〜５１10、これらの半導体チップを冷却するための冷却基板５２が示されている。半導体チップ５１1 〜５１10は、ソルダーバンプをリフローしてチップのコンタクトと基板上のコンタクトとを一括してボンディングする、いわゆるフリップチップ技法によって基板５０上に搭載される。このフリップチップ搭載は、チップ間の配線が短くなり、寄生容量やキャパシタンスが低減するという利点がある。
【０００３】
図６は、基板５０上にフリップチップ搭載された半導体チップ５１1 と基板５０の一部を拡大した断面図である。基板５０は、セラミック基板５０ａの部分、その上の配線層５０ｂ、そしてセラミック基板５０ａの底部から垂直に延びている実装用のピン５０ｃを備えている。セラミック基板５０ａは、白色部分が絶縁性のセラミックを表し、黒色部分がフィルム状の金属からなる導線を表している。セラミック基板５０ａは多層構造とされ、導線が電極、セラミックが誘電体となってデカップリングキャパシタが形成される。セラミックは誘電率が高いので（比誘電率εr ＝１０）、パッケージのピンは比較的大きな寄生容量を持つ。したがってこのデカップリングキャパシタによって、ＶＤＤとＧＮＤの間の電源電圧の変動を小さく抑えることができる。
【０００４】
配線層５０ｂのうち、黒色部分は銅の信号線を表し、梨地部分はポリイミドからなる絶縁層を表している。銅は低抵抗（抵抗率ρ＝１．７μΩｃｍ）でポリイミドは低誘電率（比誘電率εr ＝２．５）であるため、信号の遅延を短縮するのに有利である。
上記のマルチチップモジュールでは複数のチップを数ｍｍ間隔で配置する。したがって、マルチチップモジュール用基板５０上に複数の半導体チップ５１1 〜５１10を搭載する場合のチップと基板との接続点数の密度は、通常のプリント基板に単体チップをパッケージしたデバイスを複数実装する場合に比べて高い。
【０００５】
【発明が解決しようとする課題】
ところで、画像処理用のロジック回路と画像データを記憶するメモリ回路との間でデータを転送する場合のバンド幅（バス幅とデータ転送速度の積）として約６ＧＢ／ｓｅｃ程度必要となる場合がある。この値は現状の一般的な信号処理回路に比べて桁違いに大きい。このような画像処理用ロジック回路のチップ（以下「ロジックチップ」という）と画像データ記憶用メモリ回路のチップ（以下「メモリチップ」という）をモジュール化してマルチチップモジュールとする場合、バンド幅を６．４ＧＢ／ｓｅｃ、バスのデータ転送周波数を一般的な値として１００ＭＨｚとすると、必要なバス幅は５１２ビット（＝６．４ＧＢ×８÷１０8 ）となる。このとき、それぞれのチップの一辺のサイズを１０ｍｍと仮定とすると、ロジックチップとメモリチップとを結ぶバスラインのピッチは約２０μｍとなる。しかしながら、現状では、前述のセラミック基板上にピッチが２０μｍ以下の金属配線を形成するのは容易でない。その上、たとえセラミック基板上に２０μｍ以下のピッチで金属配線が形成できても、チップを実装するときに金属配線間の短絡なしにフリップチップ搭載するのは困難である。
【０００６】
本発明は、上記事情に基づいてなされたものであり、画像処理用ロジック回路と画像データ記憶用メモリ回路との間に要求されるような大きなバス幅のバスラインでも十分小さいピッチで、しかも容易に作製できるマルチチップモジュール及びその作製方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明では、まず、モジュール基板の上に複数の半導体チップを、その半導体基板側をモジュール基板に対向するよう接着して固定する。そして、通常の半導体チップを作製する場合と同様のプロセスを経て、この上に配線層を形成する。具体的には、複数モジュール分の半導体チップ上に絶縁膜を形成し、絶縁膜の所定位置にビアホールを形成し、絶縁膜及びビアホール部分に配線層を形成し、配線層の上部にパッシベーション膜を形成し、バッシベーション膜の所定位置にパッド用の開口部を形成する。そして最後に、一つのモジュール基板上に形成された各モジュールをダイシングして各モジュールを切り離す。
【０００８】
上記のようにすることにより、まず、各モジュールに属する複数のチップはモジュール基板によって確実に固定されており、ダイシング後は、複数のチップを含むそれぞれのモジュールを一つの半導体チップのように取り扱うことができる。また、かかる方法で作製されたマルチチップモジュールは、チップ間の配線が半導体チップを作製する場合と同様のプロセスで作製されるので、各配線間のピッチを極めて小さくできる。
【０００９】
【発明の実施の形態】
以下に図面を参照して本発明の実施形態について説明する。尚、ここでは、画像処理用のロジックチップと画像データ記憶用のメモリチップを１チップずつ、合計２チップを１つのモジュールに組み込んだ実施形態について説明する。
図１（ａ）〜（ｃ）は、第一実施形態のマルチチップモジュールを作製する工程を示した拡大断面図である。メモリチップとロジックチップは、予めそれぞれのウェーハプロセスにおいて作製される。その後、ウェーハ上で良品を見極めたあと裏面研削を行い、ダイシングを行って良品チップのみを収集する。こうして図１に示すメモリチップ１０及びロジックチップ１１が得られる。そして図１（ａ）に示すようにこれらのチップを、それぞれのチップの半導体基板側がモジュール基板１２と対向するようにして金属製のモジュール基板１２上の所定の位置にＡｇ系のペーストで接着する。この場合、一つのモジュールのメモリチップ１０とロジックチップ１１は一つずつ並べて配置される。そして、一つのモジュール基板１２上には複数の同じモジュールに含まれる多数のメモリチップ１０とロジックチップ１１が接着される。したがって、以下のプロセスでは、これらの多数のモジュールが一括して加工処理される。
【００１０】
メモリチップ１０、ロジックチップ１１を接着して貼り付けたら、モジュール基板１２を回転させながら表面にポリイミドを約２μｍの膜厚で塗布し、１６０〜２００°Ｃの温度でキュアしてポリイミドを硬化させ、図１（ｂ）に示すようなポリイミド絶縁膜１３を形成する。このとき、メモリチップ１０とロジックチップ１１の高さは通常同一はでなく、したがってキュアした後のポリイミド絶縁膜１３には段差が生じる。この段差は、後工程で微細なビアホールや配線層を形成するときに障害となるおそれがある。このため、必要に応じて、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりポリイミド絶縁膜１３の表面を平坦化又は平滑化する工程を加えてもよい。
【００１１】
続いて、ポリイミド絶縁膜１３の上にフォトレジストを塗布して露光し、メモリチップ１０及びロジックチップ１１の各パッド位置に約４μｍ四方のホールパターンを形成する。その後、エッチングしてそれぞれのパッドに対するビアホール１４を形成する。このとき、露光装置としては、設備費用のあまりかからないアライナーを用いることが望ましい。次に、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりアルミニウム（Ａｌ）層を約２μｍの膜厚で堆積し、フォトレジストを塗布する。そして、アライナーを用いて露光することによって最小線幅約５μｍの配線パターンを形成し、このパターンをエッチングする。これにより、ポリイミド絶縁層１３の上部に、メモリチップ１０とロジックチップ１１のパッド間を接続するＡｌ配線層１５が形成される。更に、この上に、パッシベーション膜として膜厚約５００ｎｍのＳｉＮ膜１６をＰＥＣＶＤ（Ｐｌａｓｍａ−ｅｘｃｉｔｅｄ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で堆積したあと、外部との電気的な接続点となるパッド１７用の開口部を形成する。図１（ｃ）はこのパッド１７用の開口部が形成された状態を示している。こうしてモジュール基板１２上のプロセスは終了し、最終的にこの基板をダイシングして１モジュールずつ切り離し、それぞれをパッケージングする。以上の工程により、マルチチップモジュールが得られる。
【００１２】
このようにして得られたマルチチップモジュールは、上述のように最小線幅が約５μｍのＡｌ配線層１５が容易に実現でき、これはバス幅が５１２ビットのバスラインをサイズ１０ｍｍのチップ間に形成する場合に要求されるラインピッチ約２０μｍを下回っている。したがって、バンド幅６．４ＧＢ／ｓｅｃのデータを１００ＭＨｚのデータ転送周波数でやりとりすることが可能となり、画像データ記憶用のメモリチップ１０と画像処理用のロジックチップ１１とをモジュール化してマルチチップモジュールとすることができる。しかも、モジュール基板１２上に複数モジュール分のチップを接着し、ウェーハプロセスと同様のプロセスで一括して配線作業を行うことができるので、十分な低コストでマルチチップモジュールを作製することができる。
【００１３】
ところで、１チップの中に画像処理用ロジック回路と画像データ記憶用メモリ回路の両方を作製するという方法も考えられる。しかしながらその場合は、大きく分けて二つの理由により、却ってコストが高くなる。第一の理由は、１チップ中に画像処理用ロジック回路と画像データ記憶用メモリ回路の両方を作り込むと、チップサイズが大きくなって歩留りが低下するということである。このことは次の簡単な例からも分かる。すわなち、両回路を別々のチップとして作製する場合には、どちらか一方の回路だけに欠陥があるときは欠陥のない方のチップは利用可能であるのに対し、１チップ中に両回路を作製する場合は、どちらか一方の回路に欠陥がある場合でもそのチップ全体を廃棄しなければならない。これは、図２に示すように定量的な経験則によっても裏付けられる。図２は、チップサイズＳ（cm2 ）、欠陥密度Ｄ（個／cm2 ）、歩留りＹについて、経験的に知られているこれらの間の関係を示した表である。この表から分かるように、チップサイズが２倍になると、その分歩留りは低下し、このことがコストの上昇につながる。
【００１４】
１チップ中に画像処理用ロジック回路と画像データ記憶用メモリ回路を作製する場合に高コストとなる第二の理由は、チップ作製工程の増加によるＴＡＴ（Ｔｕｒｎ−ａｒｏｕｎｄ ｔｉｍｅ）の増加と歩留りの低下によるものである。メモリ（ＤＲＡＭとする）回路を４poly３metal 構造（ポリシリコンが４層で金属配線層が３層の構造であることを意味する。以下同様。）とし、ロジック回路を１poly５metal 構造とすると、１チップに両方を混在させる場合に必要なポリシリコン層、金属配線層は、両回路のうちそれぞれ多い方の数の層が必要となるため、全体で４poly５metal 構造となる。この４poly５metal 構造の工程数の相対値を１００とすると、４poly３metal 構造の相対工程数は８８、１poly５metal 構造の相対工程数は６８である。すなわち、４poly５metal 構造は、４poly３metal 構造及び１poly５metal 構造に比べて相対的に工程数が多くなる。
【００１５】
ここで、
▲１▼メモリ回路とロジック回路の面積率を５０％ずつとすること
▲２▼チップコストが歩留りに反比例し、工程数に比例すること
▲３▼欠陥密度が工程数に比例すること
という三つの事項を仮定する。これらの仮定と図２の表の値を用いて計算すると、１チップ中に両回路を作製する場合、両回路を別々のチップとして作製する場合のコストは図３の表のようになる。この表で、「１ｃｈｉｐ」の項目は、１チップ中にメモリ回路とロジック回路の両方を作製した場合のコストを欠陥密度（Ｄ）が０．３、０．５、１．０の場合に分けて示したものであり、「ＤＲＡＭ」及び「Ｌｏｇｉｃ」の項目は、メモリチップとロジックチップの２チップ構成とする場合のそれぞれの欠陥密度（Ｄ）、歩留り（Ｙ）、コスト（Ｃｏｓｔ）を示し、「ＤＲＡＭ＋Ｌｏｇｉｃ」という項目は、２チップ構成とする場合の合計のコストを示している。尚、図３の表において、１チップ構成の場合と２チップ構成の各チップの場合とで欠陥密度（Ｄ）が異なるのは、上記▲２▼により工程数が異なるからである。
【００１６】
図３の表において、２チップ構成の場合と１チップ化した場合を比較すると分かるように、１チップ化する場合のコストは、２チップ構成とする場合に比べて、欠陥密度Ｄ＝０．３のときで５７％、Ｄ＝０．５のときで７０％、Ｄ＝１．０のときで９８％、それぞれ高い。もっとも、２チップ構成とする場合は、これらを組み立ててモジュール化するためのコストが必要となる。しかしながら、その点を考慮しても１チップ化した場合の方がコストは高い。
【００１７】
図４は第二実施形態のマルチチップモジュールを示した拡大断面図である。第一実施形態のように配線層が１層のみでは、互いに交差する配線を形成することができない。そこで本実施形態では、図４に示すように、第一実施形態の配線層１５の上に更に第二のビアホール２１と第二のＡｌ配線層２２を積層する。そのための工程は第一実施形態の場合と同じく、まず、表面にポリイミドを塗布し、これをキュアして硬化させて、第二のポリイミド絶縁膜２０を形成する。続いて、ポリイミド絶縁膜２０の上にフォトレジストを塗布して露光し、所定のパッド位置にホールパターンを形成する。その後、エッチングしてそれぞれのパッドに対応した第二のビアホール２１を形成する。次に、ＰＶＤ法により第二のＡｌ層を堆積し、フォトレジストを塗布し、露光して配線パターンを形成し、このパターンをエッチングする。これにより、第二ポリイミド絶縁層２０の上部に第二のＡｌ配線層２２が形成される。そしてこの上に、パッシベーション膜として膜厚約５００ｎｍのＳｉＮ膜２３をＰＥＣＶＤ法で堆積したあと、外部との電気的な接続点となるパッド２４用の開口部を形成する。
【００１８】
これを第一実施形態の場合と同様にダイシングして１モジュールずつ切り離し、それぞれをパッケージングする。以上の工程により、２層のＡｌ配線層１５，２２を有するマルチチップモジュールが得られる。このように複数のＡｌ配線層を形成すれば、互いに交差する複雑な配線も可能となり、回路構成の自由度も高くなる。その他の作用・効果は、第一実施形態と同様である。
【００１９】
尚、本発明は上記各実施形態に限定されるものではなく、その要旨の範囲内で種々の変更が可能である。例えば、上記実施形態では、画像処理用のロジック回路チップと画像データ記憶用のメモリチップをモジュール化したが、本発明はこれには限らず、種々のチップを組み合わせてモジュール化することができる。また、一つのモジュールが含むチップの数も二つには限らず、任意の数のチップをモジュール化することができる。
【００２０】
【発明の効果】
以上説明したように本発明のマルチチップモジュールは、チップ自身の金属配線の更に上にチップ間を電気的に接続する配線層をウェーハプロセスと同様のプロセスで形成することにより、大きなバス幅のバスラインでも十分に小さいピッチで、しかも容易に作製することができ、これにより例えば、画像処理用ロジックチップと画像データ記憶用メモリチップのようにチップ間のデータ転送に大きなバンド幅が要求される複数のチップを一つのモジュールに組み込むことが可能となり、かつこれらの回路を１チップとして作製する場合に比べて歩留りの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第一実施形態のマルチチップモジュールを作製する工程を示した拡大断面図であり、（ａ）は複数のチップを、その半導体基板側をモジュール基板１２と対向させてモジュール基板１２に接着した状態、（ｂ）は複数のチップが接着されたモジュール基板１２上にポリイミド絶縁膜１３を形成した状態、（ｃ）はビアホール１４、Ａｌ配線層１５、ＳｉＮ膜１６、パッド１７用開口部を形成した状態を示す。
【図２】半導体チップについて、チップサイズＳ、欠陥密度Ｄ、歩留りＹの間に経験的に知られている関係を示した表である。
【図３】ロジック回路とメモリ回路を１チップ化した場合と、メモリチップとロジックチップの２チップ構成とした場合のコストの比較を示した表である。
【図４】本発明の第二実施形態のマルチチップモジュールを示した拡大断面図である。
【図５】従来のマルチチップモジュールを示した図である。
【図６】図５に示す従来のマルチチップモジュールのうち、基板上にフリップチップ搭載された半導体チップと基板の一部を拡大した断面図である。
【符号の説明】
１０ メモリチップ
１１ ロジックチップ
１２ 基板
１３ ポリイミド絶縁膜
１４ ビアホール
１５ Ａｌ配線層
１７ パッド
１６ ＳｉＮ膜
２０ ポリイミド絶縁膜
２１ ビアホール
２２ Ａｌ配線層
２３ ＳｉＮ膜
２４ パッド
５０ マルチチップモジュール用基板
５０ａ セラミック基板
５０ｂ 配線層
５０ｃ ピン
５１ 半導体チップ
５２ 冷却基板
【発明の属する技術分野】
本発明は、マルチチップモジュール及びその作製方法に関する。詳しくは、複数の半導体チップを一つのモジュールとすることにより、このモジュールを一つの部品として取り扱うことができるマルチチップモジュール及びその作製方法に係るものである。
【０００２】
【従来の技術】
図５及び図６を参照して、従来のマルチチップモジュールについて説明する。尚、図５及び図６のマルチチップモジュール及びその説明の詳細については、H.B.Bakoglu 著「Circuits, Interconnections, and Packaging for VLSI」（中澤喜三郎、中村宏監訳「ＶＬＳＩシステム設計」丸善株式会社）を参照することができる。図５には、マルチチップモジュール用基板５０、この基板に実装される１０個の半導体チップ５１1 〜５１10、これらの半導体チップを冷却するための冷却基板５２が示されている。半導体チップ５１1 〜５１10は、ソルダーバンプをリフローしてチップのコンタクトと基板上のコンタクトとを一括してボンディングする、いわゆるフリップチップ技法によって基板５０上に搭載される。このフリップチップ搭載は、チップ間の配線が短くなり、寄生容量やキャパシタンスが低減するという利点がある。
【０００３】
図６は、基板５０上にフリップチップ搭載された半導体チップ５１1 と基板５０の一部を拡大した断面図である。基板５０は、セラミック基板５０ａの部分、その上の配線層５０ｂ、そしてセラミック基板５０ａの底部から垂直に延びている実装用のピン５０ｃを備えている。セラミック基板５０ａは、白色部分が絶縁性のセラミックを表し、黒色部分がフィルム状の金属からなる導線を表している。セラミック基板５０ａは多層構造とされ、導線が電極、セラミックが誘電体となってデカップリングキャパシタが形成される。セラミックは誘電率が高いので（比誘電率εr ＝１０）、パッケージのピンは比較的大きな寄生容量を持つ。したがってこのデカップリングキャパシタによって、ＶＤＤとＧＮＤの間の電源電圧の変動を小さく抑えることができる。
【０００４】
配線層５０ｂのうち、黒色部分は銅の信号線を表し、梨地部分はポリイミドからなる絶縁層を表している。銅は低抵抗（抵抗率ρ＝１．７μΩｃｍ）でポリイミドは低誘電率（比誘電率εr ＝２．５）であるため、信号の遅延を短縮するのに有利である。
上記のマルチチップモジュールでは複数のチップを数ｍｍ間隔で配置する。したがって、マルチチップモジュール用基板５０上に複数の半導体チップ５１1 〜５１10を搭載する場合のチップと基板との接続点数の密度は、通常のプリント基板に単体チップをパッケージしたデバイスを複数実装する場合に比べて高い。
【０００５】
【発明が解決しようとする課題】
ところで、画像処理用のロジック回路と画像データを記憶するメモリ回路との間でデータを転送する場合のバンド幅（バス幅とデータ転送速度の積）として約６ＧＢ／ｓｅｃ程度必要となる場合がある。この値は現状の一般的な信号処理回路に比べて桁違いに大きい。このような画像処理用ロジック回路のチップ（以下「ロジックチップ」という）と画像データ記憶用メモリ回路のチップ（以下「メモリチップ」という）をモジュール化してマルチチップモジュールとする場合、バンド幅を６．４ＧＢ／ｓｅｃ、バスのデータ転送周波数を一般的な値として１００ＭＨｚとすると、必要なバス幅は５１２ビット（＝６．４ＧＢ×８÷１０8 ）となる。このとき、それぞれのチップの一辺のサイズを１０ｍｍと仮定とすると、ロジックチップとメモリチップとを結ぶバスラインのピッチは約２０μｍとなる。しかしながら、現状では、前述のセラミック基板上にピッチが２０μｍ以下の金属配線を形成するのは容易でない。その上、たとえセラミック基板上に２０μｍ以下のピッチで金属配線が形成できても、チップを実装するときに金属配線間の短絡なしにフリップチップ搭載するのは困難である。
【０００６】
本発明は、上記事情に基づいてなされたものであり、画像処理用ロジック回路と画像データ記憶用メモリ回路との間に要求されるような大きなバス幅のバスラインでも十分小さいピッチで、しかも容易に作製できるマルチチップモジュール及びその作製方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明では、まず、モジュール基板の上に複数の半導体チップを、その半導体基板側をモジュール基板に対向するよう接着して固定する。そして、通常の半導体チップを作製する場合と同様のプロセスを経て、この上に配線層を形成する。具体的には、複数モジュール分の半導体チップ上に絶縁膜を形成し、絶縁膜の所定位置にビアホールを形成し、絶縁膜及びビアホール部分に配線層を形成し、配線層の上部にパッシベーション膜を形成し、バッシベーション膜の所定位置にパッド用の開口部を形成する。そして最後に、一つのモジュール基板上に形成された各モジュールをダイシングして各モジュールを切り離す。
【０００８】
上記のようにすることにより、まず、各モジュールに属する複数のチップはモジュール基板によって確実に固定されており、ダイシング後は、複数のチップを含むそれぞれのモジュールを一つの半導体チップのように取り扱うことができる。また、かかる方法で作製されたマルチチップモジュールは、チップ間の配線が半導体チップを作製する場合と同様のプロセスで作製されるので、各配線間のピッチを極めて小さくできる。
【０００９】
【発明の実施の形態】
以下に図面を参照して本発明の実施形態について説明する。尚、ここでは、画像処理用のロジックチップと画像データ記憶用のメモリチップを１チップずつ、合計２チップを１つのモジュールに組み込んだ実施形態について説明する。
図１（ａ）〜（ｃ）は、第一実施形態のマルチチップモジュールを作製する工程を示した拡大断面図である。メモリチップとロジックチップは、予めそれぞれのウェーハプロセスにおいて作製される。その後、ウェーハ上で良品を見極めたあと裏面研削を行い、ダイシングを行って良品チップのみを収集する。こうして図１に示すメモリチップ１０及びロジックチップ１１が得られる。そして図１（ａ）に示すようにこれらのチップを、それぞれのチップの半導体基板側がモジュール基板１２と対向するようにして金属製のモジュール基板１２上の所定の位置にＡｇ系のペーストで接着する。この場合、一つのモジュールのメモリチップ１０とロジックチップ１１は一つずつ並べて配置される。そして、一つのモジュール基板１２上には複数の同じモジュールに含まれる多数のメモリチップ１０とロジックチップ１１が接着される。したがって、以下のプロセスでは、これらの多数のモジュールが一括して加工処理される。
【００１０】
メモリチップ１０、ロジックチップ１１を接着して貼り付けたら、モジュール基板１２を回転させながら表面にポリイミドを約２μｍの膜厚で塗布し、１６０〜２００°Ｃの温度でキュアしてポリイミドを硬化させ、図１（ｂ）に示すようなポリイミド絶縁膜１３を形成する。このとき、メモリチップ１０とロジックチップ１１の高さは通常同一はでなく、したがってキュアした後のポリイミド絶縁膜１３には段差が生じる。この段差は、後工程で微細なビアホールや配線層を形成するときに障害となるおそれがある。このため、必要に応じて、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりポリイミド絶縁膜１３の表面を平坦化又は平滑化する工程を加えてもよい。
【００１１】
続いて、ポリイミド絶縁膜１３の上にフォトレジストを塗布して露光し、メモリチップ１０及びロジックチップ１１の各パッド位置に約４μｍ四方のホールパターンを形成する。その後、エッチングしてそれぞれのパッドに対するビアホール１４を形成する。このとき、露光装置としては、設備費用のあまりかからないアライナーを用いることが望ましい。次に、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりアルミニウム（Ａｌ）層を約２μｍの膜厚で堆積し、フォトレジストを塗布する。そして、アライナーを用いて露光することによって最小線幅約５μｍの配線パターンを形成し、このパターンをエッチングする。これにより、ポリイミド絶縁層１３の上部に、メモリチップ１０とロジックチップ１１のパッド間を接続するＡｌ配線層１５が形成される。更に、この上に、パッシベーション膜として膜厚約５００ｎｍのＳｉＮ膜１６をＰＥＣＶＤ（Ｐｌａｓｍａ−ｅｘｃｉｔｅｄ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で堆積したあと、外部との電気的な接続点となるパッド１７用の開口部を形成する。図１（ｃ）はこのパッド１７用の開口部が形成された状態を示している。こうしてモジュール基板１２上のプロセスは終了し、最終的にこの基板をダイシングして１モジュールずつ切り離し、それぞれをパッケージングする。以上の工程により、マルチチップモジュールが得られる。
【００１２】
このようにして得られたマルチチップモジュールは、上述のように最小線幅が約５μｍのＡｌ配線層１５が容易に実現でき、これはバス幅が５１２ビットのバスラインをサイズ１０ｍｍのチップ間に形成する場合に要求されるラインピッチ約２０μｍを下回っている。したがって、バンド幅６．４ＧＢ／ｓｅｃのデータを１００ＭＨｚのデータ転送周波数でやりとりすることが可能となり、画像データ記憶用のメモリチップ１０と画像処理用のロジックチップ１１とをモジュール化してマルチチップモジュールとすることができる。しかも、モジュール基板１２上に複数モジュール分のチップを接着し、ウェーハプロセスと同様のプロセスで一括して配線作業を行うことができるので、十分な低コストでマルチチップモジュールを作製することができる。
【００１３】
ところで、１チップの中に画像処理用ロジック回路と画像データ記憶用メモリ回路の両方を作製するという方法も考えられる。しかしながらその場合は、大きく分けて二つの理由により、却ってコストが高くなる。第一の理由は、１チップ中に画像処理用ロジック回路と画像データ記憶用メモリ回路の両方を作り込むと、チップサイズが大きくなって歩留りが低下するということである。このことは次の簡単な例からも分かる。すわなち、両回路を別々のチップとして作製する場合には、どちらか一方の回路だけに欠陥があるときは欠陥のない方のチップは利用可能であるのに対し、１チップ中に両回路を作製する場合は、どちらか一方の回路に欠陥がある場合でもそのチップ全体を廃棄しなければならない。これは、図２に示すように定量的な経験則によっても裏付けられる。図２は、チップサイズＳ（cm2 ）、欠陥密度Ｄ（個／cm2 ）、歩留りＹについて、経験的に知られているこれらの間の関係を示した表である。この表から分かるように、チップサイズが２倍になると、その分歩留りは低下し、このことがコストの上昇につながる。
【００１４】
１チップ中に画像処理用ロジック回路と画像データ記憶用メモリ回路を作製する場合に高コストとなる第二の理由は、チップ作製工程の増加によるＴＡＴ（Ｔｕｒｎ−ａｒｏｕｎｄ ｔｉｍｅ）の増加と歩留りの低下によるものである。メモリ（ＤＲＡＭとする）回路を４poly３metal 構造（ポリシリコンが４層で金属配線層が３層の構造であることを意味する。以下同様。）とし、ロジック回路を１poly５metal 構造とすると、１チップに両方を混在させる場合に必要なポリシリコン層、金属配線層は、両回路のうちそれぞれ多い方の数の層が必要となるため、全体で４poly５metal 構造となる。この４poly５metal 構造の工程数の相対値を１００とすると、４poly３metal 構造の相対工程数は８８、１poly５metal 構造の相対工程数は６８である。すなわち、４poly５metal 構造は、４poly３metal 構造及び１poly５metal 構造に比べて相対的に工程数が多くなる。
【００１５】
ここで、
▲１▼メモリ回路とロジック回路の面積率を５０％ずつとすること
▲２▼チップコストが歩留りに反比例し、工程数に比例すること
▲３▼欠陥密度が工程数に比例すること
という三つの事項を仮定する。これらの仮定と図２の表の値を用いて計算すると、１チップ中に両回路を作製する場合、両回路を別々のチップとして作製する場合のコストは図３の表のようになる。この表で、「１ｃｈｉｐ」の項目は、１チップ中にメモリ回路とロジック回路の両方を作製した場合のコストを欠陥密度（Ｄ）が０．３、０．５、１．０の場合に分けて示したものであり、「ＤＲＡＭ」及び「Ｌｏｇｉｃ」の項目は、メモリチップとロジックチップの２チップ構成とする場合のそれぞれの欠陥密度（Ｄ）、歩留り（Ｙ）、コスト（Ｃｏｓｔ）を示し、「ＤＲＡＭ＋Ｌｏｇｉｃ」という項目は、２チップ構成とする場合の合計のコストを示している。尚、図３の表において、１チップ構成の場合と２チップ構成の各チップの場合とで欠陥密度（Ｄ）が異なるのは、上記▲２▼により工程数が異なるからである。
【００１６】
図３の表において、２チップ構成の場合と１チップ化した場合を比較すると分かるように、１チップ化する場合のコストは、２チップ構成とする場合に比べて、欠陥密度Ｄ＝０．３のときで５７％、Ｄ＝０．５のときで７０％、Ｄ＝１．０のときで９８％、それぞれ高い。もっとも、２チップ構成とする場合は、これらを組み立ててモジュール化するためのコストが必要となる。しかしながら、その点を考慮しても１チップ化した場合の方がコストは高い。
【００１７】
図４は第二実施形態のマルチチップモジュールを示した拡大断面図である。第一実施形態のように配線層が１層のみでは、互いに交差する配線を形成することができない。そこで本実施形態では、図４に示すように、第一実施形態の配線層１５の上に更に第二のビアホール２１と第二のＡｌ配線層２２を積層する。そのための工程は第一実施形態の場合と同じく、まず、表面にポリイミドを塗布し、これをキュアして硬化させて、第二のポリイミド絶縁膜２０を形成する。続いて、ポリイミド絶縁膜２０の上にフォトレジストを塗布して露光し、所定のパッド位置にホールパターンを形成する。その後、エッチングしてそれぞれのパッドに対応した第二のビアホール２１を形成する。次に、ＰＶＤ法により第二のＡｌ層を堆積し、フォトレジストを塗布し、露光して配線パターンを形成し、このパターンをエッチングする。これにより、第二ポリイミド絶縁層２０の上部に第二のＡｌ配線層２２が形成される。そしてこの上に、パッシベーション膜として膜厚約５００ｎｍのＳｉＮ膜２３をＰＥＣＶＤ法で堆積したあと、外部との電気的な接続点となるパッド２４用の開口部を形成する。
【００１８】
これを第一実施形態の場合と同様にダイシングして１モジュールずつ切り離し、それぞれをパッケージングする。以上の工程により、２層のＡｌ配線層１５，２２を有するマルチチップモジュールが得られる。このように複数のＡｌ配線層を形成すれば、互いに交差する複雑な配線も可能となり、回路構成の自由度も高くなる。その他の作用・効果は、第一実施形態と同様である。
【００１９】
尚、本発明は上記各実施形態に限定されるものではなく、その要旨の範囲内で種々の変更が可能である。例えば、上記実施形態では、画像処理用のロジック回路チップと画像データ記憶用のメモリチップをモジュール化したが、本発明はこれには限らず、種々のチップを組み合わせてモジュール化することができる。また、一つのモジュールが含むチップの数も二つには限らず、任意の数のチップをモジュール化することができる。
【００２０】
【発明の効果】
以上説明したように本発明のマルチチップモジュールは、チップ自身の金属配線の更に上にチップ間を電気的に接続する配線層をウェーハプロセスと同様のプロセスで形成することにより、大きなバス幅のバスラインでも十分に小さいピッチで、しかも容易に作製することができ、これにより例えば、画像処理用ロジックチップと画像データ記憶用メモリチップのようにチップ間のデータ転送に大きなバンド幅が要求される複数のチップを一つのモジュールに組み込むことが可能となり、かつこれらの回路を１チップとして作製する場合に比べて歩留りの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第一実施形態のマルチチップモジュールを作製する工程を示した拡大断面図であり、（ａ）は複数のチップを、その半導体基板側をモジュール基板１２と対向させてモジュール基板１２に接着した状態、（ｂ）は複数のチップが接着されたモジュール基板１２上にポリイミド絶縁膜１３を形成した状態、（ｃ）はビアホール１４、Ａｌ配線層１５、ＳｉＮ膜１６、パッド１７用開口部を形成した状態を示す。
【図２】半導体チップについて、チップサイズＳ、欠陥密度Ｄ、歩留りＹの間に経験的に知られている関係を示した表である。
【図３】ロジック回路とメモリ回路を１チップ化した場合と、メモリチップとロジックチップの２チップ構成とした場合のコストの比較を示した表である。
【図４】本発明の第二実施形態のマルチチップモジュールを示した拡大断面図である。
【図５】従来のマルチチップモジュールを示した図である。
【図６】図５に示す従来のマルチチップモジュールのうち、基板上にフリップチップ搭載された半導体チップと基板の一部を拡大した断面図である。
【符号の説明】
１０ メモリチップ
１１ ロジックチップ
１２ 基板
１３ ポリイミド絶縁膜
１４ ビアホール
１５ Ａｌ配線層
１７ パッド
１６ ＳｉＮ膜
２０ ポリイミド絶縁膜
２１ ビアホール
２２ Ａｌ配線層
２３ ＳｉＮ膜
２４ パッド
５０ マルチチップモジュール用基板
５０ａ セラミック基板
５０ｂ 配線層
５０ｃ ピン
５１ 半導体チップ
５２ 冷却基板
Claims (4)
- 機能および高さの異なる複数の半導体チップと、
前記機能および高さの異なる複数の半導体チップの半導体基板側をＡｇ系のペーストで接着して前記複数の半導体チップの相対位置を固定する金属製のモジュール基板と、
前記モジュール基板に固定された前記機能および高さの異なる複数の半導体チップの上部に形成された絶縁層と、
前記絶縁層に形成されたビアホールを介して、前記モジュール基板に固定された前記機能および高さの異なる複数の半導体チップ間を電気的に接続する配線層と、
を具備することを特徴とするマルチチップモジュール。 - 機能および高さの異なる複数の半導体チップの半導体基板側をＡｇ系のペーストで接着して前記機能および高さの異なる複数の半導体チップを金属製のモジュール基板上に固定する工程と、
前記機能および高さの異なる複数の半導体チップ上に絶縁膜を塗布により形成する工程と、
前記絶縁膜の所定位置にビアホールを形成する工程と、
前記絶縁膜及びビアホールの上部に配線層を形成する工程と、
前記配線層の上部にパッシベーション膜を形成する工程と、
前記バッシベーション膜の所定位置にパッド用の開口部を形成する工程と、
を具備することを特徴とするマルチチップモジュールの作製方法。 - 前記絶縁膜を、ＣＭＰ法により平坦化又は平滑化することを特徴とする請求項２記載のマルチチップモジュールの作製方法。
- 機能および高さの異なる複数の半導体チップの半導体基板側をＡｇ系のペーストで接着して複数モジュール分の半導体チップを一つの金属製のモジュール基板上に固定する工程と、
前記複数モジュール分の半導体チップ上に絶縁膜を塗布により形成する工程と、
前記絶縁膜の所定位置にビアホールを形成する工程と、
前記絶縁膜及びビアホール部分に配線層を形成する工程と、
前記配線層の上部にパッシベーション膜を形成する工程と、
前記バッシベーション膜の所定位置にパッド用の開口部を形成する工程と、
前記金属製のモジュール基板上に形成された各モジュールをダイシングして1モジュールずつに切り離す工程と、
を具備することを特徴とするマルチチップモジュールの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35028896A JP3735986B2 (ja) | 1996-12-27 | 1996-12-27 | マルチチップモジュール及びその作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35028896A JP3735986B2 (ja) | 1996-12-27 | 1996-12-27 | マルチチップモジュール及びその作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189868A JPH10189868A (ja) | 1998-07-21 |
| JP3735986B2 true JP3735986B2 (ja) | 2006-01-18 |
Family
ID=18409485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35028896A Expired - Fee Related JP3735986B2 (ja) | 1996-12-27 | 1996-12-27 | マルチチップモジュール及びその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3735986B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064205A (ja) | 2003-08-11 | 2005-03-10 | Niigata Seimitsu Kk | 回路基板の移載装置および移載方法、半田ボール搭載方法 |
| JP2009081209A (ja) * | 2007-09-25 | 2009-04-16 | Panasonic Electric Works Co Ltd | プリント配線板の製造方法 |
-
1996
- 1996-12-27 JP JP35028896A patent/JP3735986B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10189868A (ja) | 1998-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11676902B2 (en) | Semiconductor package including interposer | |
| US6075712A (en) | Flip-chip having electrical contact pads on the backside of the chip | |
| US7355273B2 (en) | Semiconductor dice having back side redistribution layer accessed using through-silicon vias, methods | |
| US7282804B2 (en) | Structure of high performance combo chip and processing method | |
| TW202044431A (zh) | 半導體封裝 | |
| US20230369249A1 (en) | Semiconductor Device and Method of Manufacture | |
| JP2023538538A (ja) | ハイブリッドファンアウトを使用する混合密度相互接続アーキテクチャ | |
| JPH09508760A (ja) | 薄膜再分配域を備えた多層モジュール | |
| CN115132593B (zh) | 一种三维封装结构及其制备方法 | |
| JP3544902B2 (ja) | 半導体装置およびその製造方法 | |
| JP3735986B2 (ja) | マルチチップモジュール及びその作製方法 | |
| TWI647808B (zh) | 無銲墊外扇晶粒堆疊結構及其製作方法 | |
| KR100469543B1 (ko) | 반도체장치,반도체장치제조프로세스,다이입출력패턴재구성방법및다이-적응가능한반도체장치어셈블리설계방법 | |
| TWI845316B (zh) | 半導體裝置及其製造方法 | |
| US20220130781A1 (en) | Circuit substrate structure and manufacturing method thereof | |
| CN117116905A (zh) | 半导体装置及其制造方法 | |
| TW202347700A (zh) | 半導體裝置及其製造方法 | |
| TWM648920U (zh) | 線路載板及電子封裝體 | |
| TW202406043A (zh) | 半導體封裝 | |
| TW202209508A (zh) | 電子封裝件及其製法 | |
| JP3766103B6 (ja) | 標準化されたボンディング場所の方法と装置 | |
| JP3766103B2 (ja) | 標準化されたボンディング場所の方法と装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040707 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040723 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041001 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050408 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050607 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050707 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050809 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050908 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051004 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051017 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |