TW202347700A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202347700A
TW202347700A TW112118916A TW112118916A TW202347700A TW 202347700 A TW202347700 A TW 202347700A TW 112118916 A TW112118916 A TW 112118916A TW 112118916 A TW112118916 A TW 112118916A TW 202347700 A TW202347700 A TW 202347700A
Authority
TW
Taiwan
Prior art keywords
layer structure
soc
semiconductor device
bridge die
conductive
Prior art date
Application number
TW112118916A
Other languages
English (en)
Other versions
TWI845316B (zh
Inventor
彭泰豪
黃耀聰
Original Assignee
聯發科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯發科技股份有限公司 filed Critical 聯發科技股份有限公司
Publication of TW202347700A publication Critical patent/TW202347700A/zh
Application granted granted Critical
Publication of TWI845316B publication Critical patent/TWI845316B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明公開一種半導體裝置，包括：第一層結構；第二層結構；橋接晶粒，設置於該第一層結構與該第二層結構之間；第一系統單晶片，設置在該第二層結構上；以及第二系統單晶片，設置於該第二層結構上；其中，該第一系統單晶片與該第二系統單晶片通過該橋接晶粒電連接。

Description

半導體裝置及其製造方法
本發明涉及半導體技術領域，尤其涉及一種半導體裝置及其製造方法。
半導體裝置可以包括複數個基板和複數個晶片，其中這些晶片分別設置在不同的基板上。 因此，如何讓晶片之間相互通信成為業界的一個突出課題。
有鑑於此，本發明提供一種半導體裝置及其製造方法，以解決上述問題。
根據本發明的第一方面，公開一種半導體裝置，包括： 第一層結構； 第二層結構； 橋接晶粒，設置於該第一層結構與該第二層結構之間； 第一系統單晶片，設置在該第二層結構上；以及 第二系統單晶片，設置於該第二層結構上； 其中，該第一系統單晶片與該第二系統單晶片通過該橋接晶粒電連接。
根據本發明的第二方面，公開一種半導體裝置的製造方法，包括： 在第一載體上形成第一層結構與第二層結構中的第一個； 在該第一個上設置橋接晶粒； 在該橋接晶粒上形成第一層結構與第二層結構中的第二個，其中該橋接晶粒配置於該第一層結構與該第二層結構之間；以及 在該第二層結構上設置第一系統單晶片與第二系統單晶片，其中該第一系統單晶片與該第二系統單晶片通過該橋接晶粒電性連接。
本發明的半導體裝置由於包括：第一層結構；第二層結構；橋接晶粒，設置於該第一層結構與該第二層結構之間；第一系統單晶片，設置在該第二層結構上；以及第二系統單晶片，設置於該第二層結構上；其中，該第一系統單晶片與該第二系統單晶片通過該橋接晶粒電連接。本發明中第一系統單晶片與第二系統單晶片可通過橋接晶粒電性連接，這樣第一系統單晶片與第二系統單晶片的電性連接路徑更短，並且可以高速傳輸資料，具有更高的通訊效率。
在下面對本發明的實施例的詳細描述中，參考了附圖，這些附圖構成了本發明的一部分，並且在附圖中透過圖示的方式示出了可以實踐本發明的特定的優選實施例。對這些實施例進行了足夠詳細的描述，以使所屬技術領域具有通常知識者能夠實踐它們，並且應當理解，在不脫離本發明的精神和範圍的情況下，可以利用其他實施例，並且可以進行機械，結構和程式上的改變。本發明。因此，以下詳細描述不應被理解為限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。
將理解的是，儘管術語“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用於描述各種元件、組件、區域、層和/或部分，但是這些元件、組件、區域、這些層和/或部分不應受到這些術語的限制。這些術語僅用於區分一個元件、組件、區域、層或部分與另一區域、層或部分。因此，在不脫離本發明構思的教導的情況下，下面討論的第一或主要元件、組件、區域、層或部分可以稱為第二或次要元件、組件、區域、層或部分。
此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之類的空間相對術語，以便於描述一個元件或特徵與之的關係。如圖所示的另一元件或特徵。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋設備在使用或運行中的不同方位。該裝置可以以其他方式定向（旋轉90度或以其他定向），並且在此使用的空間相對描述語可以同樣地被相應地解釋。另外，還將理解的是，當“層”被稱為在兩層“之間”時，它可以是兩層之間的唯一層，或者也可以存在一個或複數個中間層。
術語“大約”、“大致”和“約”通常表示規定值的±20％、或所述規定值的±10％、或所述規定值的±5％、或所述規定值的±3％、或規定值的±2％、或規定值的±1％、或規定值的±0.5％的範圍內。本發明的規定值是近似值。當沒有具體描述時，所述規定值包括“大約”、“大致”和“約”的含義。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明。如本文所使用的，單數術語“一”，“一個”和“該”也旨在包括複數形式，除非上下文另外明確指出。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明構思。如本文所使用的，單數形式“一個”、“一種”和“該”也旨在包括複數形式，除非上下文另外明確指出。
將理解的是，當將“元件”或“層”稱為在另一元件或層“上”、“連接至”、“耦接至”或“鄰近”時，它可以直接在其他元件或層上、與其連接、耦接或相鄰、或者可以存在中間元件或層。相反，當元件稱為“直接在”另一元件或層“上”、“直接連接至”、“直接耦接至”或“緊鄰”另一元件或層時，則不存在中間元件或層。
注意：（i）在整個附圖中相同的特徵將由相同的附圖標記表示，並且不一定在它們出現的每個附圖中都進行詳細描述，並且（ii）一系列附圖可能顯示單個專案的不同方面，每個方面都與各種參考標籤相關聯，這些參考標籤可能會出現在整個序列中，或者可能只出現在序列的選定圖中。
請參照圖1A與圖1B，圖1A為本發明一個實施例的半導體裝置100的俯視圖，圖1B為沿圖1A的半導體裝置100於1B-1B'方向的剖面示意圖。 半導體裝置100可以應用於高頻寬疊層封裝(high bandwidth package on package ，HBPoP)、扇出疊層封裝(Fan-out package on package ，Fan-out PoP)等。在一個實施例中，半導體裝置100可以應用於高頻寬封裝，扇出封裝等等。其中，本發明實施例的方式可以提供封裝內的半導體部件之間的高頻寬通訊，因此特別適用於高頻寬封裝。
如圖 1B 所示，半導體裝置 100包括第一層結構 110、第二層結構 120、至少一個橋接晶粒（bridge die） 130、至少一個第一系統單晶粒 (System on a Chip ，SoC) 140、至少一個第一SoC 150、至少一個底部填充物155、至少一個導電柱160、至少一個被動部件170、第一封裝體（encapsulation body）180和至少一個導電接觸190。橋接晶粒130設置在第一層結構110和第二層結構120之間。 第一SoC 140與第二SoC 150配置於第二層結構120上。在本實施例中，第一SoC 140與第二SoC 150通過橋接晶粒130電性連接，這樣第一SoC 140與第二SoC 150的電性連接路徑更短，並且可以高速傳輸資料，具有更高的通訊效率。如圖1A所示，在俯視圖中，橋接晶粒130可以與第一SoC 140部分重疊，並且橋接晶粒130可以與第二SoC 150部分重疊，這樣橋接晶粒130可以同時以更短的距離電性連接到第一SoC 140與第二SoC 150。
如圖1B所示，第一層結構110例如是包括扇出結構的重分佈層(re-distributed layer ，RDL)結構。 例如，第一層結構110包括至少一個第一導線（conductive trace）層111、至少一個第一導電通路（via）層112、至少一個第一介電層113和至少一個第一導電接觸114，其中，相鄰的兩個導線層（導電線路層）111與其中一個第一介電層113隔開，相鄰的兩個第一導線層111透過其中一個第一導電通路層112電連接。第一導電接觸114電連接到第一導線層111或第一導線層111。 第一層結構110的第一導電通路層112突出於最外層的第一介電層113的表面113s。另外，第一導電接觸114例如為導電凸塊、導電墊等。
第一導線層111、第一導電通路層112和第一導電接觸114可以由包括例如銅等的材料形成，第一介電層113可以由例如聚醯亞胺(polyimide，PI)等材料形成。在一個實施例中，導線層111的厚度範圍為4微米(μm)至8μm，例如4μm、5μm、6μm、7μm、8μm等，甚至更大或更小。
如圖1B所示，第二層結構120例如是包括扇出結構的RDL結構。 例如，第二層結構120包括至少一個第二導線層（導電線路層）121、至少一個第二導電通路層122、至少一個第二介電層123及至少一個第二導電接觸124，其中相鄰的兩條第二導線層121與其中一個第二介電層123分開，並且相鄰的兩個第二導電線路層121透過其中一個第二導電通路層122電連接。第二導電接觸124具有表面124s，並且最外面的第二電介質（介電）層123具有表面123s，其中表面124s與表面123s齊平。本發明實施例中，第一層結構110和第二層結構120顯然不同於基板結構和印刷電路板結構，第二層結構120可以用於對SoC的焊盤的扇出，第一層結構110可以用於對導電通孔132以及導電柱160的扇出，因此第一層結構110和第二層結構120是扇出結構和佈線結構。
此外，第二導線層121、第二導電通路層122和第二導電接觸124可以由例如銅等材料形成，第二介質層123可以由例如聚醯亞胺(polyimide，PI)等材料形成。在一個實施例中，第二導線層121的厚度範圍為4μm至8μm，例如4μm、5μm、6μm、7μm、8μm等，甚至更大或更小，以提高設計的靈活性。
如圖 1B 所示，橋接晶粒 130透過第一層結構 110將第一SoC 140與第一SoC 150電連接。例如，橋接晶粒 130包括矽基（silicon-based）基板 131、複數個導電通孔（或通路）132以及複數個導電接觸133。矽基基板131具有第一表面131s1以及相對於第一表面131s1的第二表面131s2。 導電通路（或通路）132例如是矽通孔(through-silicon via ，TSV)。 導電通孔132具有第一表面132s1及相對於第一表面132s1的第二表面132s2，其中第一表面132s1及第二表面132s2分別暴露於第一表面131s1及第二表面131s2。 矽基基板131的第一表面131s1與導電通孔132的第一表面132s1齊平。
如圖 1B 中所示，導電通孔 132 透過第二層結構 120將第一SoC 140與第一SoC 150電連接。例如，每個導電接觸 133 電性連接至對應的導電通孔132，導電通孔132透過對應的導電接觸133電性連接第二層結構120。此外，導電通孔132電性連接第一層結構110。此外， 導電接觸133形成於與第二表面131s2相鄰的同一側。 導電接觸133例如是焊球、導電凸塊、導電墊等。
由於橋接晶粒 130是矽基（silicon-based）晶粒，橋接晶粒 130可以提供高密度的 I/O （input/output，輸入/輸出）接觸（例如，大量的導電通孔 132 和/或大量的導電接觸133)以支持第一SoC 140的I/O接觸的數量和第二SoC 150的I/O接觸的數量之總和。在一個實施例中，導電通孔132可以用於訊號連接和傳輸，導電通孔132還可以用於SoC的電源/接地連接，因此，本實施例中的橋接晶粒 130不僅可以用於第一SoC 140與第一SoC 150的電連接（例如訊號傳輸），還可以用於第一SoC 140與第一SoC 150的電源/接地連接，從而不僅使得第一SoC 140與第一SoC 150的電連接路徑更短，也可以使第一SoC 140與第一SoC 150電源/接地連接路徑更短，全面提高半導體裝置的性能。在一個實施例中，橋接晶粒 130可以提供更多的連接通道，傳輸更大量的訊號，從而為第一SoC 140與第一SoC 150提供高頻寬的電性連接，因此本發明實施例的方式適用於高頻寬封裝或高頻寬半導體裝置。
SoC是集成了電腦或其他電子系統的大部分或所有組件（或部件）的積體電路。 這些組件可能包括中央處理單元 (central processing unit ，CPU)、記憶體介面、晶片上輸入/輸出設備、輸入/輸出介面和輔助記憶體介面，通常與無線電數據機和圖形處理單元 (graphics processing unit，GPU) 等其他組件一起—全部位於單個基板或微晶片（microchip）上。 SoC 可能包含數位、類比、混合訊號，通常還包含射頻訊號處理功能（否則它僅被視為應用處理器）。
在第一SoC 140和第二層結構120之間形成底部填充物155以封裝第一SoC 140和第二層結構120之間的接觸，並且另一底部填充物155形成於第二SoC 150與第二層結構120之間，以封裝第二SoC 150與第二層結構120之間的接觸。
如圖1B中所示，在一個實施例中，第一SoC 140和第二SoC彼此不直接連接，而是通過橋接晶粒130和第二層結構120彼此間接連接。
如圖1B所示，導電柱160連接第一層結構110與第二層結構120。例如，導電柱160具有第一表面160s1以及相對於第一表面160s1的第二表面160s2。 第一表面160s1電性連接第一層結構110的第一導線層111或第一導電通路層112。第二表面160s2電性連接第二層結構120的第二導線層121或第二導電通路層122。矽基基板131的第一表面160s1與第一表面131s1齊平。導電柱160可以例如用於傳輸與第一SoC 140和第二SoC連接的電源、接地或其他訊號等。
如圖1B所示，導電柱160還具有側面160w，側面160w被第一封裝體180覆蓋，而第一表面160s1與第二表面160s2未被第一封裝體180覆蓋，以便導電柱160可以直接的與第一層結構110中的導電結構（例如佈線、通孔等）連接（例如物理及電性連接），以及可以直接與第二層結構120中的導電結構（例如佈線、通孔等）連接（例如物理及電性連接）。在一個實施例中，導電通孔132的直徑或尺寸可以小於導電柱160的直徑或尺寸，以適應不同的製造及應用需求。
如圖1B所示，被動裝置170例如是整合被動裝置(Integrated Passive Device，IPD)，配置於第一層結構110與第二層結構120之間。被動裝置170與橋接晶粒130並排設置。 被動裝置170例如是電阻、電容或電感或它們的組合燈。 被動裝置170包括基板171以及複數個導電接觸172。基板171例如是矽基基板。 基板171具有第一表面171s1以及相對於第一表面171s1的第二表面171s2。 導電接觸172形成在鄰近基板171的第二表面171s2的一側。導電接觸172可以電連接到第二層結構120。例如，導電接觸172可以電連接到第二層結構120的第二導線層121或第二導電通孔層122。另外，導電接觸172例如是焊球、導電凸塊、導電墊等。在一個實施例中，橋接晶粒130是使用晶圓（wafer）制程形成的，由此橋接晶粒130中的佈線及通孔等具有細線寬和細間距。在一個實施例中，被動裝置170也可以是在晶圓制程中形成的，因此可以與橋接晶粒130在相同或相近的制程中形成，從而簡化製造流程。當然，根據不同的設計需求，被動裝置170也可以在其他制程中形成，或者是已成型的部件（例如採購的部件等），而用於安裝。
如圖1B所示，相較於被動裝置170配置於第一層結構110下方，本實施例的被動裝置170與SoC僅相隔一層結構(例如第二層結構120），這樣更短的距離可以提高穩壓效果（減少壓降）。 另外，由於被動部件170整合於(設置於)第一封裝體180中，使得SoC可以具有更大的厚度(例如，大約700微米)，相應地可以增加部件（例如設置在第二層結構120上的SoC和/或記憶體晶粒）的散熱。在一個實施例中，例如在傳統的疊層封裝結構的高度會較高，而實施例中將第一SoC 140和第二SoC 150並排設置（而非疊層設置），因此第一SoC 140和/或第二SoC 150的高度（厚度）上限可以更高，也就是說第一SoC 140和/或第二SoC 150其中各自的晶粒的高度（厚度）可以設置的更高（或更厚），從而提高熱能力（例如容納熱量的能力），這樣更加容易將熱散發出去，以提高封裝的散熱，保證SoC、晶粒等部件的穩定工作。在一個實施例中，在俯視圖中，被動部件170可以完全的SoC覆蓋；例如，第一SoC 140下方的被動部件由第一SoC 140完全覆蓋，第二SoC 150下方的被動部件由第二SoC 150完全覆蓋。這樣使得對應的SoC下方的被動部件與該SoC的電性連接距離盡可能的短，提高電性能。本發明實施例中巧妙的將橋接晶粒130與被動部件170整合在第一封裝體180中，不僅提高了部件的整合度、整個半導體裝置結構更加穩固，並且本發明實施例中上述橋接晶粒130、被動部件170與SoC的對應設計可以顯著的提高半導體裝置的性能，提高訊號傳輸效率。因此本發明實施例的上述設計佈局更加科學合理，適用性更加廣泛。
如圖 1B 所示，第一封裝體 180封裝至少一個橋接晶粒 130、至少一個導體柱160與至少一個被動裝置170。第一封裝體180例如為模塑料。 模塑料可以由包括例如基於酚醛清漆的樹脂、基於環氧樹脂的樹脂、基於矽樹脂的樹脂或其他合適的密封劑的模塑料形成。模塑料也可以包括合適的填料，例如粉狀SiO 2。 可以使用多種模塑技術中的任何一種來施加模塑料，例如壓縮模塑、注射模塑或傳遞模塑。
如圖1B所示，第一封裝體180具有第一表面180s1，其中第一表面180s1、第一表面171s1、第一表面160s1、第一表面131s1與第一表面132s1彼此齊平。
如上所述，半導體裝置100具有共平面表面（coplanar surface），共平面表面包括第一封裝體180的一部分、被動部件170的一部分、導電柱160的一部分和橋接晶粒130的一部分中的至少兩者。在一個實施例中，例如，第一封裝體180的下表面、被動部件170的下表面、導電柱160的下表面和橋接晶粒130的下表面中的至少兩者齊平，從而形成共平面表面。本實施例的上述結構可以保證例如導電柱160、橋接晶粒130的導電通孔132等與第一層結構110接觸及電性連接的穩定和可靠，以及保證半導體裝置的結構穩定。在一個實施例中，橋接晶粒130的下表面（第一表面131s1）和被動部件170的下表面（第一表面171s1）與第一封裝體180的下表面（第一表面180s1）齊平，也即第一封裝體180未覆蓋橋接晶粒130的下表面（第一表面131s1）和被動部件170的下表面（第一表面171s1）。在一個實施例中，橋接晶粒130的上表面（第二表面131s2）和被動部件170的上表面由第一封裝體180覆蓋，因此第一封裝體180的上表面高於橋接晶粒130的上表面（第二表面131s2）和被動部件170的上表面。採用這種方式，橋接晶粒130和被動部件170的下表面與第一封裝體180的下表面齊平，而橋接晶粒130和被動部件170的上表面由第一封裝體180覆蓋，通過製程實現上述結構方式，可以是使得半導體裝置的結構更加穩定，並且第一封裝體180可以將橋接晶粒130和被動部件170進行保護和整合，從而更加適用於第一SoC 140和第二SoC 150並排設置的結構方式，縮短SoC之間以及SoC與被動部件等的通訊距離（或電性路徑）。
如圖1B所示，導電接觸190形成在第一層結構110上並電連接到第一層結構110。例如，導電接觸190形成在第一層結構的第一導電接觸114上並電連接到第一層結構110的第一導電接觸114。此外，導電接觸190可為焊球、預焊錫、金屬凸塊、金屬柱等。在一個實施例中，橋接晶粒130、被動部件170、第一封裝體180和導電柱160等均形成在第一層結構110和第二層結構120之間，這些部件（橋接晶粒130、被動部件170、第一封裝體180和導電柱160等）形成穩固的結構體，可以使得整個半導體裝置的機械結構穩定，並且如上所述，該穩固的結構體中具有橋接晶粒130及被動部件170，可以顯著提高SoC的性能表現，因此本發明實施例的半導體裝置具有高頻寬、高性能、高效散熱以及高機械穩固性。在一個實施例中，橋接晶粒130中未設置有有源裝置或主動裝置（例如電路、積體電路、電晶體等），而是僅有導電通孔等電性連接部件，從而可以具有更多的電性連接通道。在一個實施例中，橋接晶粒130未設置在第一層結構110和第二層結構120任意一個中，從而在製造時降低製造的複雜性。在一個實施例中，被動部件可以分別設置在橋接晶粒130的兩側，也即在橋接晶粒130的兩側均具有被動部件，以保持結構的平衡性以及電性性能的完整性和平衡性。在一個實施例中，第一SoC 140和第二SoC 150中的一個可以被替換為記憶體封裝。在一個實施例中，第一SoC 140和第二SoC 150中的至少一個可以被替換為半導體晶粒。在一個實施例中，第一SoC 140和第二SoC 150中的一個可以被替換為記憶體封裝，而另一個可以被替換為半導體晶粒（例如SoC晶粒）。當然本發明實施例中還可以做出其他的變型設計，提高本發明實施例的設計靈活性和設計彈性。
請參照圖2，圖2為本發明另一個實施例的半導體裝置200的剖面示意圖。 半導體裝置200可以應用於HBPoP、InFO PoP等。
如圖 2 所示，半導體裝置 200包括第一層結構 110、第二層結構 120、至少一個橋接晶粒 130、至少一個第一SoC (System on Chip ，SoC) 140、至少一個第一SoC 150、至少一個底部填充物155、至少一個導電柱160、至少一個被動部件270、第一封裝體180及至少一個導電接觸190。橋接晶粒130配置於第一層結構110與第二層結構120之間。 第一SoC 140與第二SoC 150配置於第二層結構120上，第一SoC 140與第二SoC 150通過橋接晶粒130電性連接。
除了例如被動部件270與被動部件170不同之外，半導體裝置200包括與半導體裝置100相同或相似的特徵。
在本實施例中，被動裝置270例如為多層陶瓷電容(Multi-layer Ceramic Capacitor ，MLCC)等陶瓷被動裝置。 被動部件270包括第一電極271和第二電極272，其中第一電極271和第二電極272位於被動部件270的相對兩側。第一電極271和第二電極272分別具有相對的兩個端面，分別電性連接第一層結構110與第二層結構120。在一個實施例中，例如，第一封裝體180的下表面、第一電極271和第二電極272的下表面、導電柱160的下表面和橋接晶粒130的下表面中的至少兩者齊平，從而形成共平面表面。本實施例的上述結構可以保證例如導電柱160、橋接晶粒130的導電通孔132等與第一層結構110接觸及電性連接的穩定和可靠，以及保證半導體裝置的結構穩定。在一個實施例中，橋接晶粒130的下表面和被動部件270的第一電極271和第二電極272的下表面與第一封裝體180的下表面齊平，也即第一封裝體180未覆蓋橋接晶粒130的下表面和被動部件270的第一電極271和第二電極272的下表面。在一個實施例中，橋接晶粒130的上表面和被動部件270的上表面和下表面由第一封裝體180覆蓋，因此第一封裝體180的上表面高於橋接晶粒130的上表面和被動部件270的上表面。採用這種方式，橋接晶粒130和被動部件270的第一電極271和第二電極272的下表面與第一封裝體180的下表面齊平，而橋接晶粒130和被動部件270的上表面和下表面由第一封裝體180覆蓋，通過製程實現上述結構方式，可以是使得半導體裝置的結構更加穩定，並且第一封裝體180可以將橋接晶粒130和被動部件270進行保護和整合，從而更加適用於第一SoC 140和第二SoC 150並排設置的結構方式，縮短SoC之間以及SoC與被動部件等的通訊距離（或電性路徑）。在一個實施例中，橋接晶粒130、被動部件270、第一封裝體180和導電柱160等均形成在第一層結構110和第二層結構120之間，這些部件（橋接晶粒130、被動部件270、第一封裝體180和導電柱160等）形成穩固的結構體，可以使得整個半導體裝置的機械結構穩定，並且如上所述，該穩固的結構體中具有橋接晶粒130及被動部件270，可以顯著提高SoC的性能表現，因此本發明實施例的半導體裝置具有高頻寬、高性能、高效散熱以及高機械穩固性。在一個實施例中，橋接晶粒230中未設置有有源裝置或主動裝置（例如電路、積體電路、電晶體等），而是僅有導電通孔等電性連接部件，從而可以具有更多的電性連接通道。在一個實施例中，橋接晶粒130未設置在第一層結構110和第二層結構120任意一個中，從而在製造時降低製造的複雜性。在一個實施例中，被動部件可以分別設置在橋接晶粒130的兩側，也即在橋接晶粒130的兩側均具有被動部件，以保持結構的平衡性以及電性性能的完整性和平衡性。在一個實施例中，第一SoC 140和第二SoC 150中的一個可以被替換為記憶體封裝。在一個實施例中，第一SoC 140和第二SoC 150中的至少一個可以被替換為半導體晶粒。在一個實施例中，第一SoC 140和第二SoC 150中的一個可以被替換為記憶體封裝，而另一個可以被替換為半導體晶粒（例如SoC晶粒）。當然本發明實施例中還可以做出其他的變型設計，提高本發明實施例的設計靈活性和設計彈性。
請參照圖3，圖3為本發明另一個實施例的半導體裝置300的剖面示意圖。 半導體裝置300可以應用於HBPoP、InFO PoP等。
如圖 3 所示，半導體裝置 300包括第一層結構 310、第二層結構 120、至少一個橋接晶粒 330、至少一個第一SoC 140、至少一個第一SoC 150、至少一個 底部填充物155、至少一個導電柱160、至少一個被動部件370、第一封裝體180及至少一個導電接觸190。橋接晶粒330設置於第一層結構310與第二層結構120之間。 第一SoC 140與第二SoC 150配置於第二層結構120上，第一SoC 140與第二SoC 150通過橋接晶粒330電性連接。
如圖 3 所示，半導體裝置 300包括與半導體裝置 100的特徵相同或相似的特徵，除了例如半導體裝置 300的橋接晶粒 330不同於半導體裝置100的橋接晶粒 130。與橋接晶粒130相比，橋接晶粒330可以省略導電通孔132。橋接晶粒330可以透過第二層結構120和導電柱160電連接到第一層結構310。
此外，被動裝置370包括基板171、至少一個導電接觸172及至少一個導電接觸373，其中導電接觸373電性連接導電接觸172且相對於導電接觸172突出。導電接觸373具有表面373s。 橋接晶粒330進一步包括至少一個導電接觸334，其中導電接觸334形成於導電接觸133上並電性連接於導電接觸133上，導電接觸334相對於導電接觸133突出。導電接觸334具有表面334s。 第一封裝體180還具有相對於第一表面180s1的第二表面180s2。 被動裝置370的表面373s、橋接晶粒330的表面334s、導電柱160的第二表面160s2以及第一封裝體180的第二表面180s2彼此平齊。
如上所述，半導體裝置300具有共平面表面，共平面表面包括第一封裝體180的一部分、被動部件370的一部分、導電柱160的一部分和橋接晶粒330的一部分中的至少兩個。在一個實施例中，例如，第一封裝體180的下表面、被動部件370的下表面、導電柱160的下表面和橋接晶粒330的下表面中的至少兩者齊平，從而形成共平面表面。本實施例的上述結構可以保證例如導電柱160等與第一層結構110接觸及電性連接的穩定和可靠，以及橋接晶粒330和被動部件370等的接觸與安裝穩定和可靠，以及保證半導體裝置的結構穩定。在一個實施例中，橋接晶粒330的下表面和被動部件370的下表面與第一封裝體180的下表面齊平，也即第一封裝體180未覆蓋橋接晶粒330的下表面和被動部件370的下表面。在一個實施例中，橋接晶粒330的上表面和被動部件370的上表面由第一封裝體180覆蓋，因此第一封裝體180的上表面高於橋接晶粒330的上表面和被動部件370的上表面。採用這種方式，橋接晶粒330和被動部件370的下表面與第一封裝體180的下表面齊平，而橋接晶粒330和被動部件370的上表面由第一封裝體180覆蓋，通過製程實現上述結構方式，可以是使得半導體裝置的結構更加穩定，並且第一封裝體180可以將橋接晶粒330和被動部件370進行保護和整合，從而更加適用於第一SoC 140和第二SoC 150並排設置的結構方式，縮短SoC之間以及SoC與被動部件等的通訊距離（或電性路徑）。
如圖3所示，第一層結構310包括至少一個第一導線層111、至少一個第一導電通路（通孔）層112、至少一個第一介電層113和至少一個第一導電接觸314。 第一導電接觸314具有表面314s，最外層的第一介電層113具有表面113s，其中表面314s與表面113s齊平。 此外，第一導電接觸314例如為導電凸塊、導電墊等。在一個實施例中，橋接晶粒330、被動部件370、第一封裝體180和導電柱160等均形成在第一層結構110和第二層結構120之間，這些部件（橋接晶粒330、被動部件370、第一封裝體180和導電柱160等）形成穩固的結構體，可以使得整個半導體裝置的機械結構穩定，並且如上所述，該穩固的結構體中具有橋接晶粒330及被動部件370，可以顯著提高SoC的性能表現，因此本發明實施例的半導體裝置具有高頻寬、高性能、高效散熱以及高機械穩固性。
請參照圖4，圖4為本發明另一個實施例的半導體裝置400的剖面示意圖。 半導體裝置400可以應用於HBPoP、InFO PoP等。
如圖 4 所示，半導體裝置 400包括第一層結構 310、第二層結構 120、至少一個橋接晶粒 330、至少一個第一SoC 140、至少一個第一SoC 150、至少一個 底部填充物155、至少一個導電柱160、至少一個被動裝置270、第一封裝體180及至少一個導電接觸190。橋接晶粒330設置於第一層結構310與第二層結構120之間。 第一SoC 140與第二SoC 150配置於第二層結構120上，第一SoC 140與第二SoC 150通過橋接晶粒330電性連接。
半導體裝置400包括與半導體裝置300的特徵相同或相似的特徵，除了例如半導體裝置300的被動部件170可以由半導體裝置400的被動部件270代替之外 。在一個實施例中，例如，第一封裝體180的下表面、被動部件270發熱第一電極和第二電極的下表面、導電柱160的下表面和橋接晶粒330的下表面中的至少兩者齊平，從而形成共平面表面。本實施例的上述結構可以保證例如導電柱160、橋接晶粒130的導電通孔132等與第一層結構110接觸及電性連接的穩定和可靠，以及保證半導體裝置的結構穩定。在一個實施例中，橋接晶粒330的下表面和被動部件270的第一電極和第二電極的下表面與第一封裝體180的下表面齊平，也即第一封裝體180未覆蓋橋接晶粒330的下表面和被動部件270的第一電極和第二電極的下表面。在一個實施例中，橋接晶粒330的上表面和被動部件270的上表面和下表面由第一封裝體180覆蓋，因此第一封裝體180的上表面高於橋接晶粒330的上表面和被動部件270的上表面。採用這種方式，橋接晶粒330和被動部件270的第一電極和第二電極的下表面與第一封裝體180的下表面齊平，而橋接晶粒330和被動部件270的上表面和下表面由第一封裝體180覆蓋，通過製程實現上述結構方式，可以是使得半導體裝置的結構更加穩定，並且第一封裝體180可以將橋接晶粒330和被動部件270進行保護和整合，從而更加適用於第一SoC 140和第二SoC 150並排設置的結構方式，縮短SoC之間以及SoC與被動部件等的通訊距離（或電性路徑）。在一個實施例中，橋接晶粒330、被動部件270、第一封裝體180和導電柱160等均形成在第一層結構110和第二層結構120之間，這些部件（橋接晶粒330、被動部件270、第一封裝體180和導電柱160等）形成穩固的結構體，可以使得整個半導體裝置的機械結構穩定，並且如上所述，該穩固的結構體中具有橋接晶粒330及被動部件270，可以顯著提高SoC的性能表現，因此本發明實施例的半導體裝置具有高頻寬、高性能、高效散熱以及高機械穩固性。
請參照圖5，圖5為本發明另一個實施例的半導體裝置500的剖面示意圖。 半導體裝置500可以應用於HBPoP、InFO PoP等。
如圖 5 所示，半導體裝置 500包括第一層結構 110、第二層結構 120、至少一個橋接晶粒 130、至少一個第一SoC 140和至少一個第一SoC 150、至少一個 導電柱160、至少一個被動部件170、第一封裝體180、至少一個導電接觸190和第二封裝體580。
半導體裝置500包括與半導體裝置100相同或相似的特徵，除了例如半導體裝置500還包括第二封裝體580之外。此外，在圖1B、圖2、圖3、圖4等的實施例中，也可以設置第二封裝體來封裝SoC。
如圖5所示，第二封裝體580形成於第二層結構120上，並封裝第一SoC 140與第二SoC 150，以保護第一SoC 140與第二SoC 150。第二封裝體580例如是模塑料。 模塑料可以由包括例如基於酚醛清漆的樹脂、基於環氧樹脂的樹脂、基於矽樹脂的樹脂或其他合適的密封劑的模塑料形成。 模塑料也可以包括合適的填料，例如粉狀SiO 2。 可以使用多種模塑技術中的任何一種來施加模塑材料，例如壓縮模塑、注射模塑或傳遞模塑。
在另一個實施例中，半導體裝置200還可以具有第二封裝體580封裝第一SoC 140與第二SoC 150，以保護第一SoC 140與第二SoC 150。
請參照圖6，圖6為本發明另一個實施例的半導體裝置600的剖面示意圖。 半導體裝置600可以應用於HBPoP、InFO PoP等。
如圖 6 所示，半導體裝置 600包括第一層結構 310、第二層結構 120、至少一個橋接晶粒 330、至少一個第一SoC 140和至少一個第一SoC 150、至少一個 導電柱160、至少一個被動裝置370、第一封裝體180、至少一個導電接觸190及第二封裝體580。
半導體裝置600包括與半導體裝置300相同或相似的特徵，除了例如半導體裝置600還包括第二封裝體580封裝第一SoC 140和第二SoC 150以用於保護第一SoC 140和第二SoC 150。
在另一個實施例中，半導體裝置400還可以具有第二封裝體580封裝第一SoC 140與第二SoC 150，以保護第一SoC 140與第二SoC 150。
請參照圖7A與圖7B，圖7A為本發明另一個實施例的半導體裝置700的俯視圖，圖7B為沿圖7A的半導體裝置700的線7B-7B'的剖面圖。 半導體裝置700可以應用到HB(高頻寬)PoP(疊層封裝)、扇出PoP等。
如圖 7B 所示，半導體裝置 700包括第一層結構 110、第二層結構 120、至少一個橋接晶粒 130、至少一個第一SoC 140和至少一個第一SoC 150、至少一個 導電柱160、至少一個被動部件170、第一封裝體180、至少一個導電接觸190和至少一個記憶體晶粒640。
如圖 7B 所示，半導體裝置 700包括與半導體裝置 100的特徵相同或相似的特徵，除了例如半導體裝置 700還包括記憶體晶粒 640之外。
如圖 7B 所示，記憶體晶粒 640設置在第二層結構 120上。第一SoC 140、第一SoC 150和記憶體晶粒 640通過橋接晶粒 640彼此電連接。 在本實施例中，第一SoC 140、第二SoC 150與記憶體晶粒640並非直接連接，而是透過第二層結構120與橋接晶粒130間接連接。另外，記憶體晶粒640例如是DRAM（動態隨機存取記憶體，Dynamic Random Access Memory）等。
在另一個實施例中，半導體裝置 700還可以包括圖 5 的第二封裝體 580封裝第一SoC 140、第一SoC 150和記憶體晶粒 640，以保護第一SoC 140、第一SoC 150和記憶體晶粒 640。
在其他實施例中，半導體裝置200還可以包括設置在第二層結構120上的記憶體晶粒640，半導體裝置300還可以包括設置在第二層結構120上的記憶體晶粒640，以及半導體裝置400還可以包括設置在第二層結構120上的記憶體晶粒640。在一個實施例中，如圖7A所示，在俯視圖中，橋接晶粒130可以與第一SoC 140部分重疊，橋接晶粒130還可以與第二SoC 150部分重疊，並且橋接晶粒130還可以與記憶體晶粒640部分重疊，這樣橋接晶粒130可以同時以更短的距離電性連接到第一SoC 140、第二SoC 150和記憶體晶粒640三者。在一個實施例中，橋接晶粒130可以用於訊號連接和傳輸，橋接晶粒130還可以用於SoC、記憶體晶粒的電源/接地連接，因此，本實施例中的橋接晶粒 130不僅可以用於第一SoC 140、第一SoC 150和記憶體晶粒640的電連接（例如訊號傳輸），還可以用於第一SoC 140、第一SoC 150和記憶體晶粒640的電源/接地連接，從而不僅使得第一SoC 140、第一SoC 150和記憶體晶粒640的電連接路徑更短，也可以使第一SoC 140、第一SoC 150和記憶體晶粒640電源/接地連接路徑更短，全面提高半導體裝置的性能。在一個實施例中，橋接晶粒 130可以提供更多的連接通道，傳輸更大量的訊號，從而為第一SoC 140、第一SoC 150和記憶體晶粒640提供高頻寬的電性連接，因此本發明實施例的方式適用於高頻寬封裝或高頻寬半導體裝置。在一個實施例中，導電通孔132可以用於訊號連接和傳輸，導電通孔132還可以用於SoC和記憶體晶粒640的電源/接地連接，因此，本實施例中的橋接晶粒 130不僅可以用於第一SoC 140、第一SoC 150和記憶體晶粒640的電連接（例如訊號傳輸），還可以用於第一SoC 140、第一SoC 150和記憶體晶粒640的電源/接地連接，從而不僅使得第一SoC 140、第一SoC 150和記憶體晶粒640的電連接路徑更短，也可以使第一SoC 140、第一SoC 150和記憶體晶粒640電源/接地連接路徑更短，全面提高半導體裝置的性能。在一個實施例中，橋接晶粒 130可以提供更多的連接通道，傳輸更大量的訊號，從而為第一SoC 140、第一SoC 150和記憶體晶粒640提供高頻寬的電性連接，因此本發明實施例的方式適用於高頻寬封裝或高頻寬半導體裝置。在一個實施例中，例如在傳統的疊層封裝結構的高度會較高，而實施例中將第一SoC 140、第二SoC 150和記憶體晶粒640並排設置（而非疊層設置），因此第一SoC 140和/或第二SoC 150的高度（厚度）上限可以更高，也就是說第一SoC 140和/或第二SoC 150其中各自的晶粒的高度（厚度）可以設置的更高（或更厚），從而提高熱能力（例如容納熱量的能力），這樣更加容易將熱散發出去，以提高封裝的散熱，保證SoC、晶粒等部件的穩定工作。在一個實施例中，在俯視圖中，被動部件170可以完全的SoC覆蓋；例如，第一SoC 140下方的被動部件由第一SoC 140完全覆蓋，第二SoC 150下方的被動部件由第二SoC 150完全覆蓋。這樣使得對應的SoC下方的被動部件與該SoC的電性連接距離盡可能的短，提高電性能。本發明實施例中巧妙的將橋接晶粒130與被動部件170整合在第一封裝體180中，不僅提高了部件的整合度、整個半導體裝置結構更加穩固，並且本發明實施例中上述橋接晶粒130、被動部件170與SoC的對應設計可以顯著的提高半導體裝置的性能，提高訊號傳輸效率。因此本發明實施例的上述設計佈局更加科學合理，適用性更加廣泛。在一個實施例中，記憶體晶粒640可以被替換為記憶體封裝。在一個實施例中，第一SoC 140和第二SoC 150中的至少一個可以被替換為半導體晶粒（例如SoC晶粒）。當然本發明實施例中還可以做出其他的變型設計，提高本發明實施例的設計靈活性和設計彈性。
請參照圖8A至圖8I，圖8A至圖8I繪示圖1B的半導體裝置100的製造方法的示意圖。
如圖8A所示，第二層結構120(第一個)透過第一離型層（release layer）20形成在第一載體10上，其中第二層結構120包括至少一第二導線層121、至少一第二導電通路層122、至少一第二介電層123及至少一第二導電接點124，其中相鄰的兩個第二導電線路層（導線層）121與其中一個第二介電層123隔開，且相鄰的兩個第二導電線路層121可以透過其中一個第二導電通路層122電連接。第二導電接觸124具有表面124s，最外面的第二介電層123具有表面123s，其中表面124s和表面123s彼此齊平。另外，第二導電線路層121、第二導電通路層122和第二導電接觸124例如可以採用電鍍等方式形成，第二介質層123例如可以採用光刻等方式形成。
如圖8B所示，利用例如電鍍等方法在第二層結構120上形成至少一個導電柱160'。此外，導電柱160'具有第二表面160s2， 第二表面160s2形成於第二層結構120的第二導線層（導電線路層）121或第二導電通路層122上並電性連接第二層結構120的第二導線層（導電線路層）121或第二導電通路層122。
如圖8C所示，透過使用例如SMT(Surface mount technology，表面貼裝技術)將至少一個橋接晶粒130'和至少一個被動部件170'設置在第二層結構120上。
橋接晶粒 130' 包括矽基基板 131'、複數個導電通孔 132 和複數個導電接觸 133。矽基基板 131' 具有第一表面 131s1' 和相對於第一表面131s1'的第二表面 131s2，其中導電通孔132暴露於第二表面131s2，但未暴露於第一表面131s1'。 每個導電接觸133電連接到相應的導電通路132。導電通路132可以透過導電接觸133電連接到第二層結構120。
被動部件170'包括基板171'和複數個導電接觸172。基板171'例如是矽基基板。 基板171'具有第一表面171s1'及相對於第一表面171s1'的第二表面171s2。 導電接觸172形成在鄰近基板171的第二表面171s2的一側。導電接觸172可以電連接到第二層結構120。例如，導電接觸171可以電連接到第二層結構120的導電線路層121或第二導電通路層122。另外，導電接觸172例如是焊球、導電凸塊、導電墊等。
如圖8D所示，第一封裝體材料180'封裝至少一個橋接晶粒130'、至少一個被動部件170'、至少一個導電柱160'，第一封裝體材料180'例如透過壓縮成型、注射成型或傳遞成型形成在第二層結構120上。
如圖8E 所示，採用例如CMP(Chemical-Mechanical Planarization，化學機械平面化)去除部分第一封裝體材料 180'、部分橋接晶粒 130'、部分被動部件 170' 和部分導電柱 160'，以分別形成第一封裝體180、橋接晶粒130、被動裝置170和導電柱160。 去除後，形成包括第一封裝體180的一部分、被動裝置170的一部分、導電柱160的一部分和橋接晶粒130的一部分中的至少兩者的共平面表面。 舉例而言，移除後的第一封裝體180具有第一表面180s1，橋接晶粒130具有第一表面131s1，導電通孔132具有第一表面132s1，被動裝置170具有第一表面171s1，導電柱160具有第一表面160s1，其中第一表面180s1、第一表面131s1、第一表面132s1、第一表面171s1與第一表面160s1彼此齊平。
如圖8F所示，第一層結構110(第二個）形成在至少一個橋接晶粒130、至少一個導電柱160、至少一個被動部件170和第一封裝體180上。 第一層結構110(第二個）包括至少一個第一導線層111、至少一個第一導電通路層112、至少一個第一介電層113和至少一個第一導電接觸114，其中相鄰的兩個第一導線層（導電線路）111與其中一個第一介電層113隔開，相鄰的兩個第一導線層111可以透過其中一個第一導電通路層112電連接。第一導電接觸114電連接到第一導線層111或第一層結構110的第一導電通路層112，並相對於最外面的第一介電層113的表面113s突出。此外，例如可以採用電鍍等方式形成第一導線層111、第一導電通路層112和第一導電接觸114，例如可以採用光刻等方式形成第一介質層113。
如圖8F所示，至少一個導電接觸190形成在第一層結構110上。例如，導電接觸190形成在第一層結構110的第一導電接觸114上。
如圖8G所示，去除圖8F的具有第一離型層20的第一載體10以暴露第二介電層123和第二導電接觸124。
如圖8H所示，將圖8G的結構倒轉，使第二介電層123和第二導電接觸124面朝上。
如圖8I所示，透過使用例如SMT，將至少一個第一SoC 140和至少一個第二SoC 150設置在第二層結構120上。 第一SoC 140和第二SoC 150電連接到第二層結構120的第二導電接觸124。
然後，在圖8I的第一SoC 140和圖8I的第二層結構120之間形成圖1B的底部填充物155以封裝圖8I的第一SoC 140和第二層結構120之間的接觸，在圖8I的第二SoC 150與圖8I的第二層結構120之間形成圖1B的另一底部填充物155以封裝圖8I的第二SoC 150與圖8I的第二層結構120之間的接觸。 至此，完成了半導體裝置100。
半導體裝置200可以採用與半導體裝置100相同或相似的製造方法形成，相同之處不再贅述。
請參照圖9A至圖9I，圖9A至圖9I為圖3的半導體裝置300的製造方法示意圖。
如圖9A所示，透過第一離型層20在第一載體10上形成第一層結構310(第一個)。第一層結構310包括至少一個第一導線層（導電線路層）111、至少一個第一導電通路層112、至少一個第一介電層113和至少一個第一導電接觸314，其中相鄰的兩個第一導電線路層111與其中一個第一介電層113分開，並且相鄰的兩個第一導電線路層 111可以透過第一導電通路層112中的一個電連接。第一導電接觸314電連接到第一導電跡線層111或第一層結構310的第一導電通路層112。第一導電接觸314具有表面314s，最外層的第一介電層113具有表面113s，其中表面314s與表面113s齊平。 此外，第一導電線路層111、第一導電通路層112和第一導電接觸314例如可以採用電鍍等方式形成，第一介質層113例如可以採用光刻等方式形成。
如圖9B所示，利用例如電鍍等方法在第一層結構310上形成至少一個導電柱160'。此外，導電柱160'具有第一表面160s1，以及第一表面160s1形成於第一層結構310的第一導線層111或第一導電通路層112上並電性連接第一層結構310的第一導線層111或第一導電通路層112。
如圖 9C 所示，至少一個橋接晶粒 330' 和至少一個被動部件 370' 透過使用例如 SMT 設置在第一層結構 310上。
被動裝置370包括基板171、至少一個導電接觸172及至少一個導電接觸373'，其中導電接觸373'電性連接導電接觸172且相對於導電接觸172突出。 橋接晶粒330'包括矽基基板131、複數個導電接觸133和複數個導電接觸334'。 導電接觸334'形成於導電接觸133上並與其電連接，並相對於導電接觸133突出。
如圖9D所示，封裝至少一個橋接晶粒330'、至少一個被動部件370'、至少一個導電柱160'，第一封裝體材料180'例如透過使用壓縮成型、注射成型或傳遞成型形成在第一層結構310上。
如圖9E所示，採用例如CMP去除一部分第一封裝體材料180'、一部分橋接晶粒330'、一部分被動部件370'和一部分導電柱160'，以分別形成 第一封裝體180、橋接晶粒330、被動裝置370以及導電柱160。 去除後，形成包括第一封裝體180的一部分、被動裝置370的一部分、導電柱160的一部分和橋接晶粒330的一部分中的至少兩者的共平面表面。 舉例而言，移除後的第一封裝體180具有第二表面180s2，橋接晶粒330的導電接觸334具有表面334s，被動裝置370的導電接觸373具有表面373s，導電柱 160具有第二表面160s2，其中被動部件370的表面373s、橋接晶粒330的表面334s、導電柱160的第二表面160s2與第一封裝體180的第二表面180s2彼此齊平。
如圖9F所示，第二層結構120(第二個)形成在橋接晶粒330、導電柱160、第一封裝體180和被動部件370上。
如圖9G所示，透過使用例如SMT，將至少一個第一SoC 140和至少一個第二SoC 150設置在第二層結構120上。 第一SoC 140和第二SoC 150電連接到第二層結構120的第二導電接觸124。
如圖 9H 所示，底部填充物 155 形成在第一SoC 140和第二層結構120之間以封裝第一SoC 140與第二層結構120之間的接觸，並且另一底部填充物155形成於第二SoC 150與第二層結構120之間以封裝第二SoC 150與第二層結構 120之間的接觸。
如圖9I所示，去除圖9H的具有第一離型層20的第一載體10以暴露第一層結構310的導電接觸314。
然後，在第一層結構310上形成至少一個導電接觸190。例如，在第一層結構310的暴露的第一導電接觸314上形成導電接觸190。至此，半導體裝置300完成了。
半導體裝置400可以採用與半導體裝置300相同或相似的製造方法形成，相同之處不再贅述。
請參照圖10A至圖10H，圖10A至圖10H繪示圖5的半導體裝置500的製造方法的示意圖。
如圖10A所示，形成圖8E的結構，接著，形成第一層結構110於至少一個橋接晶片130、至少一個導電柱160、至少一個被動部件170與第一封裝體180上。
如圖10B所示，第二載體30透過第二離型層40設置在第一層結構110上，其中第一層結構110的第一導電接觸114的突起嵌入離型層40中。
如圖10C所示，去除圖10B的具有第二離型層20的第二載體10以暴露第二介電層123和第二導電接觸124。
如圖 10D 所示，將圖 10C 的結構倒轉，使第二導電接觸 124 面朝上。
如圖10E所示，透過使用例如SMT將至少一個第一SoC 140和至少一個第二SoC 150設置在第二層結構120上。 第一SoC 140和第二SoC 150電連接到第二層結構120的第二導電接觸124。
如圖10F所示，底部填充物155形成在第一SoC 140和第二層結構120之間以封裝第一SoC 140和第二層結構120之間的接觸，並且另一個底部填充物155形成在第二SoC 150和第二層結構120之間以封裝第二SoC 150和第二層結構120之間的接觸。
如圖10G所示，在第二層結構120上形成第二封裝體580，封裝第一SoC 140和第二SoC 150。
如圖10H所示，去除圖10G的具有第二離型層40的第二載體30以暴露第一層結構110的第一導電接觸114。
然後，在圖10H的第一層結構110上形成至少一個導電接觸190。 例如，導電接觸190形成在圖10H的第一層結構110的第一導電接觸114上。 至此，圖5的半導體裝置500完成。
半導體裝置600可以採用與半導體裝置500相同或相似的製造方法形成，相同之處不再贅述。
半導體裝置700可以採用與半導體裝置100相同或相似的製造方法形成，相同之處不再贅述。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
100,200,300,400,500,600,700:半導體裝置 110,310:第一層結構 111:第一導線層 112:第一導電通路層 113:第一介電層 113s,123s,124s,373s,334s:表面 114:第一導電接觸 120:第二層結構 121:第二導線層 122:第二導電通路層 123:第二介電層 124:第二導電接觸 130,330,130’,330’:橋接晶粒 131,131’:矽基基板 131s1,160s1,171s1,180s1,131s1’,171s1’:第一表面 132s2,160s2,171s2,180s2,132s2’:第二表面 132:導電通孔 133,172,190,314,334,373,334’,373’:導電接觸 140:第一SoC 150:第二SoC 155:底部填充物 160,160’:導電柱 160w:側面 170,270,370,170’,370’:被動部件 171,171’:基板 180:第一封裝體 271:第一電極 272:第二電極 580:第二封裝體 640:記憶體晶粒 10:第一載體 20:第一離型層 180’:第一封裝體材料 30:第二載體 40:第二離型層
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中： 圖1A繪示依照本發明一個實施例的半導體裝置的俯視圖； 圖1B繪示圖1A的半導體裝置於1B-1B'方向的剖面示意圖； 圖2繪示依照本發明另一個實施例的半導體裝置200的剖面示意圖； 圖3繪示依照本發明另一個實施例的半導體裝置的剖面示意圖； 圖4為本發明另一個實施例的半導體裝置的剖面示意圖； 圖5為本發明另一個實施例的半導體裝置的剖面示意圖； 圖6示出了根據本發明另一個實施例的半導體裝置的截面圖的示意圖； 圖7A繪示依照本發明另一個實施例的半導體裝置的俯視圖； 圖7B繪示圖7A的半導體裝置於7B-7B'方向的剖面示意圖； 圖8A至圖8I繪示圖1B的半導體裝置的製造方法示意圖； 圖9A至圖9I為圖3的半導體裝置的製造方法示意圖；以及 圖10A至10H示出了圖5的半導體裝置的製造方法的示意圖。
100:半導體裝置
130:橋接晶粒
140:第一SoC
150:第二SoC
170:被動部件

Claims (20)

  1. 一種半導體裝置，包括： 第一層結構； 第二層結構； 橋接晶粒，設置於該第一層結構與該第二層結構之間； 第一系統單晶片，設置在該第二層結構上；以及 第二系統單晶片，設置於該第二層結構上； 其中，該第一系統單晶片與該第二系統單晶片通過該橋接晶粒電連接。
  2. 如請求項 1 之半導體裝置， 還包括： 第一封裝體，封裝該橋接晶粒。
  3. 如請求項1之半導體裝置，還包括： 第二封裝體，封裝該第一系統單晶片與該第二系統單晶片。
  4. 如請求項1之半導體裝置，其中，該橋接晶粒包括矽基基板和形成在該矽基基板內的矽通孔，並且該矽通孔電連接該第一系統單晶片和該第二系統單晶片。
  5. 如請求項1之半導體裝置，其中，該橋接晶粒包括矽基基板以及導電接觸，該導電接觸形成於該矽基基板的同一側且電性連接該第一系統單晶片與該第二系統單晶片。
  6. 如請求項1之半導體裝置，還包括： 記憶體晶粒，設置在該第二層結構上； 其中，該第一系統單晶片、該第二系統單晶片和記該憶體晶粒通過該橋接晶粒彼此電連接。
  7. 如請求項1之半導體裝置，還包括： 被動部件，設置於該第一層結構與該第二層結構之間； 其中該被動裝置與該橋接晶粒並排設置。
  8. 如請求項1之半導體裝置，其中該第一層結構與該第二層結構中的至少一者包括重分佈層結構。
  9. 如請求項1之半導體裝置，還包括： 導電柱，連接該第一層結構與該第二層結構。
  10. 如請求項9之半導體裝置，其中，該半導體裝置具有配置於該第一層結構上的共平面表面，該共平面表面包括該導電柱的一部分與該橋接晶粒的一部分。
  11. 如請求項9之半導體裝置，其中，該半導體裝置具有設置於該第二層結構上的共平面表面，該共平面表面包括該導電柱的一部分及該橋接晶粒的一部分。
  12. 一種半導體裝置的製造方法，包括： 在第一載體上形成第一層結構與第二層結構中的第一個； 在該第一個上設置橋接晶粒； 在該橋接晶粒上形成第一層結構與第二層結構中的第二個，其中該橋接晶粒配置於該第一層結構與該第二層結構之間；以及 在該第二層結構上設置第一系統單晶片與第二系統單晶片，其中該第一系統單晶片與該第二系統單晶片通過該橋接晶粒電性連接。
  13. 如請求項12之製造方法，還包括： 在該第一個上放置被動部件； 其中該被動裝置與該橋接晶粒並排設置。
  14. 如請求項13之製造方法，還包括： 移除該被動部件的一部分和該橋接晶粒的一部分以形成共平面表面。
  15. 如請求項12之製造方法，其中，該橋接晶粒包括矽基基板和形成在該矽基基板內的複數個矽通孔，並且該製造方法還包括： 形成第一封裝體材料以封裝該橋接晶粒；以及 該第一封裝體材料的一部分和該橋接晶粒的一部分被去除以形成共平面表面。
  16. 如請求項12之製造方法，還包括： 形成第二封裝體以封裝該第一系統單晶片與該第二系統單晶片。
  17. 如請求項12之製造方法，還包括： 在該第一載體上形成該第一層結構與該第二層結構中的第一個時，該第一個結構為該第二層結構。 在第二層結構上設置該第一系統單晶片和該第二系統單晶片之前，將該第二層結構、該橋接晶粒和該第一載體翻轉，使該第二層結構面朝上。
  18. 如請求項12之製造方法，還包括： 在該第一載體上形成該第一層結構與該第二層結構中的該第一個構時，該第一個為第一層結構；以及 在該橋接晶粒上形成該第一層結構和該第二層結構中的該第二個，該第二個是該第二層結構。
  19. 如請求項12之製造方法，還包括： 在該第一個上形成導電柱；以及 移除該導電柱的一部分和該橋接晶粒的一部分以形成該共平面表面。
  20. 如請求項12之製造方法，還包括： 在該第二載體上設置該第二個； 從該第一載體移除該第一個以暴露該第一個；以及 在該第二層結構上設置該第一系統單晶片和該第二系統單晶片之前，將該第一系統單晶片、該第二載體和該橋接晶粒翻轉，使該第一系統單晶片朝上。
TW112118916A 2022-05-24 2023-05-22 半導體裝置及其製造方法 TWI845316B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263345058P 2022-05-24 2022-05-24
US63/345,058 2022-05-24
US18/191,092 2023-03-28
US18/191,092 US20230387025A1 (en) 2022-05-24 2023-03-28 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
TW202347700A true TW202347700A (zh) 2023-12-01
TWI845316B TWI845316B (zh) 2024-06-11

Family

ID=86226614

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112118916A TWI845316B (zh) 2022-05-24 2023-05-22 半導體裝置及其製造方法

Country Status (3)

Country Link
US (1) US20230387025A1 (zh)
EP (1) EP4283671A3 (zh)
TW (1) TWI845316B (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130124858A (ko) * 2012-05-07 2013-11-15 삼성전자주식회사 반도체 패키지
US10497674B2 (en) * 2016-01-27 2019-12-03 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US10943869B2 (en) * 2017-06-09 2021-03-09 Apple Inc. High density interconnection using fanout interposer chiplet
US11133256B2 (en) * 2019-06-20 2021-09-28 Intel Corporation Embedded bridge substrate having an integral device
US20210005542A1 (en) * 2019-07-03 2021-01-07 Intel Corporation Nested interposer package for ic chips
TW202111907A (zh) * 2019-09-05 2021-03-16 力成科技股份有限公司 以矽中介層作為互連橋的封裝晶片結構
US11164817B2 (en) * 2019-11-01 2021-11-02 International Business Machines Corporation Multi-chip package structures with discrete redistribution layers
US20230050400A1 (en) * 2021-08-13 2023-02-16 Mediatek Inc. Semiconductor package with reduced connection length

Also Published As

Publication number Publication date
EP4283671A2 (en) 2023-11-29
US20230387025A1 (en) 2023-11-30
EP4283671A3 (en) 2024-04-03
TWI845316B (zh) 2024-06-11

Similar Documents

Publication Publication Date Title
US7964948B2 (en) Chip stack, chip stack package, and method of forming chip stack and chip stack package
US20210272930A1 (en) Semiconductor package
TWI780435B (zh) 半導體封裝
TW201628138A (zh) 晶片封裝
TW201810600A (zh) 半導體封裝
TWI649839B (zh) 電子封裝件及其基板構造
TWI738445B (zh) 半導體封裝結構
TWI694578B (zh) 積體電路封裝及其形成方法
US12040304B2 (en) Semiconductor package and method of fabricating the same
TWI620296B (zh) 電子封裝件及其製法
TWI753561B (zh) 電子封裝件及其製法
US20240072019A1 (en) Electronic package and manufacturing method thereof
US20230378072A1 (en) Electronic package and manufacturing method thereof
TW201227921A (en) Stack structure for packages
TW202308071A (zh) 半導體封裝
TWI845316B (zh) 半導體裝置及其製造方法
TW202115855A (zh) 電子封裝件及其製法
CN112397475A (zh) 具有微细间距硅穿孔封装的扇出型封装晶片结构及单元
CN117116905A (zh) 半导体装置及其制造方法
US11398429B2 (en) Electronic package and manufacturing method thereof
TWI810875B (zh) 半導體封裝
TWI818458B (zh) 電子封裝件及其製法
TWI733454B (zh) 電子裝置、電子封裝件及其封裝基板
TWI824414B (zh) 電子封裝件及其製法
TWI778406B (zh) 電子封裝件及其製法