JP3544902B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に係り、特に半導体チップを３次元実装化するブロックモジュールにおいて、異なるチップサイズを有する半導体チップを同一寸法化してブロックモジュールとして構成する半導体チップユニット構造およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体チップは高集積化が進行して、半導体実装技術も高密度化が求められている。この半導体チップの高密度実装技術には、ワイヤーボンディング技術、ＴＡＢ技術などが代表的には挙げられるが、最も高密度の実装技術として、フリップチップ実装技術が、コンピュータ機器などに半導体チップを高密度に実装する技術として多く用いられている。
【０００３】
フリップチップ実装技術は、図１０に示す様に、米国特許第３４０１１２６号公報、米国特許第３４２９０４０号公報が開示されて以来、一般的に公知の技術になっている。同図において、１は半導体チップ、４５はボンディングパッド、４６はパッシベーション膜、４１は回路配線基板、４３はソルダーレジスト、８０は封止樹脂、８１ははんだバンプそして８３は電極接続端子である。
【０００４】
さらに、半導体装置としての半導体パッケージは、例えばエレクトロニクス実装学会誌Ｖｏｌ．１、 Ｎｏ．１、 ｐｐ１９−２３、 １９９８に記載されている様に、多ピン化に対応できるＢＧＡ （Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が開発されており、現在ではパッケージサイズがチップサイズとほぼ同等のＳＰ （Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）が高密度実装技術の主流となっている。
【０００５】
ところが、これらの高密度実装技術は半導体チップを回路配線基板上に平面的に２次元配置するものであるため、半導体装置を回路配線基板に実装する面積には物理的限界があり、現在の様に搭載される部品数が多く要求されるシステム電子機器を小型に高密度実装する技術としては実装領域に限界があるものとなっていた。
【０００６】
このため、現在の先端実装技術では、これまでの平面的な２次元実装技術に対して、空間方向も半導体装置の実装領域とする３次元実装技術の開発が行われる様になっている。
【０００７】
この３次元実装における技術的な課題には、例えばＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ ＣＰＭＴ、 ＣＰＭＴ Ｂ、 Ｖｏｌ．２１、 Ｎｏ．１、 ｐｐ２−１４、 Ｆｅｂｒｕａｒｙ、 １９９８に記載されている様に、積層化する半導体ユニットの単位構造と垂直方向の配線形成方法が挙げられる。
【０００８】
この課題に対して、特開平８−２７９５８８号公報では、図９に示す様に複数個の半導体チップを回路配線基板上にフリップチップ実装によりＭＣＭ（Ｍｕｌｔｉｃｈｉｐ Ｍｏｄｕｌｅ）搭載して、回路配線基板側面に垂直方向配線を形成している。ここで、１は第１の半導体チップ、２は第２の半導体チップ、３は第３の半導体チップ、７０はサポート基板、７１は封止樹脂、７２はインナーリード、７３はバンプ電極、７４はポリイミド、７５は第１テープキャリアパッケージ、７６は第２テープキャリアパッケージ、７７は第３テープキャリアパッケージそして５０ははんだボールである。
上記の様な半導体チップを搭載したＭＣＭ基板を３次元実装する提案には、例えば特開平５−２３５２５５号公報、特開平８−３１６４０８号公報なども挙げることができる。
【０００９】
さらに、特開平５−１９８７３７号公報、特開平８−７００７９号公報では、図８に示す様な、ＴＣＰ （Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）などの半導体パッケージを積層化して３次元実装する方法を提案されている。ここで、１は第１の半導体チップ、２は第２の半導体チップ、３は第３の半導体チップ、７３はバンプ電極、７９は回路配線基板接続バンプである。
【０００１０】
ところが、上記に記載したＭＣＭ回路配線基板またはＴＣＰ半導体パッケージを積層化して３次元実装する方法は、これまでの２次元的な実装技術の延長技術により、構造的には容易に実現できるものであるが、ＭＣＭ回路配線基板の配線領域、ＴＣＰ半導体パッケージの封止領域が実装密度の向上を阻害する要因となり、半導体チップ実装の究極的な高密度化には限界があるものとなっていた。
【００１１】
そこで、上記の問題を解決する方法として、半導体チップをベアチップ状態で積層化する多くの提案が行われている。例えば、Ｐｒｏｃｅｅｄｉｎｇ ３ｒｄＣｏｎｆｅｒｅｎｃｅ ＭＣＭ、 １９９４には、図７に示す様に、半導体チップを半導体基板裏面からエッチング加工した後、半導体基板表面のボンディングパッドと接触する金属を充填することにより各々の半導体チップを３次元的に積層化する方法が提案されている。ここで、１は第１の半導体チップ、２は第２の半導体チップ、３は第３の半導体チップ、４１は回路配線基板、４３はソルダーレジスト、６２はボール電極、６７はバンプ金属そして７８は回路配線層である。
この方法は垂直方向の配線形成を積層化される半導体ブロック内部領域で処理できるため、ＭＣＭ回路配線基板またはＴＣＰ半導体パッケージ積層化において問題となっていた実装領域の高密度化と側面配線領域の問題を解決できる有効な方法である。しかしながらこの方法には、半導体ブロック内部領域に配置する半導体チップ間を相互接続する貫通孔形成方法に技術的に困難な問題があった。具体的には、アルミニウムから構成されるボンディングパッドに対して裏面からエッチング速度を制御する加工プロセス上の制御性と半導体基板裏面の凹部に金属を完全充填するプロセス制御性が困難な問題である。
【００１２】
一方、特開平８−２３６６８８号公報は、図６に示す様な半導体チップをベアチップ状態で積層して、側面部分に多層配線を形成することで半導体チップを相互接続する方法を提案している。ここで、１は第１の半導体チップ、２は第２の半導体チップ、３は第３の半導体チップ、４５はボンディングパッド、４６はパッシベーション膜、５０ははんだボール、６１はボール電極端子、６３は端部絶 縁層、７１は封止樹脂である。
特開平８−８８３１４号公報、特開平８−２０４１１７号公報も基本的には特開平８−２３６６８８号公報と同等内容を記載している。
【００１３】
この方法は、半導体メモリチップを積層化して例えばシリコンディスクなどを製造する場合の様に、チップサイズが相互に等しく、ボンディングパッド位置も同じである同種の半導体チップを積層化するときに有効なものである。ところが、この方法はＲＩＳＣチップとＤＲＡＭチップ、ＳＲＡＭチップなどを実装して、例えばＣＰＵモジュールなどを製造する場合の様に、チップサイズが相互に異なり、ボンディングパッド位置も相互に異なる異種の半導体チップを積層化する場合には容易に対応できるものではなかった。さらに、この方法では、積層化される半導体チップ側面に相互接続配線を形成するための多層配線を半導体チップ上のボンディングパッドから半導体チップ端部まで、少なくとも２０μｍ〜３０μｍ厚の配線膜厚を確保して延長させ、その端部を外部接続電極とする必要があるため、ペレット状態に分割された市販の半導体チップには対応できない極めて重要な問題があった。
【００１４】
【発明が解決しようとする課題】
以上の様に、フリップチップ実装技術は最も高密度化を実現できる半導体チップ実装技術として一般的なものとなり、ＢＧＡ／ＣＳＰはその半導体チップを高密度にパッケージ化する技術としていずれも現在の高密度実装における主流技術となっている。
【００１５】
ところが、これらの実装技術は半導体チップを回路配線基板上に平面的に２次元実装する構造であるため、半導体チップを回路配線基板に実装する面積領域の物理的限界を解決するため、空間領域も実装領域とする３次元実装技術の高密度実装技術開発が行われる様になってきた。
【００１６】
３次元実装技術における技術的な課題は、空間方向に積層化する半導体ユニット単位構造と垂直方向の配線形成方法であり、半導体チップを回路配線基板にＭＣＭ化した回路配線基板ブロック側面に垂直配線を形成する提案、ＴＣＰパッケージを積層してリード部分で垂直方向配線を形成する方法など多くの提案が行われている。しかしながら、いずれの方法も積層化する回路配線基板の配線領域、半導体パッケージ封止領域が電子機器の高密度実装に対する限界要因となっていた。
【００１７】
このため、半導体チップをベアチップ状態で積層化する提案が行われており、例えば、半導体チップのボンディングパッドに対応する位置に金属充填された貫通孔を形成して半導体チップと相互接続する方法は、垂直方向の配線領域を３次元ブロック内部で処理する高密度実装に有効な方法である。ところが、この方法ボンディングパッドを構成するアルミニウム薄膜が露出される位置で選択的にシリコン酸化膜エッチングを完了させるプロセス制御と凹部に金属を完全充填するプロセス制御性に課題があった。
【００１８】
一方、半導体チップをベアチップ状態で積層化して３次元ブロックの側面領域に多層配線を形成して半導体チップ間の垂直方向配線を形成する方法も提案されている。この半導体チップを積層化して３次元ブロック側面領域で垂直方向配線を形成する方法は、ボンディングパッド配置が相互に等しい同種の半導体チップを積層化する場合には有効であるが、ボンディングパッド位置が相互に異なる異種の半導体チップを積層化する場合には必ずしも有効な方法ではなかった。
さらにこの方法には積層化される半導体チップ側面に相互接続配線を形成するための多層配線を半導体チップ上のボンディングパッドから半導体チップ端部まで少なくとも２０μｍ〜３０μｍ厚の配線膜厚を確保して延長させ、その端部を外部接続電極とする必要性から、ペレット状態に分割された市販の半導体チップには対応できない極めて重要な問題があった。
【００１９】
本発明は上記の問題を鑑みてなされたものであり、特にチップサイズが相互に異なる半導体チップを３次元実装するブロックモジュールにおいて、チップサイズの異なる半導体チップを同一寸法に規格化して３次元実装ブロックモジュールとして構成するための半導体チップユニットを用いることにより、チップサイズの異なる半導体チップに対しても高密度な３次元実装ブロックモジュール型の半導体装置を実現するものである。
【００２０】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、外部端子との電気的接続を可能にする金属配線が形成されている回路配線基板上に、チップサイズが異なる複数個の半導体チップをそれらのボンディングパッドが前記金属配線に接続されるように配列搭載する工程と、前記回路配線基板を、その裏面から研磨することによりその厚さを薄くした後、前記複数個の半導体チップ間に設定された仮想ダイシングラインに沿って分割し、それぞれ前記金属配線が端部まで形成され、前記半導体チップの裏面または側面が絶縁性樹脂により固定された、ほぼ同一寸法に規格化された複数個の半導体チップユニットを形成する工程と、これらの半導体チップユニットが積層され、前記金属配線端部がアレイ状に露出された側面を機械的に研磨する工程と、を備えていることを特徴とするものである。
【００２１】
本発明の半導体装置は、外部端子との電気的接続を可能にする金属配線が端部まで形成されたほぼ同一寸法に規格化された複数の回路配線基板上に、異なるチップサイズの半導体チップがそれらのボンディングパッドが前記金属配線に接続されるように搭載されるとともに、前記半導体チップの裏面または側面が絶縁性樹脂により前記回路配線基板上に固定された複数個の半導体チップユニットと、これらの半導体チップユニットが積層され、前記金属配線端部が側面にアレイ状に露出された３次元実装ブロックモジュールと、を備えていることを特徴とするものである。
【００２２】
本発明の半導体装置は、外部端子との電気的接続を可能にする金属配線が端部まで形成された一定寸法の複数の回路配線基板上に、異なるチップサイズの半導体チップがそれらのボンディングパッドが前記金属配線に接続されるように搭載されるとともに、前記半導体チップの裏面または側面が絶縁性樹脂により前記回 路配線基板上に固定された複数個の半導体チップユニットと、これらの半導体チップユニットが積層され、前記金属配線端部が側面にアレイ状に露出された３次元実装ブロックモジュールと、を備えていることを特徴とするものである。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。
【００２４】
本発明によれば、少なくとも複数個の半導体チップが回路配線基板に搭載された半導体装置において、半導体チップのボンディングパッドには外部端子と電気的接続を可能にする金属が露出されていることと、半導体チップの裏面または側面の少なくとも１方が絶縁性樹脂により固定されていることと、回路配線基板に配置した半導体チップ間には半導体チップを一定寸法の半導体チップユニットとして分割する仮想ダイシングライン線が設定されているため、ベアチップ状態の半導体チップを２次元回路配線基板モジュールとして再構築する構成になっている。これため、市販のベアチップ状態の半導体チップに対しても従来の半導体製造プロセスが容易に適用でき、半導体チップ上のバンプ形成、多層配線形成などが可能になる。さらに本発明によれば、良品歩留り１００％の半導体ウェハーを実現できるため、３次元ブロック半導体モジュールを極めて低下することができる。
特に本発明によれば、回路配線基板に搭載される半導体チップのうち少なくとも１つは相互に半導体チップサイズが異なることと、分割される半導体チップユニットは半導体チップユニットサイズが相互に同じであることと、前記半導体チップユニットには外部端子と電気的接続を可能にする金属配線が端部まで形成されているため、回路配線基板上の仮想ダイシングラインに添って半導体チップを半導体チップユニットとして分割することにより、チップサイズの異なる異種デバイスの外形寸法を一定寸法に規格化でき、ブロックモジュール型半導体装置として３次元実装する場合に必要となる半導体チップ外形寸法の規格化を容易に実現できる。
【００２５】
さらに、本発明によれば、前記半導体チップユニットは少なくとも複数個積層化されて３次元実装型ブロックモジュールを形成していることと、半導体チップユニット上に形成される外部端子との接続を可能にする金属配線がブロックモジュール側面のうち少なくとも１つの面に露出されていることと、露出した金属配線による電極端子が前記ブロックモジュール側面にアレイ状に配置されているため、これまで多層配線形成の困難であった３次元実装ブロック側面領域に容易に多層配線形成が容易に可能となり、平面的な２次元実装に比較して極めて実装密度の高い異種デバイスの３次元実装構造を可能にする半導体装置を実現できる。（実施例）
以下、図１乃至図５を参照して本発明の実施例を説明する。
【００２６】
図１は本発明に係る半導体装置の製造方法を示す斜視図であり、図２は本発明に係る半導体装置の実施例である３次元実装型モジュールを示す断面構成図であり、図３は本発明に係る半導体装置の製造工程を示す断面工程図であり、図４は製造された３次元実装型モジュールの斜視図である。
【００２７】
図１において、１は第１の半導体チップ、２は第２の半導体チップ、３は第３の半導体チップ、４は回路配線基板、５は仮想ダイシングライン、図２において、２１は第１半導体チップユニット、２２は第２半導体チップユニット、２３は第３半導体チップユニット、図４において、２５は積層ユニット、３１は３次元実装ブロックモジュール、３２はブロック側面配線電極である。
【００２８】
以下、本発明に係る半導体装置の実施例の製造方法を図３を用いて説明する。先ず図１に示される、第１の半導体チップ１、第２の半導体チップ２、第３の半導体チップ３（図３では省略されている。）を搭載する回路配線基板４１を用意する。この回路配線基板４１は本発明の主旨から一般的なものであり、例えば、米国特許４８１１０８２号公報あるいは通常のガラスエポキシ基板上に絶縁層と導体層を相互にビルドアップさせた方式のプリント基板ＳＬＣ（ＳｕｒｆａｃｅＬａｍｉｎａｒ Ｃｉｒｃｕｉｔ）基板を用いることができる。従って、例えばポリイミド樹脂を基板主材として表面に銅配線が形成されている公知のフレキシブル基板、あるいは公知のセラミック多層基板を用いることも可能であり、回路配線基板の構成と材料は特に限定されるものではない。
【００２９】
さらに、この回路配線基板４１の表面には第１の半導体チップ１、第２の半導体チップ２のボンディングパッド４５に対応した位置に各半導体チップと接続される回路配線である端部接続配線６４が形成されている。この回路配線は特に限定されるものではないが、回路配線材料としてＡｌ、Ａｕ、Ｗ、Ｃｕ、Ｎｉ、Ｃｒ、Ｐｔ、Ｐｄから選択される金属またはこれら金属から選択される積層金属またはこれら金属を主成分とする合金が好ましく、回路配線基板主面に形成される回路配線の半導体チップと接続される領域以外はソルダーレジストが被覆されていることが好ましい。本実施例では、説明のため、ビルドアップ層としてＣｕ配線厚２０μｍを有する回路配線パターンが仮想ダイシングライン４４部分まで延長されているものを回路配線基板として用いた。
【００３０】
なお、この回路配線基板４１の形状と寸法は特に限定されるものでなく、ウェハー形状を有する円形または四角形のいずれでも特に問題はないが、本実施例では説明のため図１の４に示すように、５インチ径のウェハー形状を有する回路配線基板を用いた。なお、回路配線基板４１上に形成する回路配線である端部接続配線６４の配置精度は、半導体チップを回路配線基板上に実装するときの位置合せマークとなるため、半導体チップのボンディングパッドと同程度の寸法精度である±２０μｍ程度の寸法精度を有していることが好ましい。
【００３１】
一方、回路配線基板４１に搭載される第１の半導体チップ１、第２の半導体チップ２、第３の半導体チップ３には、１００μｍ□のボンディングパッド部分を除いてＰＳＧ（リン・シリカ・ガラス）とＳｉＮ（窒化シリコン）がパッシベーション膜として形成されている（図示せず。）。これらの半導体チップは本発明の主旨から一般的なものであり、その構造は何ら限定されるものではないが、本実施例では説明のため、第１の半導体チップとして１００μｍ□のボンディングパッドが半導体チップの周囲に添って、半導体チップのエッジ部分から内側１．５ｍｍの位置に２５６個配置されている１２ｍｍ×１２ｍｍ寸法を有するＲＩＳＣチップを用いた。なお、この第１の半導体チップはＢＳＧにより６２５μｍあった初期ウェハー厚が３００μｍのチップ厚に加工されている。同様に、第２の半導体チップとしては８０μｍ□のボンディングパッドが半導体チップの周囲に添って、半導体チップの内側１．５ｍｍの位置に１００個配置されている９ｍｍ×９ｍｍのＳＲＡＭチップを用いた。さらに、第３の半導体チップとしては９０μｍ□のボンディングパッドが半導体チップの周囲に添って、半導体チップの内側１．２ｍｍの位置に１５０個配置されている１０ｍｍ×８ｍｍのキャッシュコントローラを用いた。
【００３２】
さらに、これら第１の半導体チップ１、第２の半導体チップ２、第３の半導体チップ３には、公知の技術である、例えば蒸着法、電気めっき法などにより形成されたはんだバンプ４７が配置されている。なお、このバンプ電極の材質としては、はんだに限定されるものではなく、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｎｉ、Ｃｒ、Ｐｔ、Ｐｄから選択される金属またはこれら金属を主成分とする合金、またはＰｂ、Ｓｎ、Ｓｎ、Ａｇ、Ｓｂ、Ｉｎ、Ｂｉから選択される金属またはこれら金属を主成分とする合金であれば良い。本実施例では説明のため、すべての半導体チップに対してバンプ高さ５０μｍ±２μｍを有するＮｉ／Ｔｉ（３０００Å／１０００Å）バリアメタルが形成されているＰｂ／Ｓｎ＝６３／３７共晶はんだバンプを用いた。
【００３３】
次いで、各半導体チップを回路配線基板４１上に実装して半導体装置を製造するが、その製造方法は以下の通りである。
【００３４】
先ず、公知の技術であるハーフミラーを有して位置合せを行うフリップチップボンダーを用いて、各半導体チップはんだバンプ４７と回路配線基板４１上の回路配線で構成される電極端子の位置合せを行う。半導体チップは加熱機構を有するコレットに保持され、３５０℃の窒素雰囲気中で予備加熱されている。
【００３５】
次いで、半導体チップのバンプ電極４７と回路配線基板４１の端部接続配線６４からなる電極端子が接触された状態で、コレットをさらに下方移動して、圧力３０ｋｇ／ｍｍ２を加え、回路配線基板の電極端子とバンプ電極を機械的圧力が加わった状態で接触させる。さらにこの状態で温度を３７０℃まで上昇させてはんだを溶融させ、回路配線基板４１の電極端子と半導体チップのバンプ電極を接続する。
【００３６】
同様の方法を用いて、第２の半導体チップ２、第３の半導体チップ３を回路配線基板４１上にフリップチップ実装する。
【００３７】
このとき、第１の半導体チップ１、第２の半導体チップ２、第３の半導体チップ３は、各中心間が１５．５ｍｍとなっており、１２ｍｍ×１２ｍｍの第１の半導体チップ１、９ｍｍ×９ｍｍの第２の半導体チップ２、１０ｍｍ×８ｍｍの第３の半導体チップ３は、いずれも１５．５ｍｍ×１５．５ｍｍの領域に配置され、回路配線基板上に設置される仮想ダイシングライン４４は１５．５ｍｍ×１５．５ｍｍとなっている。さらに、以上の様に製造された回路配線基板４１上に各半導体チップがフリップチップ実装された半導体装置の半導体チップと回路配線基板４１の隙間寸法は、初期バンプ高さ５０μｍ±２μｍより全体平均で５μｍ小さい寸法の４５μｍ±２μｍを有していた。
【００３８】
次いで、この隙間部分に公知技術である、封止樹脂４８を配置することも可能である。封止する樹脂として、例えば、ビスフェノール系エポキシとイミダゾール効果触媒、酸無水物効果剤と球状の石英フィラを重量比で４５ｗｔ％含有するエポキシ樹脂を用いることができる。
【００３９】
さらに、仮想ダイシングライン４４部分である半導体チップ間領域と半導体チップ裏面を封止する樹脂４９として、例えばクレゾールノボラックタイプのエポキシ樹脂（ＥＣＯＮ−１９５ＸＬ；住友化学社製）１００重量部、硬化剤としてのフェノール樹脂５４重量部、充填剤としての熔融シリカ１００重量部、触媒としてのベンジルジメチルアミン０．５重量部、その他添加剤としてカーボンブラック３重量部、シランカップリング剤３重量部を粉砕、混合、溶融したエポキシ樹脂溶融体を用いることも可能であるが、その材料は限定されるものではない。
【００４０】
以上の様にして製造された２次元回路配線基板モジュールは、回路配線基板厚１．０ｍｍ、半導体チップ実装厚３５０μｍ、封止樹脂厚６５０μｍを有しており、２次元実装回路配線基板モジュールの基板総厚は２．０ｍｍとなっていた。
【００４１】
なお、この回路配線モジュール基板厚は必要により、以下の方法で薄型化できる。
【００４２】
具体的には、ガラスエポキシ基板またはエポキシ封止樹脂を回路配線基板主面の配線形成面または半導体チップ裏面部分まで機械的に研磨する。機械的研磨は、マクロ研磨により±５μｍまで均一化した後、ミクロ研磨により凹凸を±３ｍ程度以下の精度とすることが回路配線基板表面に形成する回路配線のパターン精度上は好ましい。マクロ研磨は、例えば５μｍ〜１０μｍ程度の粒径を有する酸化セリウム、または＃１０００程度の耐水研磨紙を用い、ミクロ研磨は０．３μｍ程度の粒径を有する酸化セリウムまたは酸化アルミナまたはダイヤモンドを用いることが好ましい。このとき、液体状の研磨ペーストを研磨剤とする湿式研磨法を用いると、ガラス繊維とエポキシ樹脂に研磨速度差が発生して凹凸が発生するため、仕上げのミクロ研磨にはダイヤモンドなどが埋め込まれたディスク盤を用いた乾式研磨法を用いることが好ましい。
【００４３】
以上に記載する研磨方法を用いることにより、回路配線基板モジュール厚は半導体チップ厚３５０μｍ、バンプ電極高さ４５μｍ、回路配線基板厚２０μｍを合わせた４１５μｍまで薄くすることができる。
【００４４】
なお、この薄型化された回路配線基板４１は異種デバイスが同一平面上に製造されるシステムＬＳＩウェハーとして取り扱うことができるため、以下の半導体製造プロセスによりウェハーレベルＣＳＰを製造することも可能である。
【００４５】
具体的には、上記の様な研磨により回路配線基板主面をはんだバンプが露出すまで研磨するものであるが、このとき回路配線基板主材は回路配線層を含んで完全に研磨除去されており、半導体チップ主面側には複数個のはんだバンプがエポキシ樹脂中に埋め込まれた状態となっているため、この露出しているはんだ露出面に対して、スクリーン印刷または蒸着または電気めっき法など公知技術によりはんだボールを形成してウェハーレベルＣＳＰを製造するものである。
【００４６】
さらに、半導体チップ主面側において複数個のはんだバンプがエポキシ樹脂中に埋め込まれた状態となっている回路配線基板に対して、公知の技術である多層配線技術を用いて回路配線基板上に任意の回路配線を形成することも可能である。この多層配線プロセスを適応した後、上記のはんだボール形成工程を追加することで半導体チップ全面にはんだボールがアレイ状に配置されたウェハーレベルＢＧＡを形成することもできる。従って本発明は、半導体ベアチップをウェハースケールに再構築する技術であるため、従来まで加工が困難であった半導体ベアチップに対しても半導体製造プロセスを可能にする極めて有効な技術である。
【００４７】
次いで、図１に示すように、ウェハースケールに再製造された第１の半導体チップ１、第２の半導体チップ２、第３の半導体チップ３の配置された回路配線基板４に設定されている仮想ダイシングライン５に添って、公知の技術によりダイシングを行い、第１の半導体チップ１、第２の半導体チップ２、第３の半導体チップ３を各々１５．５ｍｍ×１５．５ｍｍの半導体チップユニットとして分割する。このとき、分割する回路配線基板４として、回路配線基板総厚２．０ｍｍの回路配線基板モジュールを使用することも可能であるが、本実施例では説明のため、研磨により全体が０．９５ｍｍに薄型化されているものを用いた。具体的な各部品厚は、回路配線基板０．５ｍｍ、半導体チップ厚３５０μｍ、バンプ高さ４５μｍ、裏面封止樹脂厚５５μｍである。さらに、分割された半導体チップユニットの端部には、各半導体チップのボンディングパッドと電気的に接続されている配線幅１００μｍ、配線厚５０μｍのＣｕ回路配線である端部接続配線６４が露出している。
【００４８】
次いで、図２に示すように、上記の第１の半導体チップユニット２３、第２の半導体チップユニット２４、第３の半導体チップユニット２５を空間方向に３次元実装する。積層はダイシングにより分割された１５．５ｍｍ□の半導体チップユニットの外形寸法を基準に機械的な位置合せで行う。一般的にダイシング精度は±１０μｍ程度であり、特定の回路配線基板から分割された半導体チップユニットの公差は同一となっているため、幅１００μｍの回路配線を所定の位置に合わせることに問題はない。
【００４９】
この３次元積層化に必要な位置合せ方法として、積層される半導体チップユニットを構成する回路配線基板モジュール上に公知の位置合せマークを有して、公知の技術であるハーフミラーを用いた方法を用いることができるが、半導体チップを垂直配置してＣｕ配線から構成される側面電極を位置合せマークとして積層化することも可能である。
【００５０】
各半導体チップユニットの積層化には、半導体チップユニットを構成している封止樹脂と同一組成であることが熱ストレスを緩和する接続信頼性は好ましい。従って、本実施例では積層化する封止樹脂４９として、クレゾールノボラックタイプのエポキシ樹脂（ＥＣＯＮ−１９５ＸＬ；住友化学社製）１００重量部、硬化剤としてのフェノール樹脂５４重量部、充填剤としての熔融シリカ１００重量部、触媒としてのベンジルジメチルアミン０．５重量部、その他添加剤としてカーボンブラック３重量部、シランカップリング剤３重量部を粉砕、混合、溶融したエポキシ樹脂溶融体を用いた。積層化される封止樹脂の接着層厚としては１００μｍ厚を確保した。
【００５１】
次いで、積層化された各半導体チップユニットの外形寸法を規格化するため、積層化された３次元ブロックの側面部分を機械的に研磨する。本実施例では、ダイシング公差を考慮して回路配線基板から分割した１５．５ｍｍ□の半導体チップユニットを１５．０ｍｍ□まで研磨した。研磨方法は特に限定されるものではないが、本実施例では説明のため上記の半導体チップユニットを構成する回路配線基板を薄型するために用いた方法と同等の方法で研磨を行った。
【００５２】
以上の様な工程を実施することで、図４に示す様な、１５．０ｍｍＷ×１５．０ｍｍＨ×１５．０ｍｍＤの３次元実装型ブロックモジュールを製造した。
【００５３】
次いで、以上の様に製造した本発明による半導体装置を評価したところ以下の結果を得た。
【００５４】
図５は、本発明に係る半導体装置の効果を説明するための図である。すなわち、本発明による半導体装置の実施例を説明するために用いた１２ｍｍ×１２ｍｍの第１の半導体チップ、９ｍｍ×９ｍｍの第２の半導体チップ、１０ｍｍ×８ｍｍの第３の半導体チップを、図２に示すように、１５．５ｍｍ□の半導体チップユニット２１、２２、２３として形成した後、図４に示すように、１５．０ｍｍＷ×１５．０ｍｍＨ×１５．０ｍｍＤの３次元実装ブロックモジュール３１として製造した半導体装置の実装密度を他の実装技術と比較した結果である。
【００５５】
図から明らかな様に、従来技術である２次元実装技術では、搭載する半導体チップ数の増加に伴い実装密度は低下する。これは、半導体チップを実装する場合に必要となる周辺回路領域が極めて大きく、回路配線基板に搭載する半導体チップ数の増加に伴い周辺回路領域が増加して実装密度を低下させているためである。
【００５６】
ところが、直線「Ｓｉブロック化」で示すように、同一寸法の半導体メモリチップを積層化して、例えばシリコンディスクなどを製造する場合（Ｓｉブロック化）は、搭載する半導体チップ数に正比例して実装密度は極めて向上する。これは、積層化する半導体チップがすべて同一寸法であり、半導体チップの相互配線領域を積層化ブロック側面に配置することにより、半導体チップ間の積層配線領域を究極的に最小化できるためである。但し、この様な同一寸法の半導体チップを積層化する技術は、その適用製品が限定されるため、一般的には多種の機能を有する異種寸法の半導体チップを積層化することが行われている。具体的な積層化構造としてＭＣＭ回路配線基板（ＭＣＭ）、ＴＣＰを積層化した場合（ＴＣＰ）は、実装密度としては２次元実装では実現不可能な１以上の領域を示すものの、回路配線基板の回路配線領域、パッケージ封止領域は必ずしも無視できるものではないため、同一寸法の半導体チップを積層化する場合と比較して実装密度の向上には限界がある。
【００５７】
これに対して本発明による構造では、ＭＣＭ回路配線基板、ＴＣＰを積層化する場合に発生する回路配線基板領域、パッケージ封止領域による実装密度低下の問題を有さない半導体チップユニット構造を積層化単位としているため、その実装密度を最も高密度化が可能な同一寸法チップの積層化の値まで近づけることが可能になっている。
【００５８】
従って、半導体チップを３次元積層ブロックモジュールとして実装する半導体装置において、本発明は半導体チップの外形寸法が相互に異なる異種の半導体チップに対して容易に高密度化できる有効性の高いものであることが確認された。なお、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々に変更可能である。例えば、本実施例中では積層化される半導体チップは３種類について記載したが、積層化される半導体チップ数については特に限定されるものではなく、半導体チップが厚み方向に少なくとも複数チップ積層化されている構造であれば良い。さらに、当然ながら、半導体チップ間に配置する封止樹脂、回路配線基板と接続するボール電極についても限定されるものではない。
【００５９】
【発明の効果】
本発明によれば、少なくとも複数個の半導体チップが回路配線基板に搭載された半導体装置において、半導体チップのボンディングパッドには外部端子と電気的接続を可能にする金属が露出されていることと、半導体チップの裏面または側面の少なくとも１方が絶縁性樹脂により固定されていることと、回路配線基板に配置した半導体チップ間には半導体チップを一定寸法の半導体チップユニットとして分割する仮想ダイシングライン領域が設定されているため、ベアチップ状態の半導体チップを２次元回路配線基板モジュールとして再構築する構成となっている。これにより市販のベアチップ状態の半導体チップに対しても従来までの半導体製造プロセスが容易に適用でき、半導体チップ上のバンプ形成、多層配線形成などが可能になり、良品半導体チップによるウェハー再構築のため、製品歩留りを容易に向上できる。
【００６０】
特に本発明によれば、回路配線基板に搭載される半導体チップのうち少なくとも１つは相互に半導体チップサイズが異なることと、分割される半導体チップユニットは半導体チップユニットサイズが相互に同じであることと、前記半導体チップユニットには外部端子と電気的接続を可能にする金属配線が端部まで形成されているため、回路配線基板上の仮想ダイシングラインに添って半導体チップを半導体チップユニットとして分割することにより、チップサイズの異なる異種デバイスの外形寸法を一定寸法に規格化でき、ブロックモジュール型半導体装置として３次元実装する場合に必要となる半導体チップ外形寸法の規格化を容易に実現できるものである。
【００６１】
さらに、本発明によれば半導体チップユニットは少なくとも複数個積層化されて３次元実装型ブロックモジュールを形成していることと、半導体チップユニット上に形成される外部端子との接続を可能にする金属配線がブロックモジュール側面のうち少なくとも１つの面に露出されていることと、露出した金属配線による電極端子が前記ブロックモジュール側面にアレイ状に配置されているため、これまで多層配線形成の困難であった３次元実装ブロック側面領域に容易に多層配線形成が容易に可能となり、平面的２次元実装に比較して極めて実装密度の高い異種デバイスの３次元実装を可能にする半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法を示す斜視図。
【図２】本発明に係る半導体装置の実施例を示す断面構成図。
【図３】本発明に係る半導体装置の製造方法を説明するための工程図。
【図４】本発明に係る半導体装置である３次元実装モジュールの一例を示す斜視図。
【図５】本発明に係る半導体装置の効果を説明するための従来技術の図。
【図６】従来の技術を説明するための図。
【図７】従来の技術を説明するための図。
【図８】従来の技術を説明するための図。
【図９】従来の技術を説明するための図。
【図１０】従来の技術を説明するための図。
【符号の説明】
１ 第１半導体チップ
２ 第２半導体チップ
３ 第３半導体チップ
４ 回路配線
５ 仮想ダイシングライン
２１ 第１半導体チップユニット
２２ 第２半導体チップユニット
２３ 第３半導体チップユニット
２４ 規格化寸法
２５ 積層ユニット
３１ ３次元実装ブロックモジュール
３２ ブロック側面配線電極
４１ 回路配線基板
４２ 回路配線
４３ ソルダーレジスト
４４ 仮想ダイシングライン
４５ ボンディングパッド
４６ パッシベーション膜
４７ はんだバンプ
４８ フリップチップ封止樹脂
４９ 半導体装置封止樹脂
５０ はんだボール
６１ ボール電極端子
６２ ボール電極
６３ 端部絶縁層
６４ 端部接続配線
６５ パッシベーション膜
６６ バンプ接続配線
６７ バンプ金属
６８ 貫通孔
６９ 金属配線
７０ サポート基板
７１ 封止樹脂
７２ インナーリード
７３ バンプ電極
７４ ポリイミド
７５ 第１テープキャリアパッケージ
７６ 第２テープキャリアパッケージ
７７ 第３テープキャリアパッケージ
７８ 回路配線層
７９ 回路配線基板接続バンプ
８０ 封止樹脂
８１ はんだバンプ
８２ バリアメタル
８３ 電極接続端子
８４ バリアメタル
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に係り、特に半導体チップを３次元実装化するブロックモジュールにおいて、異なるチップサイズを有する半導体チップを同一寸法化してブロックモジュールとして構成する半導体チップユニット構造およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体チップは高集積化が進行して、半導体実装技術も高密度化が求められている。この半導体チップの高密度実装技術には、ワイヤーボンディング技術、ＴＡＢ技術などが代表的には挙げられるが、最も高密度の実装技術として、フリップチップ実装技術が、コンピュータ機器などに半導体チップを高密度に実装する技術として多く用いられている。
【０００３】
フリップチップ実装技術は、図１０に示す様に、米国特許第３４０１１２６号公報、米国特許第３４２９０４０号公報が開示されて以来、一般的に公知の技術になっている。同図において、１は半導体チップ、４５はボンディングパッド、４６はパッシベーション膜、４１は回路配線基板、４３はソルダーレジスト、８０は封止樹脂、８１ははんだバンプそして８３は電極接続端子である。
【０００４】
さらに、半導体装置としての半導体パッケージは、例えばエレクトロニクス実装学会誌Ｖｏｌ．１、 Ｎｏ．１、 ｐｐ１９−２３、 １９９８に記載されている様に、多ピン化に対応できるＢＧＡ （Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が開発されており、現在ではパッケージサイズがチップサイズとほぼ同等のＳＰ （Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）が高密度実装技術の主流となっている。
【０００５】
ところが、これらの高密度実装技術は半導体チップを回路配線基板上に平面的に２次元配置するものであるため、半導体装置を回路配線基板に実装する面積には物理的限界があり、現在の様に搭載される部品数が多く要求されるシステム電子機器を小型に高密度実装する技術としては実装領域に限界があるものとなっていた。
【０００６】
このため、現在の先端実装技術では、これまでの平面的な２次元実装技術に対して、空間方向も半導体装置の実装領域とする３次元実装技術の開発が行われる様になっている。
【０００７】
この３次元実装における技術的な課題には、例えばＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ ＣＰＭＴ、 ＣＰＭＴ Ｂ、 Ｖｏｌ．２１、 Ｎｏ．１、 ｐｐ２−１４、 Ｆｅｂｒｕａｒｙ、 １９９８に記載されている様に、積層化する半導体ユニットの単位構造と垂直方向の配線形成方法が挙げられる。
【０００８】
この課題に対して、特開平８−２７９５８８号公報では、図９に示す様に複数個の半導体チップを回路配線基板上にフリップチップ実装によりＭＣＭ（Ｍｕｌｔｉｃｈｉｐ Ｍｏｄｕｌｅ）搭載して、回路配線基板側面に垂直方向配線を形成している。ここで、１は第１の半導体チップ、２は第２の半導体チップ、３は第３の半導体チップ、７０はサポート基板、７１は封止樹脂、７２はインナーリード、７３はバンプ電極、７４はポリイミド、７５は第１テープキャリアパッケージ、７６は第２テープキャリアパッケージ、７７は第３テープキャリアパッケージそして５０ははんだボールである。
上記の様な半導体チップを搭載したＭＣＭ基板を３次元実装する提案には、例えば特開平５−２３５２５５号公報、特開平８−３１６４０８号公報なども挙げることができる。
【０００９】
さらに、特開平５−１９８７３７号公報、特開平８−７００７９号公報では、図８に示す様な、ＴＣＰ （Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）などの半導体パッケージを積層化して３次元実装する方法を提案されている。ここで、１は第１の半導体チップ、２は第２の半導体チップ、３は第３の半導体チップ、７３はバンプ電極、７９は回路配線基板接続バンプである。
【０００１０】
ところが、上記に記載したＭＣＭ回路配線基板またはＴＣＰ半導体パッケージを積層化して３次元実装する方法は、これまでの２次元的な実装技術の延長技術により、構造的には容易に実現できるものであるが、ＭＣＭ回路配線基板の配線領域、ＴＣＰ半導体パッケージの封止領域が実装密度の向上を阻害する要因となり、半導体チップ実装の究極的な高密度化には限界があるものとなっていた。
【００１１】
そこで、上記の問題を解決する方法として、半導体チップをベアチップ状態で積層化する多くの提案が行われている。例えば、Ｐｒｏｃｅｅｄｉｎｇ ３ｒｄＣｏｎｆｅｒｅｎｃｅ ＭＣＭ、 １９９４には、図７に示す様に、半導体チップを半導体基板裏面からエッチング加工した後、半導体基板表面のボンディングパッドと接触する金属を充填することにより各々の半導体チップを３次元的に積層化する方法が提案されている。ここで、１は第１の半導体チップ、２は第２の半導体チップ、３は第３の半導体チップ、４１は回路配線基板、４３はソルダーレジスト、６２はボール電極、６７はバンプ金属そして７８は回路配線層である。
この方法は垂直方向の配線形成を積層化される半導体ブロック内部領域で処理できるため、ＭＣＭ回路配線基板またはＴＣＰ半導体パッケージ積層化において問題となっていた実装領域の高密度化と側面配線領域の問題を解決できる有効な方法である。しかしながらこの方法には、半導体ブロック内部領域に配置する半導体チップ間を相互接続する貫通孔形成方法に技術的に困難な問題があった。具体的には、アルミニウムから構成されるボンディングパッドに対して裏面からエッチング速度を制御する加工プロセス上の制御性と半導体基板裏面の凹部に金属を完全充填するプロセス制御性が困難な問題である。
【００１２】
一方、特開平８−２３６６８８号公報は、図６に示す様な半導体チップをベアチップ状態で積層して、側面部分に多層配線を形成することで半導体チップを相互接続する方法を提案している。ここで、１は第１の半導体チップ、２は第２の半導体チップ、３は第３の半導体チップ、４５はボンディングパッド、４６はパッシベーション膜、５０ははんだボール、６１はボール電極端子、６３は端部絶 縁層、７１は封止樹脂である。
特開平８−８８３１４号公報、特開平８−２０４１１７号公報も基本的には特開平８−２３６６８８号公報と同等内容を記載している。
【００１３】
この方法は、半導体メモリチップを積層化して例えばシリコンディスクなどを製造する場合の様に、チップサイズが相互に等しく、ボンディングパッド位置も同じである同種の半導体チップを積層化するときに有効なものである。ところが、この方法はＲＩＳＣチップとＤＲＡＭチップ、ＳＲＡＭチップなどを実装して、例えばＣＰＵモジュールなどを製造する場合の様に、チップサイズが相互に異なり、ボンディングパッド位置も相互に異なる異種の半導体チップを積層化する場合には容易に対応できるものではなかった。さらに、この方法では、積層化される半導体チップ側面に相互接続配線を形成するための多層配線を半導体チップ上のボンディングパッドから半導体チップ端部まで、少なくとも２０μｍ〜３０μｍ厚の配線膜厚を確保して延長させ、その端部を外部接続電極とする必要があるため、ペレット状態に分割された市販の半導体チップには対応できない極めて重要な問題があった。
【００１４】
【発明が解決しようとする課題】
以上の様に、フリップチップ実装技術は最も高密度化を実現できる半導体チップ実装技術として一般的なものとなり、ＢＧＡ／ＣＳＰはその半導体チップを高密度にパッケージ化する技術としていずれも現在の高密度実装における主流技術となっている。
【００１５】
ところが、これらの実装技術は半導体チップを回路配線基板上に平面的に２次元実装する構造であるため、半導体チップを回路配線基板に実装する面積領域の物理的限界を解決するため、空間領域も実装領域とする３次元実装技術の高密度実装技術開発が行われる様になってきた。
【００１６】
３次元実装技術における技術的な課題は、空間方向に積層化する半導体ユニット単位構造と垂直方向の配線形成方法であり、半導体チップを回路配線基板にＭＣＭ化した回路配線基板ブロック側面に垂直配線を形成する提案、ＴＣＰパッケージを積層してリード部分で垂直方向配線を形成する方法など多くの提案が行われている。しかしながら、いずれの方法も積層化する回路配線基板の配線領域、半導体パッケージ封止領域が電子機器の高密度実装に対する限界要因となっていた。
【００１７】
このため、半導体チップをベアチップ状態で積層化する提案が行われており、例えば、半導体チップのボンディングパッドに対応する位置に金属充填された貫通孔を形成して半導体チップと相互接続する方法は、垂直方向の配線領域を３次元ブロック内部で処理する高密度実装に有効な方法である。ところが、この方法ボンディングパッドを構成するアルミニウム薄膜が露出される位置で選択的にシリコン酸化膜エッチングを完了させるプロセス制御と凹部に金属を完全充填するプロセス制御性に課題があった。
【００１８】
一方、半導体チップをベアチップ状態で積層化して３次元ブロックの側面領域に多層配線を形成して半導体チップ間の垂直方向配線を形成する方法も提案されている。この半導体チップを積層化して３次元ブロック側面領域で垂直方向配線を形成する方法は、ボンディングパッド配置が相互に等しい同種の半導体チップを積層化する場合には有効であるが、ボンディングパッド位置が相互に異なる異種の半導体チップを積層化する場合には必ずしも有効な方法ではなかった。
さらにこの方法には積層化される半導体チップ側面に相互接続配線を形成するための多層配線を半導体チップ上のボンディングパッドから半導体チップ端部まで少なくとも２０μｍ〜３０μｍ厚の配線膜厚を確保して延長させ、その端部を外部接続電極とする必要性から、ペレット状態に分割された市販の半導体チップには対応できない極めて重要な問題があった。
【００１９】
本発明は上記の問題を鑑みてなされたものであり、特にチップサイズが相互に異なる半導体チップを３次元実装するブロックモジュールにおいて、チップサイズの異なる半導体チップを同一寸法に規格化して３次元実装ブロックモジュールとして構成するための半導体チップユニットを用いることにより、チップサイズの異なる半導体チップに対しても高密度な３次元実装ブロックモジュール型の半導体装置を実現するものである。
【００２０】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、外部端子との電気的接続を可能にする金属配線が形成されている回路配線基板上に、チップサイズが異なる複数個の半導体チップをそれらのボンディングパッドが前記金属配線に接続されるように配列搭載する工程と、前記回路配線基板を、その裏面から研磨することによりその厚さを薄くした後、前記複数個の半導体チップ間に設定された仮想ダイシングラインに沿って分割し、それぞれ前記金属配線が端部まで形成され、前記半導体チップの裏面または側面が絶縁性樹脂により固定された、ほぼ同一寸法に規格化された複数個の半導体チップユニットを形成する工程と、これらの半導体チップユニットが積層され、前記金属配線端部がアレイ状に露出された側面を機械的に研磨する工程と、を備えていることを特徴とするものである。
【００２１】
本発明の半導体装置は、外部端子との電気的接続を可能にする金属配線が端部まで形成されたほぼ同一寸法に規格化された複数の回路配線基板上に、異なるチップサイズの半導体チップがそれらのボンディングパッドが前記金属配線に接続されるように搭載されるとともに、前記半導体チップの裏面または側面が絶縁性樹脂により前記回路配線基板上に固定された複数個の半導体チップユニットと、これらの半導体チップユニットが積層され、前記金属配線端部が側面にアレイ状に露出された３次元実装ブロックモジュールと、を備えていることを特徴とするものである。
【００２２】
本発明の半導体装置は、外部端子との電気的接続を可能にする金属配線が端部まで形成された一定寸法の複数の回路配線基板上に、異なるチップサイズの半導体チップがそれらのボンディングパッドが前記金属配線に接続されるように搭載されるとともに、前記半導体チップの裏面または側面が絶縁性樹脂により前記回 路配線基板上に固定された複数個の半導体チップユニットと、これらの半導体チップユニットが積層され、前記金属配線端部が側面にアレイ状に露出された３次元実装ブロックモジュールと、を備えていることを特徴とするものである。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。
【００２４】
本発明によれば、少なくとも複数個の半導体チップが回路配線基板に搭載された半導体装置において、半導体チップのボンディングパッドには外部端子と電気的接続を可能にする金属が露出されていることと、半導体チップの裏面または側面の少なくとも１方が絶縁性樹脂により固定されていることと、回路配線基板に配置した半導体チップ間には半導体チップを一定寸法の半導体チップユニットとして分割する仮想ダイシングライン線が設定されているため、ベアチップ状態の半導体チップを２次元回路配線基板モジュールとして再構築する構成になっている。これため、市販のベアチップ状態の半導体チップに対しても従来の半導体製造プロセスが容易に適用でき、半導体チップ上のバンプ形成、多層配線形成などが可能になる。さらに本発明によれば、良品歩留り１００％の半導体ウェハーを実現できるため、３次元ブロック半導体モジュールを極めて低下することができる。
特に本発明によれば、回路配線基板に搭載される半導体チップのうち少なくとも１つは相互に半導体チップサイズが異なることと、分割される半導体チップユニットは半導体チップユニットサイズが相互に同じであることと、前記半導体チップユニットには外部端子と電気的接続を可能にする金属配線が端部まで形成されているため、回路配線基板上の仮想ダイシングラインに添って半導体チップを半導体チップユニットとして分割することにより、チップサイズの異なる異種デバイスの外形寸法を一定寸法に規格化でき、ブロックモジュール型半導体装置として３次元実装する場合に必要となる半導体チップ外形寸法の規格化を容易に実現できる。
【００２５】
さらに、本発明によれば、前記半導体チップユニットは少なくとも複数個積層化されて３次元実装型ブロックモジュールを形成していることと、半導体チップユニット上に形成される外部端子との接続を可能にする金属配線がブロックモジュール側面のうち少なくとも１つの面に露出されていることと、露出した金属配線による電極端子が前記ブロックモジュール側面にアレイ状に配置されているため、これまで多層配線形成の困難であった３次元実装ブロック側面領域に容易に多層配線形成が容易に可能となり、平面的な２次元実装に比較して極めて実装密度の高い異種デバイスの３次元実装構造を可能にする半導体装置を実現できる。（実施例）
以下、図１乃至図５を参照して本発明の実施例を説明する。
【００２６】
図１は本発明に係る半導体装置の製造方法を示す斜視図であり、図２は本発明に係る半導体装置の実施例である３次元実装型モジュールを示す断面構成図であり、図３は本発明に係る半導体装置の製造工程を示す断面工程図であり、図４は製造された３次元実装型モジュールの斜視図である。
【００２７】
図１において、１は第１の半導体チップ、２は第２の半導体チップ、３は第３の半導体チップ、４は回路配線基板、５は仮想ダイシングライン、図２において、２１は第１半導体チップユニット、２２は第２半導体チップユニット、２３は第３半導体チップユニット、図４において、２５は積層ユニット、３１は３次元実装ブロックモジュール、３２はブロック側面配線電極である。
【００２８】
以下、本発明に係る半導体装置の実施例の製造方法を図３を用いて説明する。先ず図１に示される、第１の半導体チップ１、第２の半導体チップ２、第３の半導体チップ３（図３では省略されている。）を搭載する回路配線基板４１を用意する。この回路配線基板４１は本発明の主旨から一般的なものであり、例えば、米国特許４８１１０８２号公報あるいは通常のガラスエポキシ基板上に絶縁層と導体層を相互にビルドアップさせた方式のプリント基板ＳＬＣ（ＳｕｒｆａｃｅＬａｍｉｎａｒ Ｃｉｒｃｕｉｔ）基板を用いることができる。従って、例えばポリイミド樹脂を基板主材として表面に銅配線が形成されている公知のフレキシブル基板、あるいは公知のセラミック多層基板を用いることも可能であり、回路配線基板の構成と材料は特に限定されるものではない。
【００２９】
さらに、この回路配線基板４１の表面には第１の半導体チップ１、第２の半導体チップ２のボンディングパッド４５に対応した位置に各半導体チップと接続される回路配線である端部接続配線６４が形成されている。この回路配線は特に限定されるものではないが、回路配線材料としてＡｌ、Ａｕ、Ｗ、Ｃｕ、Ｎｉ、Ｃｒ、Ｐｔ、Ｐｄから選択される金属またはこれら金属から選択される積層金属またはこれら金属を主成分とする合金が好ましく、回路配線基板主面に形成される回路配線の半導体チップと接続される領域以外はソルダーレジストが被覆されていることが好ましい。本実施例では、説明のため、ビルドアップ層としてＣｕ配線厚２０μｍを有する回路配線パターンが仮想ダイシングライン４４部分まで延長されているものを回路配線基板として用いた。
【００３０】
なお、この回路配線基板４１の形状と寸法は特に限定されるものでなく、ウェハー形状を有する円形または四角形のいずれでも特に問題はないが、本実施例では説明のため図１の４に示すように、５インチ径のウェハー形状を有する回路配線基板を用いた。なお、回路配線基板４１上に形成する回路配線である端部接続配線６４の配置精度は、半導体チップを回路配線基板上に実装するときの位置合せマークとなるため、半導体チップのボンディングパッドと同程度の寸法精度である±２０μｍ程度の寸法精度を有していることが好ましい。
【００３１】
一方、回路配線基板４１に搭載される第１の半導体チップ１、第２の半導体チップ２、第３の半導体チップ３には、１００μｍ□のボンディングパッド部分を除いてＰＳＧ（リン・シリカ・ガラス）とＳｉＮ（窒化シリコン）がパッシベーション膜として形成されている（図示せず。）。これらの半導体チップは本発明の主旨から一般的なものであり、その構造は何ら限定されるものではないが、本実施例では説明のため、第１の半導体チップとして１００μｍ□のボンディングパッドが半導体チップの周囲に添って、半導体チップのエッジ部分から内側１．５ｍｍの位置に２５６個配置されている１２ｍｍ×１２ｍｍ寸法を有するＲＩＳＣチップを用いた。なお、この第１の半導体チップはＢＳＧにより６２５μｍあった初期ウェハー厚が３００μｍのチップ厚に加工されている。同様に、第２の半導体チップとしては８０μｍ□のボンディングパッドが半導体チップの周囲に添って、半導体チップの内側１．５ｍｍの位置に１００個配置されている９ｍｍ×９ｍｍのＳＲＡＭチップを用いた。さらに、第３の半導体チップとしては９０μｍ□のボンディングパッドが半導体チップの周囲に添って、半導体チップの内側１．２ｍｍの位置に１５０個配置されている１０ｍｍ×８ｍｍのキャッシュコントローラを用いた。
【００３２】
さらに、これら第１の半導体チップ１、第２の半導体チップ２、第３の半導体チップ３には、公知の技術である、例えば蒸着法、電気めっき法などにより形成されたはんだバンプ４７が配置されている。なお、このバンプ電極の材質としては、はんだに限定されるものではなく、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｎｉ、Ｃｒ、Ｐｔ、Ｐｄから選択される金属またはこれら金属を主成分とする合金、またはＰｂ、Ｓｎ、Ｓｎ、Ａｇ、Ｓｂ、Ｉｎ、Ｂｉから選択される金属またはこれら金属を主成分とする合金であれば良い。本実施例では説明のため、すべての半導体チップに対してバンプ高さ５０μｍ±２μｍを有するＮｉ／Ｔｉ（３０００Å／１０００Å）バリアメタルが形成されているＰｂ／Ｓｎ＝６３／３７共晶はんだバンプを用いた。
【００３３】
次いで、各半導体チップを回路配線基板４１上に実装して半導体装置を製造するが、その製造方法は以下の通りである。
【００３４】
先ず、公知の技術であるハーフミラーを有して位置合せを行うフリップチップボンダーを用いて、各半導体チップはんだバンプ４７と回路配線基板４１上の回路配線で構成される電極端子の位置合せを行う。半導体チップは加熱機構を有するコレットに保持され、３５０℃の窒素雰囲気中で予備加熱されている。
【００３５】
次いで、半導体チップのバンプ電極４７と回路配線基板４１の端部接続配線６４からなる電極端子が接触された状態で、コレットをさらに下方移動して、圧力３０ｋｇ／ｍｍ２を加え、回路配線基板の電極端子とバンプ電極を機械的圧力が加わった状態で接触させる。さらにこの状態で温度を３７０℃まで上昇させてはんだを溶融させ、回路配線基板４１の電極端子と半導体チップのバンプ電極を接続する。
【００３６】
同様の方法を用いて、第２の半導体チップ２、第３の半導体チップ３を回路配線基板４１上にフリップチップ実装する。
【００３７】
このとき、第１の半導体チップ１、第２の半導体チップ２、第３の半導体チップ３は、各中心間が１５．５ｍｍとなっており、１２ｍｍ×１２ｍｍの第１の半導体チップ１、９ｍｍ×９ｍｍの第２の半導体チップ２、１０ｍｍ×８ｍｍの第３の半導体チップ３は、いずれも１５．５ｍｍ×１５．５ｍｍの領域に配置され、回路配線基板上に設置される仮想ダイシングライン４４は１５．５ｍｍ×１５．５ｍｍとなっている。さらに、以上の様に製造された回路配線基板４１上に各半導体チップがフリップチップ実装された半導体装置の半導体チップと回路配線基板４１の隙間寸法は、初期バンプ高さ５０μｍ±２μｍより全体平均で５μｍ小さい寸法の４５μｍ±２μｍを有していた。
【００３８】
次いで、この隙間部分に公知技術である、封止樹脂４８を配置することも可能である。封止する樹脂として、例えば、ビスフェノール系エポキシとイミダゾール効果触媒、酸無水物効果剤と球状の石英フィラを重量比で４５ｗｔ％含有するエポキシ樹脂を用いることができる。
【００３９】
さらに、仮想ダイシングライン４４部分である半導体チップ間領域と半導体チップ裏面を封止する樹脂４９として、例えばクレゾールノボラックタイプのエポキシ樹脂（ＥＣＯＮ−１９５ＸＬ；住友化学社製）１００重量部、硬化剤としてのフェノール樹脂５４重量部、充填剤としての熔融シリカ１００重量部、触媒としてのベンジルジメチルアミン０．５重量部、その他添加剤としてカーボンブラック３重量部、シランカップリング剤３重量部を粉砕、混合、溶融したエポキシ樹脂溶融体を用いることも可能であるが、その材料は限定されるものではない。
【００４０】
以上の様にして製造された２次元回路配線基板モジュールは、回路配線基板厚１．０ｍｍ、半導体チップ実装厚３５０μｍ、封止樹脂厚６５０μｍを有しており、２次元実装回路配線基板モジュールの基板総厚は２．０ｍｍとなっていた。
【００４１】
なお、この回路配線モジュール基板厚は必要により、以下の方法で薄型化できる。
【００４２】
具体的には、ガラスエポキシ基板またはエポキシ封止樹脂を回路配線基板主面の配線形成面または半導体チップ裏面部分まで機械的に研磨する。機械的研磨は、マクロ研磨により±５μｍまで均一化した後、ミクロ研磨により凹凸を±３ｍ程度以下の精度とすることが回路配線基板表面に形成する回路配線のパターン精度上は好ましい。マクロ研磨は、例えば５μｍ〜１０μｍ程度の粒径を有する酸化セリウム、または＃１０００程度の耐水研磨紙を用い、ミクロ研磨は０．３μｍ程度の粒径を有する酸化セリウムまたは酸化アルミナまたはダイヤモンドを用いることが好ましい。このとき、液体状の研磨ペーストを研磨剤とする湿式研磨法を用いると、ガラス繊維とエポキシ樹脂に研磨速度差が発生して凹凸が発生するため、仕上げのミクロ研磨にはダイヤモンドなどが埋め込まれたディスク盤を用いた乾式研磨法を用いることが好ましい。
【００４３】
以上に記載する研磨方法を用いることにより、回路配線基板モジュール厚は半導体チップ厚３５０μｍ、バンプ電極高さ４５μｍ、回路配線基板厚２０μｍを合わせた４１５μｍまで薄くすることができる。
【００４４】
なお、この薄型化された回路配線基板４１は異種デバイスが同一平面上に製造されるシステムＬＳＩウェハーとして取り扱うことができるため、以下の半導体製造プロセスによりウェハーレベルＣＳＰを製造することも可能である。
【００４５】
具体的には、上記の様な研磨により回路配線基板主面をはんだバンプが露出すまで研磨するものであるが、このとき回路配線基板主材は回路配線層を含んで完全に研磨除去されており、半導体チップ主面側には複数個のはんだバンプがエポキシ樹脂中に埋め込まれた状態となっているため、この露出しているはんだ露出面に対して、スクリーン印刷または蒸着または電気めっき法など公知技術によりはんだボールを形成してウェハーレベルＣＳＰを製造するものである。
【００４６】
さらに、半導体チップ主面側において複数個のはんだバンプがエポキシ樹脂中に埋め込まれた状態となっている回路配線基板に対して、公知の技術である多層配線技術を用いて回路配線基板上に任意の回路配線を形成することも可能である。この多層配線プロセスを適応した後、上記のはんだボール形成工程を追加することで半導体チップ全面にはんだボールがアレイ状に配置されたウェハーレベルＢＧＡを形成することもできる。従って本発明は、半導体ベアチップをウェハースケールに再構築する技術であるため、従来まで加工が困難であった半導体ベアチップに対しても半導体製造プロセスを可能にする極めて有効な技術である。
【００４７】
次いで、図１に示すように、ウェハースケールに再製造された第１の半導体チップ１、第２の半導体チップ２、第３の半導体チップ３の配置された回路配線基板４に設定されている仮想ダイシングライン５に添って、公知の技術によりダイシングを行い、第１の半導体チップ１、第２の半導体チップ２、第３の半導体チップ３を各々１５．５ｍｍ×１５．５ｍｍの半導体チップユニットとして分割する。このとき、分割する回路配線基板４として、回路配線基板総厚２．０ｍｍの回路配線基板モジュールを使用することも可能であるが、本実施例では説明のため、研磨により全体が０．９５ｍｍに薄型化されているものを用いた。具体的な各部品厚は、回路配線基板０．５ｍｍ、半導体チップ厚３５０μｍ、バンプ高さ４５μｍ、裏面封止樹脂厚５５μｍである。さらに、分割された半導体チップユニットの端部には、各半導体チップのボンディングパッドと電気的に接続されている配線幅１００μｍ、配線厚５０μｍのＣｕ回路配線である端部接続配線６４が露出している。
【００４８】
次いで、図２に示すように、上記の第１の半導体チップユニット２３、第２の半導体チップユニット２４、第３の半導体チップユニット２５を空間方向に３次元実装する。積層はダイシングにより分割された１５．５ｍｍ□の半導体チップユニットの外形寸法を基準に機械的な位置合せで行う。一般的にダイシング精度は±１０μｍ程度であり、特定の回路配線基板から分割された半導体チップユニットの公差は同一となっているため、幅１００μｍの回路配線を所定の位置に合わせることに問題はない。
【００４９】
この３次元積層化に必要な位置合せ方法として、積層される半導体チップユニットを構成する回路配線基板モジュール上に公知の位置合せマークを有して、公知の技術であるハーフミラーを用いた方法を用いることができるが、半導体チップを垂直配置してＣｕ配線から構成される側面電極を位置合せマークとして積層化することも可能である。
【００５０】
各半導体チップユニットの積層化には、半導体チップユニットを構成している封止樹脂と同一組成であることが熱ストレスを緩和する接続信頼性は好ましい。従って、本実施例では積層化する封止樹脂４９として、クレゾールノボラックタイプのエポキシ樹脂（ＥＣＯＮ−１９５ＸＬ；住友化学社製）１００重量部、硬化剤としてのフェノール樹脂５４重量部、充填剤としての熔融シリカ１００重量部、触媒としてのベンジルジメチルアミン０．５重量部、その他添加剤としてカーボンブラック３重量部、シランカップリング剤３重量部を粉砕、混合、溶融したエポキシ樹脂溶融体を用いた。積層化される封止樹脂の接着層厚としては１００μｍ厚を確保した。
【００５１】
次いで、積層化された各半導体チップユニットの外形寸法を規格化するため、積層化された３次元ブロックの側面部分を機械的に研磨する。本実施例では、ダイシング公差を考慮して回路配線基板から分割した１５．５ｍｍ□の半導体チップユニットを１５．０ｍｍ□まで研磨した。研磨方法は特に限定されるものではないが、本実施例では説明のため上記の半導体チップユニットを構成する回路配線基板を薄型するために用いた方法と同等の方法で研磨を行った。
【００５２】
以上の様な工程を実施することで、図４に示す様な、１５．０ｍｍＷ×１５．０ｍｍＨ×１５．０ｍｍＤの３次元実装型ブロックモジュールを製造した。
【００５３】
次いで、以上の様に製造した本発明による半導体装置を評価したところ以下の結果を得た。
【００５４】
図５は、本発明に係る半導体装置の効果を説明するための図である。すなわち、本発明による半導体装置の実施例を説明するために用いた１２ｍｍ×１２ｍｍの第１の半導体チップ、９ｍｍ×９ｍｍの第２の半導体チップ、１０ｍｍ×８ｍｍの第３の半導体チップを、図２に示すように、１５．５ｍｍ□の半導体チップユニット２１、２２、２３として形成した後、図４に示すように、１５．０ｍｍＷ×１５．０ｍｍＨ×１５．０ｍｍＤの３次元実装ブロックモジュール３１として製造した半導体装置の実装密度を他の実装技術と比較した結果である。
【００５５】
図から明らかな様に、従来技術である２次元実装技術では、搭載する半導体チップ数の増加に伴い実装密度は低下する。これは、半導体チップを実装する場合に必要となる周辺回路領域が極めて大きく、回路配線基板に搭載する半導体チップ数の増加に伴い周辺回路領域が増加して実装密度を低下させているためである。
【００５６】
ところが、直線「Ｓｉブロック化」で示すように、同一寸法の半導体メモリチップを積層化して、例えばシリコンディスクなどを製造する場合（Ｓｉブロック化）は、搭載する半導体チップ数に正比例して実装密度は極めて向上する。これは、積層化する半導体チップがすべて同一寸法であり、半導体チップの相互配線領域を積層化ブロック側面に配置することにより、半導体チップ間の積層配線領域を究極的に最小化できるためである。但し、この様な同一寸法の半導体チップを積層化する技術は、その適用製品が限定されるため、一般的には多種の機能を有する異種寸法の半導体チップを積層化することが行われている。具体的な積層化構造としてＭＣＭ回路配線基板（ＭＣＭ）、ＴＣＰを積層化した場合（ＴＣＰ）は、実装密度としては２次元実装では実現不可能な１以上の領域を示すものの、回路配線基板の回路配線領域、パッケージ封止領域は必ずしも無視できるものではないため、同一寸法の半導体チップを積層化する場合と比較して実装密度の向上には限界がある。
【００５７】
これに対して本発明による構造では、ＭＣＭ回路配線基板、ＴＣＰを積層化する場合に発生する回路配線基板領域、パッケージ封止領域による実装密度低下の問題を有さない半導体チップユニット構造を積層化単位としているため、その実装密度を最も高密度化が可能な同一寸法チップの積層化の値まで近づけることが可能になっている。
【００５８】
従って、半導体チップを３次元積層ブロックモジュールとして実装する半導体装置において、本発明は半導体チップの外形寸法が相互に異なる異種の半導体チップに対して容易に高密度化できる有効性の高いものであることが確認された。なお、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々に変更可能である。例えば、本実施例中では積層化される半導体チップは３種類について記載したが、積層化される半導体チップ数については特に限定されるものではなく、半導体チップが厚み方向に少なくとも複数チップ積層化されている構造であれば良い。さらに、当然ながら、半導体チップ間に配置する封止樹脂、回路配線基板と接続するボール電極についても限定されるものではない。
【００５９】
【発明の効果】
本発明によれば、少なくとも複数個の半導体チップが回路配線基板に搭載された半導体装置において、半導体チップのボンディングパッドには外部端子と電気的接続を可能にする金属が露出されていることと、半導体チップの裏面または側面の少なくとも１方が絶縁性樹脂により固定されていることと、回路配線基板に配置した半導体チップ間には半導体チップを一定寸法の半導体チップユニットとして分割する仮想ダイシングライン領域が設定されているため、ベアチップ状態の半導体チップを２次元回路配線基板モジュールとして再構築する構成となっている。これにより市販のベアチップ状態の半導体チップに対しても従来までの半導体製造プロセスが容易に適用でき、半導体チップ上のバンプ形成、多層配線形成などが可能になり、良品半導体チップによるウェハー再構築のため、製品歩留りを容易に向上できる。
【００６０】
特に本発明によれば、回路配線基板に搭載される半導体チップのうち少なくとも１つは相互に半導体チップサイズが異なることと、分割される半導体チップユニットは半導体チップユニットサイズが相互に同じであることと、前記半導体チップユニットには外部端子と電気的接続を可能にする金属配線が端部まで形成されているため、回路配線基板上の仮想ダイシングラインに添って半導体チップを半導体チップユニットとして分割することにより、チップサイズの異なる異種デバイスの外形寸法を一定寸法に規格化でき、ブロックモジュール型半導体装置として３次元実装する場合に必要となる半導体チップ外形寸法の規格化を容易に実現できるものである。
【００６１】
さらに、本発明によれば半導体チップユニットは少なくとも複数個積層化されて３次元実装型ブロックモジュールを形成していることと、半導体チップユニット上に形成される外部端子との接続を可能にする金属配線がブロックモジュール側面のうち少なくとも１つの面に露出されていることと、露出した金属配線による電極端子が前記ブロックモジュール側面にアレイ状に配置されているため、これまで多層配線形成の困難であった３次元実装ブロック側面領域に容易に多層配線形成が容易に可能となり、平面的２次元実装に比較して極めて実装密度の高い異種デバイスの３次元実装を可能にする半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法を示す斜視図。
【図２】本発明に係る半導体装置の実施例を示す断面構成図。
【図３】本発明に係る半導体装置の製造方法を説明するための工程図。
【図４】本発明に係る半導体装置である３次元実装モジュールの一例を示す斜視図。
【図５】本発明に係る半導体装置の効果を説明するための従来技術の図。
【図６】従来の技術を説明するための図。
【図７】従来の技術を説明するための図。
【図８】従来の技術を説明するための図。
【図９】従来の技術を説明するための図。
【図１０】従来の技術を説明するための図。
【符号の説明】
１ 第１半導体チップ
２ 第２半導体チップ
３ 第３半導体チップ
４ 回路配線
５ 仮想ダイシングライン
２１ 第１半導体チップユニット
２２ 第２半導体チップユニット
２３ 第３半導体チップユニット
２４ 規格化寸法
２５ 積層ユニット
３１ ３次元実装ブロックモジュール
３２ ブロック側面配線電極
４１ 回路配線基板
４２ 回路配線
４３ ソルダーレジスト
４４ 仮想ダイシングライン
４５ ボンディングパッド
４６ パッシベーション膜
４７ はんだバンプ
４８ フリップチップ封止樹脂
４９ 半導体装置封止樹脂
５０ はんだボール
６１ ボール電極端子
６２ ボール電極
６３ 端部絶縁層
６４ 端部接続配線
６５ パッシベーション膜
６６ バンプ接続配線
６７ バンプ金属
６８ 貫通孔
６９ 金属配線
７０ サポート基板
７１ 封止樹脂
７２ インナーリード
７３ バンプ電極
７４ ポリイミド
７５ 第１テープキャリアパッケージ
７６ 第２テープキャリアパッケージ
７７ 第３テープキャリアパッケージ
７８ 回路配線層
７９ 回路配線基板接続バンプ
８０ 封止樹脂
８１ はんだバンプ
８２ バリアメタル
８３ 電極接続端子
８４ バリアメタル
Claims (2)
- 外部端子との電気的接続を可能にする金属配線が形成されている回路配線基板上に、チップサイズが異なる複数個の半導体チップをそれらのボンディングパッドが前記金属配線に接続されるように配列搭載する工程と、前記回路配線基板を、その裏面から研磨することによりその厚さを薄くした後、前記複数個の半導体チップ間に設定された仮想ダイシングラインに沿って分割し、それぞれ前記金属配線が端部まで形成され、前記半導体チップの裏面または側面が絶縁性樹脂により固定された、ほぼ同一寸法に規格化された複数個の半導体チップユニットを形成する工程と、これらの半導体チップユニットが積層され、前記金属配線端部がアレイ状に露出された側面を機械的に研磨する工程と、を備えていることを特徴とする半導体装置の製造方法。
- 外部端子との電気的接続を可能にする金属配線が端部まで形成された同一寸法に規格化された複数の回路配線基板上に、異なるチップサイズの半導体チップがそれらのボンディングパッドが前記金属配線に接続されるように搭載されるとともに、前記半導体チップの裏面または側面が絶縁性樹脂により前記回路配線基板上に固定された複数個の半導体チップユニットと、これらの半導体チップユニットが積層され、前記金属配線端部が側面にアレイ状に露出された３次元実装ブロックモジュールと、を備えていることを特徴とする半導体装置。
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