JP5420505B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造技術に関し、特に、複数の半導体チップを同一の配線基板上に搭載したマルチチップモジュール(Multi-Chip Module;ＭＣＭ)またはマルチチップパッケージ(Multi-Chip Package;ＭＣＰ)に適用して有効な技術に関する。
フラッシュメモリやＤＲＡＭ(Dynamic Random Access Memory)などのメモリＬＳＩを大容量化する対策の一つとして、これらのメモリＬＳＩが形成された半導体チップ（メモリチップ）を積層して単一のパッケージに封止したメモリ・モジュール構造が種々提案されている。
例えば特開平４−３０２１６４号公報（特許文献１）は、一つのパッケージ内に同一機能、同一サイズの複数の半導体チップを絶縁層を介して階段状に積層し、それぞれの半導体チップの階段状部分に露出したボンディングパッドとパッケージのインナーリードとをワイヤを介して電気的に接続したパッケージ構造を開示している。
また、特開平１１−２０４７２０号公報（特許文献２）は、絶縁性基板上に熱圧着シートを介して第１の半導体チップを搭載し、この第１の半導体チップ上に熱圧着シートを介して、外形寸法が第１の半導体チップよりも小さい第２の半導体チップを搭載し、第１および第２の半導体チップのボンディングパッドと絶縁性基板上の配線層とをワイヤを介して電気的に接続し、第１および第２の半導体チップとワイヤとを樹脂により封止したパッケージ構造を開示している。
特開平４−３０２１６４号公報 特開平１１−２０４７２０号公報
本発明者らは、一つのパッケージ内に複数個の半導体チップ（以下、単にチップという）を搭載したマルチチップモジュールを開発している。
本発明者らが開発中のマルチチップモジュールは、ＤＲＡＭ(Dynamic Random Access Memory)が形成されたチップと、フラッシュメモリが形成されたチップと、高速マイクロプロセッサ（ＭＰＵ：超小型演算処理装置）が形成されたチップとを単一の樹脂パッケージ内に封止することによって、複数個のメモリチップを樹脂封止した従来のメモリ・モジュールよりも汎用性が高いシステムを実現しようとするものである。
また、このマルチチップモジュールは、実装面積を縮小するために、３個のチップのうち、ＤＲＡＭが形成されたチップとフラッシュメモリが形成されたチップとをパッケージ基板の主面上に並べて配置し、フリップチップ方式によって実装する。また、マイクロプロセッサが形成された第３のチップは、上記２個のメモリチップの上に積層し、ワイヤボンディング方式によって実装する。
ところが、上記のような構造のマルチチップモジュールは、高密度実装の観点から、並べて配置した２個のメモリチップの間隔が数１０μｍ程度と極めて狭く、しかもこれら２個のメモリチップの上に第３のチップが積層されるため、これら３個のチップをモールド樹脂で封止しようとすると、２個のメモリチップの隙間にモールド樹脂が入り難いという問題がある。
一般に、モールド樹脂中には、モールド樹脂の熱膨張係数をシリコンチップのそれに近づけるために、シリカフィラーが混入されている。しかし、このシリカフィラーの粒径（例えば７０〜１００μｍ）は、上記した２個のメモリチップの間隔（数１０μｍ）よりも大きいため、これがメモリチップの隙間にモールド樹脂が充填され難いという原因の一つになっている。
２個のメモリチップの隙間がモールド樹脂で充填されないと、そこに空気溜まり（ボイド）が生じるため、ボイド内の空気の熱膨張が繰り返されることに起因して、ボイドを中心にモールド樹脂とチップの剥離が広がり、例えば、ＭＣＰを実装基板に半田リフロー技術を用いて実装する時に、パッケージクラックを引き起こす虞れがある。
本発明の目的は、複数個のチップを配線基板に搭載してその主面を樹脂封止したマルチチップモジュールの信頼性、高密度実装化、低コスト化を促進させる技術を提供することにある。
本発明の他の目的は、複数個のチップの上に他のチップを積層して樹脂封止したマルチチップモジュールの信頼性を向上させる技術を提供することにある。
本発明の他の目的は、複数個のチップの上に他のチップを積層して樹脂封止したマルチチップモジュールの製造コストを低減することのできる技術を提供することにある。
本発明の他の目的は、複数個のチップの上に他のチップを積層して樹脂封止したマルチチップモジュールの製造技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置の製造方法は、
（ａ）複数のパッケージ基板形成領域と、前記複数のパッケージ基板形成領域のそれぞれに形成された複数の表面側電極パッドと、前記複数の表面側電極パッドのそれぞれの表面に形成されたメッキ膜と、前記メッキ膜を形成するために前記複数のパッケージ基板形成領域のそれぞれに形成された複数の電解メッキ用の配線とを有する配線基板を準備する工程と、
（ｂ）複数の半導体チップを前記複数のパッケージ基板形成領域に、それぞれ搭載する工程と、
（ｃ）前記複数の半導体チップのそれぞれの複数のボンディングパッドと、前記複数のパッケージ基板形成領域のそれぞれの前記複数の表面側電極パッドとを、複数の導電性部材を介してそれぞれ電気的に接続する工程と、
（ｄ）前記工程（ｃ）の後、前記複数の半導体チップを樹脂により一括して封止することによって、前記配線基板上に樹脂封止体を形成する工程と、
（ｅ）前記工程（ｄ）の後、前記樹脂封止体および前記配線基板を、前記複数のパッケージ基板形成領域に対応して切断することによって、複数の半導体パッケージを形成する工程とを含み、
前記複数の電解メッキ用の配線のそれぞれの一部は、前記工程（ｄ）に先立って切断される。
本発明による半導体装置は、
表面、前記表面に形成されたボンディングパッド、前記ボンディングパッドに形成されたメッキ膜、および前記表面とは反対側の裏面を有する配線基板と、
主面、前記主面に形成された電極パッドを有し、前記配線基板の前記表面上に搭載された半導体チップと、
前記半導体チップの前記電極パッドと、前記配線基板の前記ボンディングパッドとを接続するボンディングワイヤと、
前記半導体チップ、前記ボンディングワイヤおよび前記配線基板の前記表面を封止するモールド樹脂と、
前記配線基板の前記裏面に形成され、前記配線基板の前記ボンディングパッドと電気的に接続されたバンプ電極とを含み、
前記配線基板および前記モールド樹脂は、ダイシングブレードを用いて切断することによって形成された側面を有し、
前記配線基板は、前記メッキ膜を形成するために、前記ボンディングパッドと電気的に接続され、前記側面に向かって延在する電解メッキ用の配線を有し、
前記配線の端部は、前記側面より内側に位置している。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
半導体チップが搭載される配線基板の表面のボンディングパッドにメッキ膜が施された半導体装置の信頼性を向上させることができる。
本発明の一実施形態である半導体装置の平面図である。 本発明の一実施形態である半導体装置の断面図である。 本発明の一実施形態である半導体装置の平面図である。 本発明の一実施形態である半導体装置の製造に用いるマルチ配線基板の平面図である。 本発明の一実施形態である半導体装置の製造に用いるマルチ配線基板の平面図である。 図５に示すマルチ配線基板の要部拡大平面図である。 図５に示すマルチ配線基板の要部拡大断面図である。 図５に示すマルチ配線基板の要部拡大平面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大平面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大平面図である。 本発明の一実施形態である半導体装置の製造に用いる半導体チップの平面図である。 本発明の一実施形態である半導体装置の製造に用いる半導体チップの平面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大平面図である。 本発明の一実施形態である半導体装置の製造に用いる半導体チップの平面図である。 本発明の一実施形態である半導体装置の製造方法を示す半導体ウエハの斜視図である。 本発明の一実施形態である半導体装置の製造方法を示す半導体ウエハの側面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大平面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の平面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の他の実施形態である半導体装置の製造に用いる半導体チップの平面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大平面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の他の実施形態である半導体装置の断面図である。 図３８の一部を拡大して示す断面図である。 本発明の他の実施形態である半導体装置のピン（端子）配置図である。 本発明の他の実施形態である半導体装置におけるテストピンの配置を示すマルチ配線基板の平面図である。 本発明の他の実施形態である半導体装置におけるアドレスピン群とデータピン群の配置を示すマルチ配線基板の平面図である。 メモリチップのアドレスピン群とデータピン群の配置を示す平面図である。 本発明の他の実施形態である半導体装置におけるメモリチップの最適実装方向を示す平面図である。 （ａ）〜（ｃ）は、本発明の他の実施形態である半導体装置におけるメモリチップの最適実装方向を示す概略平面図である。 本発明の他の実施形態である半導体装置の断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
図１は、本実施形態の半導体装置の上面を示す平面図、図２は、この半導体装置の断面図、図３は、この半導体装置の下面を示す平面図である。
本実施形態の半導体装置は、パッケージ基板１の主面上に３個のチップ２Ａ、２Ｂ、２Ｃを実装し、これらのチップ２Ａ、２Ｂ、２Ｃをモールド樹脂３で封止したマルチチップモジュール（ＭＣＭ）である。３個のチップ２Ａ〜２Ｃのうち、２個のチップ２Ａ、２Ｂは、パッケージ基板１の主面上に並べて配置され、それらの主面に形成された複数個のＡｕバンプ４を介してパッケージ基板１の配線５と電気的に接続されている。すなわち、チップ２Ａ、２Ｂのそれぞれは、フリップチップ方式によって実装されている。
チップ２Ａ、２Ｂの主面（下面）とパッケージ基板１の主面との隙間には、アンダーフィル樹脂（封止樹脂）６が充填されている。チップ２Ａは、例えば複数の記憶素子を有する記憶回路を含むＤＲＡＭが形成されたシリコンチップであり、チップ２Ｂは、例えばフラッシュメモリが形成されたシリコンチップである。
チップ２Ｃは、２個のチップ２Ａ、２Ｂを跨ぐように配置され、接着剤７によってチップ２Ａ、２Ｂの上面に接着されている。チップ２Ｃの主面に形成されたボンディングパッド１３は複数本のＡｕワイヤ８によってパッケージ基板１のボンディングパッド９と電気的に接続されている。すなわち、チップ２Ｃは、ワイヤボンディング方式によって実装されている。チップ２Ｃは、例えばプログラムで動作するプロセッサ回路を含む高速マイクロプロセッサ（ＭＰＵ：超小型演算処理装置）が形成されたシリコンチップである。
上記３個のチップ２Ａ、２Ｂ、２Ｃを実装するパッケージ基板１は、ガラス繊維を含んだエポキシ樹脂（ガラス・エポキシ樹脂）のような汎用樹脂を主体として構成された多層配線基板であり、その主面（上面）、下面および内部に４〜６層程度の配線５が形成されている。
パッケージ基板１の下面には、上記配線５と電気的に接続された複数の電極パッド１０がアレイ状に配置されており、それぞれの電極パッド１０には、マルチチップモジュール（ＭＣＭ）の外部接続端子を構成する半田バンプ１１が接続されている。マルチチップモジュール（ＭＣＭ）は、これらの半田バンプ１１を介して電子機器の配線基板などに実装される。パッケージ基板１の主面および下面には、配線５とチップ２Ａ、２Ｂとの接続部、ボンディングパッド９、電極パッド１０などの表面を除き、エポキシ系樹脂やアクリル系樹脂などからなるソルダレジスト（絶縁膜）１２がコーティングされている。
上記マルチチップモジュール（ＭＣＭ）の寸法の一例を説明すると、パッケージ基板１の外形寸法は、縦×横＝１３ｍｍ×１３ｍｍ、厚さ０．３ｍｍである。パッケージ基板１に実装されたチップ２Ａ、２Ｂ、２Ｃの厚さは、それぞれ０．１５ｍｍ、並んで配置された２個のチップ２Ａ、２Ｂの間隔は、２０μｍ〜１００μｍである。チップ２Ａ、２Ｂ、２Ｃを封止するモールド樹脂３の厚さは、０．６６ｍｍ、モールド樹脂３の上面から半田バンプ１１の下端までの距離、すなわちマルチチップモジュール（ＭＣＭ）の実装高さは、１．４６８ｍｍである。
次に、上記のように構成された本実施形態の半導体装置の製造方法を図４〜図２６を用いて工程順に説明する。
図４〜図８は、マルチチップモジュール（ＭＣＭ）の製造に使用する長方形の基板（以下、マルチ配線基板またはマルチ配線基板１００という）を示している。図４は、このマルチ配線基板１００の主面（チップ実装面）を示す全体平面図、図５は、裏面を示す全体平面図である。また、図６は、マルチ配線基板１００の一部を示す平面図と側面図、図７は、マルチ配線基板１００の一部を示す断面図、図８は、マルチ配線基板１００の一部（パッケージ基板１個分の領域）を示す拡大平面図である。
マルチ配線基板１００は、前記パッケージ基板１の母体となる基板である。このマルチ配線基板１００を図４、図５に示すダイシングラインＬに沿って格子状に切断（ダイシング）、個片化することにより、複数個のパッケージ基板１が得られる。図に示すマルチ配線基板（マルチ配線基板）１００の場合は、その長辺方向が６ブロックのパッケージ基板形成領域に区画され、短辺方向が３ブロックのパッケージ基板形成領域に区画されているので、３×６＝１８個のパッケージ基板１が得られる。
上記マルチ配線基板１００は、ガラス・エポキシ樹脂のような汎用樹脂を主体として構成された多層配線基板である。マルチ配線基板１００の主面には、配線５およびボンディングパッド９が形成されており、裏面には、電極パッド１０が形成されている。また、マルチ配線基板１００の内層には、複数層の配線５が形成されている。パッケージ基板１を、安価な汎用樹脂を使って製造することにより、マルチチップモジュール（ＭＣＭ）の製造原価を低減することができる。
マルチ配線基板１００の主面の配線５およびボンディングパッド９と、裏面の電極パッド１０は、マルチ配線基板１００の両面に貼り付けたＣｕ箔をエッチングすることによって形成される。マルチ配線基板１００の主面の配線５のうち、ソルダレジスト１２で覆われていない領域、すなわちチップ２Ａ、２ＢのＡｕバンプ４が接続される領域の表面には、ＮｉおよびＡｕのメッキが施されている。また、ボンディングパッド９の表面および電極パッド１０の表面にも、ＮｉおよびＡｕのメッキが施されている。これらのメッキは、無電解メッキ法で形成することもできるが、無電解メッキ法で形成したメッキ層は膜厚が薄く、ボンディングパッド９上にＡｕワイヤ４を接続したときに十分な接着強度が確保し難いので、上記ＮｉおよびＡｕのメッキは、無電解メッキ法よりも膜厚を厚くすることのできる電解メッキ法で形成される。
配線５、ボンディングパッド９および電極パッド１０の表面に電解メッキ法でＮｉおよびＡｕのメッキを施す場合は、配線５、ボンディングパッド９および電極パッド１０がマルチ配線基板１００の全域で導通した状態でメッキ処理を行い、次いで、ダイシングラインＬ上の配線５をルータで切断した後、各パッケージ基板形成領域の導通試験を行う。そのため、図６および図７に示したように、マルチ配線基板１００の主面のダイシングラインＬには、この領域の配線５をルータで切断したときの溝１０１が残っている。前記ルータ加工により、導通試験を行うための各パッケージ基板間の連続して形成された配線が切断されるので、導通試験が個別にでき、また、マルチ配線基板１００を完全に切り離さないので、一括モールド工程やその後の基板搬送処理が容易にできる。切断された配線の端部が溝１０１の側面から露出している。
図８に示すように、パッケージ基板形成領域の周辺部には、チップ実装領域を囲むように複数のボンディングパッド９が形成されている。ボンディングパッド９は、パッケージ基板形成領域の４辺に沿って２列に配置されている。ボンディングパッド９とチップ実装領域との間には、チップ実装領域を囲むようにダム領域１６が設けられている。このダム領域１６は、ソルダレジスト１２が形成されていない領域であり、その内側および外側のソルダレジスト１２が形成された領域よりも表面の高さが低くなっているため、チップ２Ａ、２Ｂの下部にアンダーフィル樹脂６を充填する際、このアンダーフィル樹脂６がパッケージ基板形成領域の周辺部、すなわちボンディングパッド１３が形成された領域に流れるのを防ぐ機能を持っている。
上記マルチ配線基板１００を使ってマルチチップモジュール（ＭＣＭ）を製造するには、図９（パッケージ基板２個分の領域を示す断面図）および図１０（パッケージ基板１個分の領域を示す拡大平面図）に示すように、マルチ配線基板１００の主面のチップ実装領域に樹脂テープ６ａを貼り付ける。樹脂テープ６ａは、例えば粒径３μｍ程度のシリカを分散させた熱硬化型エポキシ系樹脂からなるもので、あらかじめ２個のチップ（チップ２Ａ、２Ｂ）とほぼ同じ寸法となるように裁断しておく。樹脂テープ６ａは、樹脂中に導電性の微粉末を分散させた異方性導電性樹脂（ＡＣＦ）などで構成することもできる。樹脂テープ６ａは、各半導体チップ２Ａ、２Ｂとほぼ同じ寸法の２枚の分割されたテープを用いてもよい。
なお、大気中に放置したマルチ配線基板１００には大気中の水分が浸入しているため、そのまま樹脂テープ６ａを貼り付けると、両者の接着性が低下する虞れがある。従って、マルチ配線基板１００の主面に樹脂テープ６ａを貼り付ける際には、その直前にマルチ配線基板１００をベークして水分を除去しておくことが望ましい。ベーク条件は、例えば１２５℃、２時間程度である。また、上記ベーク処理に続いてマルチ配線基板１００をプラズマ処理し、その表面を活性化することにより、樹脂テープ６ａとマルチ配線基板１００との接着性をさらに向上させることができる。
次に、図１１および図１２に示すように、マルチ配線基板１００の主面に貼り付けた樹脂テープ６ａの上に２個のチップ２Ａ、２Ｂをフェイスダウン方式で搭載する。このとき、チップ２Ａとチップ２Ｂの隙間を２０μｍ〜１００μｍ程度に設定する。樹脂テープ６ａに含まれるシリカの粒径は３μｍ程度であるため、チップ２Ａとチップ２Ｂの隙間を２０μｍまで狭くしても、この隙間にアンダーフィル樹脂６を充填させることができる。他方、チップ２Ａとチップ２Ｂの隙間が広すぎると、この隙間がアンダーフィル樹脂６で完全に充填されなくなり、後のモールド工程でこの隙間に空気溜まり（ボイド）が生じることがある。また、チップ２Ａとチップ２Ｂの隙間を広くすることは個々の配線基板の面積を大きくすることを意味し、高密度実装を阻害するものである。
図１３に示すように、ＤＲＡＭが形成されたチップ２Ａの主面には、あらかじめボールボンディング法を用いてＡｕバンプ４を形成しておく。また、図１４に示すように、フラッシュメモリが形成されたチップ２Ｂの主面にも、同様の方法でＡｕバンプ４を形成しておく。これらのＡｕバンプ４は、ウエハプロセスの最終工程で形成する。すなわち、通常のウエハプロセスが完了した後、ウエハのボンディングパッド上にボールボンディング法を用いてＡｕバンプ４を形成し、その後、ウエハをダイシングすることによって、個片化されたチップ２Ａ、２Ｂを得る。
通常、ＤＲＡＭのボンディングパッドは、チップの中央に一列に配置されるが、フラッシュメモリのボンディングパッドは、チップの短辺に沿って２列に配置される。そのため、ＤＲＡＭのボンディングパッドは、フラッシュメモリのそれに比べてパッドのピッチが狭くなり、それに伴ってパッドの径も小さくなる（例えばフラッシュメモリの端子ピッチが１５０μｍの場合、ＤＲＡＭのそれは８５μｍ程度である）。従って、ＤＲＡＭのボンディングパッド上にＡｕバンプ４を形成するときは、径の細い（例えば直径２０μｍ）のＡｕ線を使用し、フラッシュメモリのボンディングパッド上にＡｕバンプ４を形成するときは、径の太い（例えば直径３０μｍ）のＡｕ線を使用するのが通常である。
しかし、本実施形態のマルチチップモジュール（ＭＣＭ）は、２個のチップ２Ａ、２Ｂの上に第３のチップ２Ｃを積層するので、チップの厚さおよびＡｕバンプ４の径を２個のチップ２Ａ、２Ｂで同じにすることによって、両者の実装高さを揃える必要がある。従って、本実施形態では、フラッシュメモリのボンディングパッド上にＡｕバンプ４を形成するときに使用するＡｕ線は、ＤＲＡＭのボンディングパッド上にＡｕバンプ４を形成するときに使用するＡｕ線と同じ径（例えば直径２０μｍ）のものを使用する。この場合、ソルダレジスト１２の厚さ（例えば２５μｍ）を考慮すると、細いＡｕ線を使って形成したＡｕバンプ４は、ボンディングパッドとの接触面積が少なり、接触不良を起こす可能性がある。そこで本実施形態では、Ａｕバンプ４とボンディングパッドとの接触面積を確保するために、Ａｕバンプ４の上にＡｕバンプ４を重ねてボンディングする多段バンプ構造を採用する。
次に、図１５に示すように、２個のチップ２Ａ、２Ｂの上に底面が平坦なヒートツール（ヒートブロックとも言う）１０２を押し当てる。ヒートツール１０２の加圧圧力は、例えば１５ｋｇ／１０ｍｍ２、温度は例えば２３５℃である。これにより、樹脂テープ６ａが溶融し、チップ２Ａ、２Ｂとマルチ配線基板１００の隙間、およびチップ２Ａとチップ２Ｂの隙間にアンダーフィル樹脂６が充填されると共に、チップ２Ａ、２ＢのＡｕバンプ４とマルチ配線基板１００の配線５（図１５には示さない）とが電気的に接続される。アンダーフィル樹脂６は、チップ２Ａ、２Ｂの主面（半導体素子および電極（ボンデイングパッド）形成面）の保護する、チップ２Ａ、２Ｂをマルチ配線基板１００に接着する、バンプ電極４とマルチ配線基板１００の電極パッドの接続強度を確保する等の目的で形成される。
このように、本実施形態では、チップ２Ａ、２Ｂとほぼ同じ寸法に加工した樹脂テープ６ａを溶融させることによって、チップ２Ａ、２Ｂとマルチ配線基板１００の隙間、およびチップ２Ａとチップ２Ｂの隙間にアンダーフィル樹脂６を充填する。この方法によれば、例えばチップ２Ａ、２Ｂの周辺にディスペンサを使って液状のアンダーフィル樹脂を供給する充填方法に比べた場合、アンダーフィル樹脂６がチップ２Ａ、２Ｂの周囲にはみ出す量を少なくすることができるので、チップ２Ａ、２Ｂを囲むように配置されたマルチ配線基板１００上のボンディングパッド９がアンダーフィル樹脂６で覆われることはない。
次に、図１６および図１７に示すように、２個のチップ２Ａ、２Ｂの上にチップ２Ｃを搭載する。図１８に示すように、マイクロプロセッサが形成されたチップ２Ｃの主面には、その４辺に沿ってボンディングパッド１３が形成されている。ボンディングパッド１３の数は、チップ２Ａやチップ２Ｂに形成されたボンディングパッドの数よりも多い。このようにボンディングパッド数が比較的少ないチップをバンプ電極によってフェースダウン実装し、ボンディングパッド数が比較的多いチップをワイヤボンデイングによりフェースアップ実装することによって、配線基板の配線密度（配線ピッチ）や配線引き回しを低減し、低コストで高密度実装されたパッケージを提供できる。
チップ２Ｃは、マルチ配線基板１００とチップ２Ｃとを接続するＡｕワイヤ８の長さが出来るだけ均一になるよう、各パッケージ基板形成領域の中央に配置する。また、チップ２Ｃの裏面には、あらかじめチップ２Ｃと同じ寸法に裁断されたテープ状の接着剤７を貼り付けておく。チップ２Ｃの裏面にテープ状の接着剤７を貼り付けるには、例えば図１９および図２０に示すように、通常のウエハプロセスが完了したウエハ１４の裏面にダイシングテープ１５を貼り付ける際、ウエハ１４とダイシングテープ１５との間にテープ状の接着剤７を挟み込み、この状態でウエハ１４をダイシングすることによってチップ２Ｃを得る。その後、チップ２Ｃの裏面のダイシングテープ１５を除去すると、チップ２Ｃの裏面にチップ２Ｃと同寸法の接着剤７が残る。接着剤７は、例えばポリイミド樹脂系の接着剤を使用する。
次に、マルチ配線基板１００を加熱炉内で１８０℃、１時間程度加熱する。この加熱処理により、接着剤７が軟化し、チップ２Ａ、２Ｂの上にチップ２Ｃが接着される。
次に、図２１および図２２に示すように、マルチ配線基板１００のボンディングパッド９とチップ２Ｃのボンディングパッド１３（図２１、２２には示さない）とをＡｕワイヤ８で接続する。Ａｕワイヤ８の接続は、例えば超音波振動と熱圧着とを併用したワイヤボンダを使用して行う。
次に、図２３および図２４に示すように、マルチ配線基板１００をモールド金型（図示せず）に装着し、マルチ配線基板１００の主面全体を一括して樹脂封止する。モールド樹脂３は、例えば粒径７０μｍ〜１００μｍ程度のシリカを分散させた熱硬化型エポキシ系樹脂からなる。前述したように、チップ２Ａ、２Ｂとマルチ配線基板１００の隙間、およびチップ２Ａとチップ２Ｂの隙間には、あらかじめアンダーフィル樹脂６が充填されているので、マルチ配線基板１００の主面を樹脂封止したときに、これらの隙間に空気溜まり（ボイド）が生じることはない。
次に、図２５に示すように、マルチ配線基板１００の裏面の電極パッド９（図２５には示さない）に半田バンプ１１を接続する。半田バンプ１１の接続は、例えば低融点のＰｂ−Ｓｎ共晶合金からなる半田ボールを電極パッド９の表面に供給した後、半田ボールをリフローさせることによって行う。
次に、図２６に示すように、マルチ配線基板１００を前記図４、図５に示すダイシングラインＬに沿って切断、個片化することにより、前記図１〜図３に示した本実施形態のマルチチップモジュール（ＭＣＭ）が完成する。マルチ配線基板１００を切断するときには、マルチ配線基板１００のダイシングラインＬに形成された溝１０１（図６および図７参照）の幅よりも狭い幅のダイシングブレードを使用する。このようにすると、パッケージ基板１の側面の一部がモールド樹脂３で覆われる（図２参照）ので、パッケージ基板１の側面から内部に浸入する水分の量が低減され、マルチチップモジュール（ＭＣＭ）の信頼性が向上する。個片化されたマルチチップモジュール（ＭＣＭ）は、例えば、プリント配線基板（ＰＣＢ）等の実装用意基板に、半田バンプ１１を介して実装される。
（実施の形態２）
本実施形態の半導体装置の製造方法を図２７〜図３４を用いて工程順に説明する。
前記実施の形態１では、ＤＲＡＭが形成されたチップ２Ａの主面およびフラッシュメモリが形成されたチップ２Ｂの主面にそれぞれＡｕバンプ４を形成したが、本実施形態では、Ａｕバンプ４に代えて半田バンプ２０を使用する。
図２７は、ＤＲＡＭが形成されたチップ２Ａの主面に半田バンプ２０を形成した状態を示す平面図である。図示のように、半田バンプ２０は、チップ２Ａの主面にアレイ状に配置されている。ボンディングパッド１３と半田バンプ２０とは、再配線と呼ばれるＣｕ配線２１を介して電気的に接続されている。Ｃｕ配線２１は、ボンディングパッド１３のピッチを半田バンプ２０のピッチに変換するインターポーザとして機能し、これによって半田バンプ２０のピッチをボンディングパッド１３のピッチよりも広くすることができるので、パッケージ基板１として高価なビルドアップ基板を使用しなくともよく、配線５のピッチが広い安価な樹脂基板を使用することができる。
Ｃｕ配線２１および半田バンプ２０は、ウエハプロセスの最終工程で形成される。すなわち、Ｃｕ配線２１は、ウエハの表面保護膜上にポリイミド樹脂などの有機絶縁膜を形成した後、この有機絶縁膜上に電解メッキ法などを用いて形成される。Ｃｕ配線２１とボンディングパッド１３は、ボンディングパッド１３上の有機絶縁膜に形成したスルーホールを通じて電気的に接続される。また、半田バンプ２０は、Ｃｕ配線２１の一端にスクリーン印刷法で半田ペーストを印刷し、次に、ウエハを加熱してこの半田ペーストを溶融させることによって形成する。半田バンプ２０は、例えば２重量％のＳｎを含むＰｂ−Ｓｎ合金（液相線温度３２０℃〜３２５℃）などで構成する。なお、図示は省略するが、フラッシュメモリが形成されたチップ２Ｂの主面にも同様の方法でＣｕ配線２１および半田バンプ２０を形成する。
次に、図２８に示すように、マルチ配線基板１００のそれぞれのパッケージ基板形成領域にチップ２Ａ、２Ｂを位置決めした後、マルチ配線基板１００を電気炉内で３４０℃程度に加熱して半田バンプ２０をリフローすることによって、チップ２Ａ、２Ｂの半田バンプ２０とマルチ配線基板１００の配線５とを電気的に接続する。
次に、図２９に示すように、２個のチップ２Ａ、２Ｂの上にチップ２Ｃを搭載する。チップ２Ａ、２Ｂとチップ２Ｃとの接着は、前記実施の形態１と同様、チップ２Ｃの裏面に貼り付けた接着剤７を使用する。
次に、図３０および図３１に示すように、マルチ配線基板１００のボンディングパッド９とチップ２Ｃのボンディングパッド１３とをＡｕワイヤ８で接続する。Ａｕワイヤ８の接続は、前記実施の形態１と同様、例えば超音波振動と熱圧着とを併用したワイヤボンダを使用して行う。
次に、図３２に示すように、チップ２Ａ、２Ｂの周辺部にディスペンサなどを使って液状のアンダーフィル樹脂６を供給した後、アンダーフィル樹脂６を加熱、硬化させることによって、チップ２Ａ、２Ｂとマルチ配線基板１００の隙間、およびチップ２Ａとチップ２Ｂの隙間にアンダーフィル樹脂６を充填する。液状のアンダーフィル樹脂６は流動性が高く、また添加されているシリカフィラーの粒径は、チップ２Ａとチップ２Ｂの隙間（２０μｍ〜１００μｍ程度）よりも小さい（３μｍ程度）ため、チップ２Ａとチップ２Ｂの隙間をアンダーフィル樹脂６で完全に充填することができる。
また、本実施形態では、液状のアンダーフィル樹脂６をチップ２Ａ、２Ｂの周辺部に供給する際、パッケージ基板形成領域の周辺部にも供給し、ボンディングパッド１３の表面がアンダーフィル樹脂６で覆われるようにする。アンダーフィル樹脂６は、全てのボンディングパッド１３の表面を完全に覆う必要はない。この状態でアンダーフィル樹脂６を硬化すると、ボンディングパッド１３の表面に接続されたＡｕワイヤ８の一端部がアンダーフィル樹脂６によって固定されるため、ボンディングパッド１３とＡｕワイヤ８の接続信頼性が向上する。また、アンダーフィル樹脂６を充填前にワイヤボンデイング工程が完了しているので、アンダーフィル樹脂６により基板上の形成された電極パッドの汚染も回避できる。
次に、図３３に示すように、マルチ配線基板１００をモールド金型（図示せず）に装着し、マルチ配線基板１００の主面全体を一括して樹脂封止する。モールド樹脂３は、例えば粒径７０μｍ〜１００μｍ程度のシリカを分散させた熱硬化型エポキシ系樹脂からなる。前述したように、チップ２Ａ、２Ｂとマルチ配線基板１００の隙間、およびチップ２Ａとチップ２Ｂの隙間には、あらかじめアンダーフィル樹脂６が充填されているので、マルチ配線基板１００の主面を樹脂封止したときに、これらの隙間に空気溜まり（ボイド）が生じることはない。また、本実施形態では、Ａｕワイヤ８の一端部がアンダーフィル樹脂６によってボンディングパッド１３の表面に固定されているので、溶融したモールド樹脂３をモールド金型内に注入した時の圧力によるＡｕワイヤ８の断線を確実に防止することができる。
次に、図３４に示すように、マルチ配線基板１００の裏面の電極パッド１０に半田バンプ１１を接続する。図示は省略するが、その後、前記実施の形態１と同様の方法でマルチ配線基板１００を切断することにより、本実施形態のマルチチップモジュール（ＭＣＭ）が完成する。
（実施の形態３）
本実施形態の半導体装置の製造方法を図３５〜図３７を用いて工程順に説明する。
まず、図３５に示すように、チップ２Ａ、２Ｂの半田バンプ２０とマルチ配線基板１００の配線５とを電気的に接続し、続いて２個のチップ２Ａ、２Ｂの上に接着剤７を介してチップ２Ｃを搭載した後、マルチ配線基板１００のボンディングパッド９とチップ２Ｃのボンディングパッド１３とをＡｕワイヤ８で接続する。ここまでの工程は、前記実施の形態２の図２７〜図３１に示した工程と同じである。
次に、図３６に示すように、マルチ配線基板１００をモールド金型（図示せず）に装着し、マルチ配線基板１００の主面全体を一括して樹脂封止する。このとき、本実施形態では、前記実施の形態１、２で用いたアンダーフィル樹脂６と同様、添加されているシリカフィラーの粒径が３μｍ程度のモールド樹脂３を使用する。このモールド樹脂３に添加されているシリカフィラーの粒径は、チップ２Ａとチップ２Ｂの隙間（２０μｍ〜１００μｍ程度）よりも小さいため、チップ２Ａ、２Ｂとマルチ配線基板１００の隙間、およびチップ２Ａとチップ２Ｂの隙間をモールド樹脂３で完全に充填することができる。このモールド樹脂３は、前記実施の形態１、２で用いた粒径７０μｍ〜１００μｍ程度のシリカが添加されたモールド樹脂３に比べて高価であるが、チップ２Ａ、２Ｂとマルチ配線基板１００の隙間、およびチップ２Ａとチップ２Ｂの隙間にアンダーフィル樹脂６を充填する工程を省略することができる。
次に、図３７に示すように、前記実施の形態１、２と同様の方法でマルチ配線基板１００の裏面の電極パッド９に半田バンプ１１を接続する。図示は省略するが、その後、前記実施の形態１、２と同様の方法でマルチ配線基板１００を切断することにより、本実施形態のマルチチップモジュール（ＭＣＭ）が完成する。
（実施の形態４）
図３８は、本実施形態の半導体装置を示す断面図、図３９は、図３８の一部を拡大して示す断面図である。
本実施形態の半導体装置は、ＤＲＡＭが形成された１個のチップ２Ａをパッケージ基板１の主面上に実装すると共に、高速マイクロプロセッサ（ＭＰＵ）が形成された１個のチップ２Ｃをチップ２Ａの上部に積層し、これら２個のチップ２Ａ、２Ｃをモールド樹脂３で封止したマルチチップモジュール（ＭＣＭ）である。
下層のチップ２Ａは、パッケージ基板１の主面に形成されたＡｕバンプ４を介してパッケージ基板１の配線５と電気的に接続されている。すなわち、チップ２Ａは、フリップチップ方式によって実装されている。チップ２Ａの主面（下面）とパッケージ基板１の主面との隙間には、アンダーフィル樹脂６が充填されている。
上層のチップ２Ｃは、接着剤７によってチップ２Ａの上面に接着されている。チップ２Ｃの主面に形成されたボンディングパッド１３は、複数本のＡｕワイヤ８によってパッケージ基板１のボンディングパッド９と電気的に接続されている。すなわち、チップ２Ｃは、ワイヤボンディング方式によって実装されている。
上記２個のチップ２Ａ、２Ｃを実装するパッケージ基板１の下面には、上記配線５に電気的に接続された複数の電極パッド１０がアレイ状に配置されており、それぞれの電極パッド１０には、マルチチップモジュール（ＭＣＭ）の外部接続端子（ピン）を構成する半田バンプ１１が接続されている。パッケージ基板１の主面および下面には、配線５とチップ２Ａとの接続部、ボンディングパッド９、電極パッド１０などの表面を除き、エポキシ系樹脂やアクリル系樹脂などからなるソルダレジスト１２がコーティングされている。
前記図１３に示すように、ＤＲＡＭが形成されたチップ２Ａは、長方形の平面形状を有し、その主面の中央には複数のＡｕバンプ４が一列に配置されている。また、前記図１８に示すように、マイクロプロセッサが形成されたチップ２Ｃは、略正方形の平面形状を有し、その主面の４辺に沿ってボンディングパッド１３が形成されている。チップ２Ｃに形成されたボンディングパッド１３の数は、チップ２Ａに形成されたボンディングパッド（Ａｕバンプ４）の数よりも多い。
前述したように、ボンディングパッド数が少なく、ボンディングパッドの最小ピッチが大きいチップ２Ａと、ボンディングパッド数が多く、ボンディングパッドの最小ピッチが小さいチップ２Ｃを積層する場合は、ボンディングパッドの最小ピッチが大きいチップ２ＡをＡｕバンプ４によってフェースダウン実装し、ボンディングパッドの最小ピッチが小さいチップ２Ｃをワイヤボンデイングによりフェースアップ実装する。これにより、パッケージ基板１に対する配線密度の要求を緩くすることができるので、パッケージ基板１としてより安価なものを使用することが可能となり、低コストで高密度実装が可能なパッケージを提供することができる。
図３９に示すように、上記のような長方形の平面形状を有する１個のチップ２Ａの上に略正方形の平面形状を有するチップ２Ｃを積層する場合には、上層のチップ２Ｃの周辺部が下層のチップ２Ａの周辺部よりも外側に張り出す（オーバーハング）することがある。
このとき、上層のチップ２Ｃのオーバーハング量が大きいと、このチップ２Ｃの周辺部に形成されたボンディングパッド１３上にＡｕワイヤ１３をボンディングする際に、チップ２Ｃの周辺部に加わる荷重によってチップ２Ｃが割れる虞れがある。その対策として、下層のチップと基板との隙間に充填する樹脂の量を多くすることによって、チップ２Ｃの周辺部直下にも充填してやる方法が考えられる（特開２０００−２９９４３１号公報）。この方法によれば、ワイヤボンディング時に上層のチップ２Ｃの周辺部に荷重が加わっても、チップ２Ｃの周辺部は樹脂によって支持されているので、チップ２Ｃの割れを防ぐことができる。
しかし、上記した対策は、アンダーフィル樹脂６の供給量の制御によって、下層チップ２Ａからその外周へのアンダーフィル樹脂６のはみ出し量を制御するものであるので、そのはみ出し量の正確な制御は困難である。特に、下層チップ２Ａの接着工程において、過剰なアンダーフィル樹脂６のはみ出しによって、パッケージ基板１主面上のボンディングパッド９を汚染してしまうと、その後のワイヤボンディング工程においてボンディングワイヤとボンディングパッド９との非接続不良を招く虞れがある。また、このような問題を解決するために、たとえ過剰なアンダーフィル樹脂９のはみ出しがあってもボンディングパッド９が汚染されないように、上層チップ２Ｃのボンディングパッド１３が配置される領域からボンディングパッド９までの距離を充分に確保しようとすると、パッケージ基板１の大型化、ひいてはＭＣＭの大型化につながり、好ましくない。
そこで、本実施形態では、図３９に示すように、アンダーフィル樹脂６のはみ出し量のばらつきがあったとしてもボンディングパッド９の汚染が発生しないように、上層チップ２Ｃが下層チップ２Ａの外側にオーバーハングしている場合において、上層チップ２Ｃのボンディングパッド１３をアンダーフィル樹脂６のはみ出し部で支えない構成にすると共に、ワイヤボンディング工程時の上層チップ２Ｃの割れを防ぐために、上層チップ２Ｃが支えられていない部分の長さ（ｈ）を最大でも１．５ｍｍ以下、好ましくは１ｍｍ以下に設定する。
図４０は、本実施形態によるマルチチップモジュール（ＭＣＭ）のピン（端子）配置図である。
本実施形態のマルチチップモジュール（ＭＣＭ）に使用されるパッケージ基板１は、高速マイクロプロセッサ（ＭＰＵ）が形成された１個のチップ２Ｃを実装するために設計されたパッケージ基板と共通のピン配置を有している。従って、図４０に示すピンのうち、２個のチップ２Ａ、２Ｃに共通するピンである制御ピン（ＣＡＳＬ、ＲＡＳＬ、ＣＳ３、ＲＤＷＲ、ＷＥ１、ＷＥ０：以下、全てＣと表記）、アドレスピン（Ａ０〜Ａ１４：以下、全てＡと表記）およびデータピン（Ｄ０〜Ｄ１５：以下、全てＤと表記）のそれぞれは、共通の配線５で接続される。
また、チップ２Ｃの他にチップ２Ａを実装してマルチチップモジュール（ＭＣＭ）を構成する場合、パッケージ基板１にはチップ２Ｃの電気特性をテストするピンの他にチップ２Ａの特性をテストするピン（ＤＲＡＭの場合、２個程度）が必要になる。そこで、本実施形態では、図４１に示すように、チップ実装領域の直下にチップ２Ａのテストピン１１ｔを配置する。
この場合、パッケージ基板１の中央付近にテストピン１１ｔを配置するとテストピン１１ｔに接続される配線５が長くなるので、パッケージ基板１の配線設計が困難となる。他方、テストピン１１ｔに接続される配線５の長さを最短距離にするために、他のピン（半田バンプ１１）が配置されている領域に隣接してテストピン１１ｔを配置すると、他のピン（半田バンプ１１）とテストピン１１ｔとの距離が狭くなるので、テストピン１１ｔに隣接する他のピンに接続される配線５のレイアウトが困難となり、この場合は、ＭＣＭを実装するための実装基板の配線設計が困難となる。
上記のような問題を解決するためには、図４１に示すように、他のピン（半田バンプ１１）が配置されている領域に隣接してテストピン１１ｔを配置するのではなく、それよりもさらに１列内側にテストピン１１ｔを配置するのがよい。また、他のピン（半田バンプ１１）の中にノンコネクトピンが２個以上ある場合は、このノンコネクトピンが配置される領域にテストピン１１ｔを配置すればよい。
このように、高速マイクロプロセッサ（ＭＰＵ）が形成された１個のチップ２Ｃを実装するために設計されたパッケージ基板と共通のピン配置（テストピン１１ｔを除く）を有するパッケージ基板１を使ってマルチチップモジュール（ＭＣＭ）を構成することにより、パッケージ基板１の設計コストを低減することができる。また、パッケージ基板１の使い勝手も向上する。
図４２は、パッケージ基板１のアドレスピン（Ａ）群とデータピン（Ｄ）群の配置を示している。図に示すように、高速マイクロプロセッサ（ＭＰＵ）のようにピン数の多いチップ２Ｃを実装するパッケージ基板１は、一般に、アドレスピン（Ａ）同士、データピン（Ｄ）同士をそれぞれ特定の領域に集中して配置すると共に、アドレスピン（Ａ）群とデータピン（Ｄ）群を隣接して配置することによって、例えばパッケージ基板１を外付けのメモリチップと接続する際の配線長を短縮できるようにしている。
一方、図４３に示すように、ＤＲＡＭが形成されたチップ２Ａは、一般に、チップ２Ａの長辺方向の一端側にアドレスピン（Ａ）群を配置し、他端側にデータピン（Ｄ）群を配置する。
従って、本実施形態のように、チップ２Ａの上にチップ２Ｃを積層してマルチチップモジュール（ＭＣＭ）を構成する場合は、図４４に示すように、パッケージ基板１のアドレスピン（Ａ）群とチップ２Ａのアドレスピン（Ａ）群およびパッケージ基板１のデータピン（Ｄ）群とチップ２Ａのデータピン（Ｄ）群がそれぞれ近接して配置されるように、チップ２Ａの向きをレイアウトするのがよい。
これにより、パッケージ基板１のアドレスピン（Ａ）群とチップ２Ａのアドレスピン（Ａ）群とを接続する配線５群、およびパッケージ基板１のデータピン（Ｄ）群とチップ２Ａのデータピン（Ｄ）群とを接続する配線５群をパッケージ基板１上で互いに交差しないようにレイアウトすることができるので、パッケージ基板１の配線設計が容易になる。
図４５（ａ）〜（ｃ）は、パッケージ基板１のアドレスピン（Ａ）群とデータピン（Ｄ）群のレイアウトを例示したものである。ここで、符号（Ｄ＞Ａ）を付した領域は、主としてデータピン（Ｄ）群が配置された領域、符号（Ａ＞Ｄ）を付した領域は、主としてアドレスピン（Ａ）群が配置された領域を示している。これらの例では、ＤＲＡＭが形成されたチップ２Ａを、図に示したような向きにレイアウトすることにより、パッケージ基板１のアドレスピン（Ａ）群とチップ２Ａのアドレスピン（Ａ）群とを接続する配線５群、およびパッケージ基板１のデータピン（Ｄ）群とチップ２Ａのデータピン（Ｄ）群とを接続する配線５群をパッケージ基板１上で互いに交差しないようにレイアウトすることができる。
本実施形態は、ＤＲＡＭが形成されたチップ２Ａの上にチップ２Ｃを積層したマルチチップモジュール（ＭＣＭ）であるが、例えば前記図１４に示すようなフラッシュメモリが形成されたチップ２Ｂ上にチップ２Ｃを積層してマルチチップモジュール（ＭＣＭ）を構成する場合も、チップ２Ｂの向きを上記と同じようにレイアウトするのがよい。
すなわち、前記図１４に示すようなフラッシュメモリが形成されたチップ２Ｂにおいては、一般に対向する２つの短辺の一方にアドレスピン（Ａ）群が配置され、他方にデータピン（Ｄ）群が配置される。従って、この場合も、パッケージ基板１のアドレスピン（Ａ）群とチップ２Ｂのアドレスピン（Ａ）群、およびパッケージ基板１のデータピン（Ｄ）群とチップ２Ｂのデータピン（Ｄ）群がそれぞれ近接して配置されるように、チップ２Ｂの向きをレイアウトすることにより、パッケージ基板１のアドレスピン（Ａ）群とチップ２Ｂのアドレスピン（Ａ）群とを接続する配線５群、およびパッケージ基板１のデータピン（Ｄ）群とチップ２Ｂのデータピン（Ｄ）群とを接続する配線５群をパッケージ基板１上で互いに交差しないようにレイアウトすることができる。
また、前記実施の形態１のマルチチップモジュール（ＭＣＭ）のように、ＤＲＡＭが形成されたチップ２Ａおよびフラッシュメモリが形成されたチップ２Ｂの上に高速マイクロプロセッサ（ＭＰＵ）が形成されたチップ２Ｃを積層する場合に前記ＭＰＵチップ２Ｃの土台となるチップ２Ａおよび２Ｂの中心がパッケージ基板１の中心と一致しない場合がある。通常、配線基板上にチップを積層する場合、土台となるチップの中心に、積層されるチップの中心を合わせて配置するのが一般的であるが、前記ＤＲＡＭチップ２Ａおよびフラッシュチップ２Ｂに比較してピン数も多く、また最小ボンディングパッドピッチも小さいＭＰＵチップ２Ｃの配置を、土台となるチップの中心に合わせるために、モジュール基板１の中心からずらしてしまうと、ボンディングワイヤ長さの不均一などの問題を招いてしまうという問題がある。
すなわち、ＭＰＵチップ２Ｃとの接続に必要なモジュール基板１上のボンディングパッド９は、その数が非常に多いために、なるべくモジュール基板１の外周に沿って配置する事で、そのボンディングパッド９の間隔を確保することができる。しかし、ＭＰＵチップ２Ｃの配置がモジュール基板１の中心からずれるほど、ＭＰＵチップ２Ｃの外周に沿って配置されたボンディングパッド１３と、モジュール基板１上のボンディングパッド９との距離が不均一になるため、ボンディングワイヤ８の長さに偏りが出て、特にボンディングワイヤ８が長くなった部分での樹脂封止時のワイヤ流れ、ショートなどの問題が発生するおそれがある。
このような問題を解決するために、ＭＰＵチップ２Ｃの中心がモジュール基板１の中心からずれたままで、ボンデンィグパッド１３とボンディングパッド９の距離を均一にするためには、ボンディングパッド９の間隔を狭めて、モジュール基板１の主面上に納まるように配置するか、もしくはボンディングパッド９が全て配置できるようにモジュール基板１を大型化する必要がある。
従って、基板の中心からずれた位置に配置されたチップ２Ａ、チップ２Ｂの上にチップ２Ｃを積層する場合でも、チップ２Ｃのピン数がチップ２Ａ、チップ２Ｂに比較して多く、チップ２Ｃに対応するボンディングパッド９のピッチをより緩和する必要がある場合には、チップ２Ｃの中心をチップ２Ａの中心よりもパッケージ基板１の中心に近づけるように積層することが望ましい。
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態４のように、ＤＲＡＭが形成された１個のチップ２ＡとＭＰＵが形成された１個のチップ２Ｃと組み合わせてマルチチップモジュール（ＭＣＭ）を構成するような場合は、図４６に示すように、パッケージ基板１の主面上にＤＲＡＭが形成された１個のチップ２Ａとダミーのチップ２Ｄとを並べて配置し、これら２個のチップ２Ａ、２Ｄの上部にチップ２Ｃを積層してもよい。この場合、ダミーのチップ２Ｄは、例えば集積回路が形成されていない鏡面ウエハをダイシングして形成し、その厚さを、チップ２Ａの厚さとＡｕバンプ４の高さを合計した厚さと同じにする。このような実装方法は、例えば上層のチップ２Ｃの外径寸法が下層のチップ２Ａの外径寸法よりも相当大きく、前記図３９で説明した下層のチップ２Ａに対する上層のチップ２Ｃのオーバーハング量（ｈ）が１．５ｍｍ以下に設定できないような場合に有効である。
パッケージ基板上にフリップチップ方式で実装するチップは、ＤＲＡＭ単独、フラッシュメモリ単独、ＤＲＡＭとフラッシュメモリの組み合わせに限定されるものではなく、ＤＲＡＭ同士、フラッシュメモリ同士、ＤＲＡＭまたはフラッシュメモリとＳＲＡＭ(Static Random Access Memory)など、各種メモリチップを任意に組み合わせることが可能である。また、メモリチップの上に積層するチップもマイクロプロセッサやＡＳＩＣに限定されるものではなく、メモリチップよりもピッチの狭いＬＳＩが形成されたチップを使用することが可能である。さらに、パッケージ基板上に実装するチップの数も２個あるいは３個に限定されるものではない。
パッケージ基板上には、コンデンサや抵抗素子など、チップ以外の小型電子部品を実装することもできる。例えば、メモリチップの外周に沿ってチップコンデンサを搭載することにより、メモリチップの駆動時に生じるノイズを低減して高速動作を実現することができる。
また、チップを実装するパッケージ基板としてビルドアップ基板を使用したり、パッケージ基板の一部に放熱用のキャップを取り付けたりするなど、本発明の要旨を変更しない範囲で種々の設計変更を行うことができる。
本発明は、半導体チップの上に他の半導体チップを積層して樹脂封止したマルチチップモジュールの製造に適用することができる。
１ パッケージ基板
２Ａ、２Ｂ、２Ｃ、２Ｄ 半導体チップ
３ モールド樹脂
４ Ａｕバンプ
５ 配線
６ アンダーフィル樹脂
６ａ 樹脂テープ
７ 接着剤
８ Ａｕワイヤ
９ ボンディングパッド
１０ 電極パッド
１１ 半田バンプ
１１ｔ テストピン
１２ ソルダレジスト
１３ ボンディングパッド
１４ ウエハ
１５ ダイシングテープ
１６ ダム領域
２０ 半田バンプ
２１ Ｃｕ配線
１００ マルチ配線基板
１０１ 溝
１０２ ヒートツール

Claims (9)

  1. （ａ）その各々の平面形状が四角形から成る複数のパッケージ基板形成領域と、前記複数のパッケージ基板形成領域のうちの互いに隣り合うパッケージ基板形成領域間に設けられた切断領域と、前記複数のパッケージ基板形成領域のそれぞれに形成された複数の表面側電極パッドと、前記複数の表面側電極パッドのそれぞれの表面に形成されたメッキ膜と、前記メッキ膜を形成するために前記複数のパッケージ基板形成領域のそれぞれに形成された複数の電解メッキ用の配線とを有する配線基板を準備する工程と、
    （ｂ）複数の半導体チップを前記複数のパッケージ基板形成領域に、それぞれ搭載する工程と、
    （ｃ）前記複数の半導体チップのそれぞれの複数のボンディングパッドと、前記複数のパッケージ基板形成領域のそれぞれの前記複数の表面側電極パッドとを、複数の導電性部材を介してそれぞれ電気的に接続する工程と、
    （ｄ）前記工程（ｃ）の後、前記複数の半導体チップを樹脂により一括して封止することによって、前記配線基板上に樹脂封止体を形成する工程と、
    （ｅ）前記工程（ｄ）の後、前記樹脂封止体および前記配線基板を、前記配線基板の前記切断領域に沿って切断することによって、複数の半導体パッケージを形成する工程と、
    を有し、
    前記複数の電解メッキ用の配線のそれぞれの一部は、前記配線基板に溝を形成することによって前記工程（ｄ）に先立って切断され、
    前記溝は、前記複数のパッケージ基板形成領域のそれぞれの各辺に沿って、環状に、かつ連続している、半導体装置の製造方法。
  2. 請求項１において、
    前記複数の電解メッキ用の配線は、前記複数の表面側電極パッドと同一層の配線で形成されている、半導体装置の製造方法。
  3. 請求項２において、
    前記複数の表面側電極パッドおよび前記複数の電解メッキ用の配線は、Ｃｕ配線で形成されている、半導体装置の製造方法。
  4. 請求項３において、
    前記メッキ膜は、ＮｉメッキおよびＡｕメッキからなる、半導体装置の製造方法。
  5. （ａ）その各々の平面形状が四角形から成る複数のパッケージ基板形成領域と、前記複数のパッケージ基板形成領域のうちの互いに隣り合うパッケージ基板形成領域間に設けられた切断領域と、前記複数のパッケージ基板形成領域のそれぞれに形成された複数の表面側電極パッドと、前記複数の表面側電極パッドのそれぞれの表面に形成されたメッキ膜と、前記メッキ膜を形成するために前記複数のパッケージ基板形成領域のそれぞれに形成された複数の電解メッキ用の配線とを有する配線基板を準備する工程と、
    （ｂ）複数の半導体チップを前記複数のパッケージ基板形成領域に、それぞれ搭載する工程と、
    （ｃ）前記複数の半導体チップのそれぞれの複数のボンディングパッドと、前記複数のパッケージ基板形成領域のそれぞれの前記複数の表面側電極パッドとを、複数の導電性部材を介してそれぞれ電気的に接続する工程と、
    （ｄ）前記工程（ｃ）の後、前記複数の半導体チップを樹脂により一括して封止することによって、前記配線基板上に樹脂封止体を形成する工程と、
    （ｅ）前記工程（ｄ）の後、前記樹脂封止体および前記配線基板を、前記配線基板の前記切断領域に沿って切断することによって、複数の半導体パッケージを形成する工程と、
    を有し、
    前記工程（ａ）で準備する前記配線基板における前記複数の電解メッキ用の配線は、前記メッキ膜を形成する前では互いに電気的に接続されており、前記メッキ膜を形成した後に、前記配線基板に溝を形成することにより互いに電気的に分離され、
    前記溝は、前記複数のパッケージ基板形成領域のそれぞれの各辺に沿って、環状に、かつ連続している、半導体装置の製造方法。
  6. （ａ）その各々の平面形状が四角形から成る複数のパッケージ基板形成領域と、前記複数のパッケージ基板形成領域のうちの互いに隣り合うパッケージ基板形成領域間に設けられた切断領域と、前記複数のパッケージ基板形成領域のそれぞれに形成された複数の表面側電極パッドと、前記複数の表面側電極パッドとそれぞれ電気的に接続された複数の電解メッキ用の配線と、前記複数の電解メッキ用の配線のそれぞれと繋がる共通配線とを有する配線基板を準備する工程と、
    （ｂ）前記工程（ａ）の後、前記複数の表面側電極パッドのそれぞれの表面にメッキ膜を形成する工程と、
    （ｃ）前記工程（ｂ）の後、前記共通配線を除去し、前記複数の表面側電極パッドを互いに電気的に分離する工程と、
    （ｄ）前記工程（ｃ）の後、前記複数のパッケージ基板形成領域のそれぞれの導通試験を行う工程と、
    （ｅ）前記工程（ｄ）の後、複数の半導体チップを前記複数のパッケージ基板形成領域に、それぞれ搭載する工程と、
    （ｆ）前記工程（ｅ）の後、前記複数の半導体チップのそれぞれの複数のボンディングパッドと、前記複数のパッケージ基板形成領域のそれぞれの前記複数の表面側電極パッドとを、複数の導電性部材を介してそれぞれ電気的に接続する工程と、
    （ｇ）前記工程（ｆ）の後、前記複数の半導体チップを樹脂により一括して封止することによって、前記配線基板上に樹脂封止体を形成する工程と、
    （ｈ）前記工程（ｇ）の後、前記樹脂封止体および前記配線基板を、前記配線基板の前記切断領域に沿って切断することによって、複数の半導体パッケージを形成する工程と、
    を有し、
    前記工程（ｃ）は、前記配線基板に溝を形成することによって実施し、
    前記溝は、前記複数のパッケージ基板形成領域のそれぞれの各辺に沿って、環状に、かつ連続している、半導体装置の製造方法。
  7. 請求項１または５において、
    前記工程（ｄ）では、前記配線基板のうちの前記溝と重なる領域も前記樹脂により封止する、半導体装置の製造方法。
  8. 請求項６において、
    前記工程（ｇ）では、前記配線基板のうちの前記溝と重なる領域も前記樹脂により封止する、半導体装置の製造方法。
  9. 請求項１，５又は６において、
    前記配線基板は、前記表面側電極パッドが形成される第１面と、前記第１面に対向する第２面を有し、前記溝は、前記第１面に形成されて前記第２面まで到達していない、半導体装置の製造方法。
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