JP3085622B2 - 電子素子搭載用基板の製造方法 - Google Patents
電子素子搭載用基板の製造方法Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- Power Engineering (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は電子素子搭載用基板に表
面弾性波素子、圧電振動子、半導体素子等の電子素子を
搭載して成る電子装置であって、該電子装置が多数個集
約的に製作できるようになした電子素子搭載用基板の製
造方法に関するものである。
面弾性波素子、圧電振動子、半導体素子等の電子素子を
搭載して成る電子装置であって、該電子装置が多数個集
約的に製作できるようになした電子素子搭載用基板の製
造方法に関するものである。
【０００２】
【従来の技術】従来、表面弾性波素子、圧電振動子、半
導体素子等の電子素子を搭載するための電子素子搭載用
基板は一般に図４に示すごとく、アルミナ質焼結体等の
電気絶縁性材料から成る絶縁基体11と、該絶縁基体11の
上面から下面にかけて導出されたタングステン、モリブ
デン、マンガン等の高融点金属粉末から成るメタライズ
配線層12とから構成されており、絶縁基体11の上面に表
面弾性波素子や圧電振動子、半導体素子等の電子素子13
を搭載固定するとともに電子素子13の電極をボンディン
グワイヤ14を介してメタライズ配線層12に電気的に接続
し、しかる後、前記絶縁基体11の上面に椀状の蓋体15を
封止材により接合させ電子素子13を絶縁基体11と蓋体15
とで形成される容器内部に気密に収容することによって
電子装置となる。
導体素子等の電子素子を搭載するための電子素子搭載用
基板は一般に図４に示すごとく、アルミナ質焼結体等の
電気絶縁性材料から成る絶縁基体11と、該絶縁基体11の
上面から下面にかけて導出されたタングステン、モリブ
デン、マンガン等の高融点金属粉末から成るメタライズ
配線層12とから構成されており、絶縁基体11の上面に表
面弾性波素子や圧電振動子、半導体素子等の電子素子13
を搭載固定するとともに電子素子13の電極をボンディン
グワイヤ14を介してメタライズ配線層12に電気的に接続
し、しかる後、前記絶縁基体11の上面に椀状の蓋体15を
封止材により接合させ電子素子13を絶縁基体11と蓋体15
とで形成される容器内部に気密に収容することによって
電子装置となる。
【０００３】尚、前記電子素子搭載用基板はメタライズ
配線層12の絶縁基体11下面に導出された部位が外部接続
端子12a を形成しており、絶縁基体11と蓋体15とで形成
される容器内部に電子素子13を気密に収容し電子装置と
なした後、前記外部接続端子12a を外部電気回路基板の
配線導体部に半田等のロウ材を介し接合することによっ
て電子装置は外部電気回路基板上に実装されることとな
る。
配線層12の絶縁基体11下面に導出された部位が外部接続
端子12a を形成しており、絶縁基体11と蓋体15とで形成
される容器内部に電子素子13を気密に収容し電子装置と
なした後、前記外部接続端子12a を外部電気回路基板の
配線導体部に半田等のロウ材を介し接合することによっ
て電子装置は外部電気回路基板上に実装されることとな
る。
【０００４】また前記電子素子搭載用基板は通常、メタ
ライズ配線層12の露出表面にニッケルや金等がメッキ方
法によって層着されており、該ニッケルや金等のメッキ
層によってメタライズ配線層12の酸化腐食が有効に防止
されているとともにメタライズ配線層12へのボンディン
グワイヤ14の接続及びメタライズ配線層12と外部電気回
路基板の配線導体部との接合を強固なものとなしてい
る。
ライズ配線層12の露出表面にニッケルや金等がメッキ方
法によって層着されており、該ニッケルや金等のメッキ
層によってメタライズ配線層12の酸化腐食が有効に防止
されているとともにメタライズ配線層12へのボンディン
グワイヤ14の接続及びメタライズ配線層12と外部電気回
路基板の配線導体部との接合を強固なものとなしてい
る。
【０００５】更に前記電子素子搭載用基板に表面弾性波
素子、圧電振動子、半導体素子等の電子素子を搭載して
成る電子装置はその量産性を考慮し、通常、以下の方法
によって多数個集約的に製作されている。
素子、圧電振動子、半導体素子等の電子素子を搭載して
成る電子装置はその量産性を考慮し、通常、以下の方法
によって多数個集約的に製作されている。
【０００６】即ち、図3 に示す如く、 (1) まず広面積のアルミナセラミックス等の電気絶縁材
料から成る母基板21を準備する。
料から成る母基板21を準備する。
【０００７】(2) 次に前記母基板21を仮想線Ｘにより複
数個の電子素子搭載基板の形状に対応する小面積の領域
22がマトリクス状に配列されるように区画する。
数個の電子素子搭載基板の形状に対応する小面積の領域
22がマトリクス状に配列されるように区画する。
【０００８】(3) 次に前記母基板21の各小面積の領域22
に各々、複数のメタライズ配線層12を被着形成するとと
もに母基板21の外周部及び隣接する小面積の領域22間に
共通配線層24を被着形成し、同時に各メタライズ配線層
12の一部を共通配線層24にまで延出させて電気的に接続
する。
に各々、複数のメタライズ配線層12を被着形成するとと
もに母基板21の外周部及び隣接する小面積の領域22間に
共通配線層24を被着形成し、同時に各メタライズ配線層
12の一部を共通配線層24にまで延出させて電気的に接続
する。
【０００９】(4) 次に前記母基板21をニッケルメッキ浴
や金メッキ浴中に浸漬し、共通配線層24を介して全ての
メタライズ配線層12に所定の電界を印加し、メタライズ
金属層12の表面にニッケルや金から成るメッキ層を層着
させる。
や金メッキ浴中に浸漬し、共通配線層24を介して全ての
メタライズ配線層12に所定の電界を印加し、メタライズ
金属層12の表面にニッケルや金から成るメッキ層を層着
させる。
【００１０】(5) 次に前記各小面積の領域22の中央部に
表面弾性波素子、圧電振動子、半導体素子等の電子素子
13を搭載固定し、電子素子13の各電極をボンディングワ
イヤ14を介して所定のメタライズ配線層12に接続すると
ともに椀状の蓋体を各小面積の領域22に、内側に電子素
子13が収容されるように封止材を介して接合させる。
表面弾性波素子、圧電振動子、半導体素子等の電子素子
13を搭載固定し、電子素子13の各電極をボンディングワ
イヤ14を介して所定のメタライズ配線層12に接続すると
ともに椀状の蓋体を各小面積の領域22に、内側に電子素
子13が収容されるように封止材を介して接合させる。
【００１１】(6) そして最後に母基板21を仮想線Ｘに沿
って切断し、母基板21を小面積の領域22の個々に分離さ
せて絶縁基体11と成し、絶縁基体11にメタライズ配線層
12を被着させた電子素子搭載用基板とすることによって
製品としての電子装置が多数個集約的に製作される。
って切断し、母基板21を小面積の領域22の個々に分離さ
せて絶縁基体11と成し、絶縁基体11にメタライズ配線層
12を被着させた電子素子搭載用基板とすることによって
製品としての電子装置が多数個集約的に製作される。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た方法によれば母基板に各電子素子搭載用基板となる小
面積の領域がマトリクス状に配されていること、各小面
積の領域に被着形成したメタライズ配線層の全てが母基
板の外周部及び隣接する小面積の領域間に被着形成され
た共通配線層に共通に接続されていること等から、母基
板の各小領域に電子素子を搭載固定した段階で各電子素
子の電気特性をチェックしようとしても各電子素子の電
極はメタライズ配線層の全てが共通配線層に共通に接続
されており電気的に短絡していることからできない。そ
のため各電子素子の電気特性をチェックするにはメタラ
イズ配線層の一部を研削板で削り取ってメタライズ配線
層と共通配線層との接続を切断しなければならず、研削
板を隣接する小面積の領域間に摺動させて各小面積の領
域に設けたメタライズ配線層の一部を削り取るとその削
り屑の一部が表面弾性波素子や圧電振動子、半導体素子
等の電子素子に付着し、電子素子の特性にバラツキを発
生させて電子素子の電気特性のチェックが不正確となる
欠点を有していた。また同時に削り屑によって電子素子
の電極等に破損が生じ、電子素子を不良としてしまう欠
点も有していた。
た方法によれば母基板に各電子素子搭載用基板となる小
面積の領域がマトリクス状に配されていること、各小面
積の領域に被着形成したメタライズ配線層の全てが母基
板の外周部及び隣接する小面積の領域間に被着形成され
た共通配線層に共通に接続されていること等から、母基
板の各小領域に電子素子を搭載固定した段階で各電子素
子の電気特性をチェックしようとしても各電子素子の電
極はメタライズ配線層の全てが共通配線層に共通に接続
されており電気的に短絡していることからできない。そ
のため各電子素子の電気特性をチェックするにはメタラ
イズ配線層の一部を研削板で削り取ってメタライズ配線
層と共通配線層との接続を切断しなければならず、研削
板を隣接する小面積の領域間に摺動させて各小面積の領
域に設けたメタライズ配線層の一部を削り取るとその削
り屑の一部が表面弾性波素子や圧電振動子、半導体素子
等の電子素子に付着し、電子素子の特性にバラツキを発
生させて電子素子の電気特性のチェックが不正確となる
欠点を有していた。また同時に削り屑によって電子素子
の電極等に破損が生じ、電子素子を不良としてしまう欠
点も有していた。
【００１３】
【目的】本発明は上記欠点に鑑み案出されたものでその
目的は、母基板を多数の電子素子搭載用基板に分割する
前に各電子素子搭載用基板の上面に搭載固定された電子
素子の電気特性が正確にチェックできるようにすること
にある。
目的は、母基板を多数の電子素子搭載用基板に分割する
前に各電子素子搭載用基板の上面に搭載固定された電子
素子の電気特性が正確にチェックできるようにすること
にある。
【００１４】
【課題を解決するための手段】本発明の電子素子搭載用
基板の製造方法は、広面積の母基板を仮想線で複数個の
電子素子搭載用基板となる小面積の領域がマトリクス状
に配列されるよう区画するとともに該母基板の外周部に
ダミー領域を設け、次に前記各小面積の領域に複数のメ
タライズ配線層を、ダミー領域に共通配線層を形成する
とともに各メタライズ配線層と共通配線層とを各メタラ
イズ配線層の個々から前記マトリクス状の小面積の領域
間を通って前記ダミー領域に延びる引き出し線によって
共通に接続し、次に前記共通配線層に引き出し線を介し
て共通に接続されている各メタライズ配線層の露出表面
に電解メッキ法よりメッキ金属層を同時に層着させ、し
かる後、前記広面積の母基板を仮想線に沿って切断し、
メタライズ配線層を有する電子素子搭載用基板の個々に
分割することを特徴とするものである。
基板の製造方法は、広面積の母基板を仮想線で複数個の
電子素子搭載用基板となる小面積の領域がマトリクス状
に配列されるよう区画するとともに該母基板の外周部に
ダミー領域を設け、次に前記各小面積の領域に複数のメ
タライズ配線層を、ダミー領域に共通配線層を形成する
とともに各メタライズ配線層と共通配線層とを各メタラ
イズ配線層の個々から前記マトリクス状の小面積の領域
間を通って前記ダミー領域に延びる引き出し線によって
共通に接続し、次に前記共通配線層に引き出し線を介し
て共通に接続されている各メタライズ配線層の露出表面
に電解メッキ法よりメッキ金属層を同時に層着させ、し
かる後、前記広面積の母基板を仮想線に沿って切断し、
メタライズ配線層を有する電子素子搭載用基板の個々に
分割することを特徴とするものである。
【００１５】
【作用】本発明の電子素子搭載用基板の製造方法によれ
ば、母基板の各電子素子搭載用基板となる小面積の領域
に被着形成したメタライズ配線層の各々が母基板の外周
部に設けたダミー領域の共通配線層に引き出し線を介し
て個々に接続されているため母基板の外周部において引
き出し線を共通配線層より切断分離するだけで各メタラ
イズ配線層を電気的に独立させることができ、引き出し
線と共通配線層との切断分離が母基板の外周部であるこ
とから切断時の屑が各電子素子に付着することは殆どな
い。そのため各電子素子はその電気特性が極めて正確に
チェックされるとともに電子素子の電極等に破損を生じ
ることが皆無となって電子素子を不良とすることもな
い。
ば、母基板の各電子素子搭載用基板となる小面積の領域
に被着形成したメタライズ配線層の各々が母基板の外周
部に設けたダミー領域の共通配線層に引き出し線を介し
て個々に接続されているため母基板の外周部において引
き出し線を共通配線層より切断分離するだけで各メタラ
イズ配線層を電気的に独立させることができ、引き出し
線と共通配線層との切断分離が母基板の外周部であるこ
とから切断時の屑が各電子素子に付着することは殆どな
い。そのため各電子素子はその電気特性が極めて正確に
チェックされるとともに電子素子の電極等に破損を生じ
ることが皆無となって電子素子を不良とすることもな
い。
【００１６】
【実施例】次に本発明を図１及び図2 に示す実施例に基
づき説明する。まず広面積のアルミナ質焼結体、窒化ア
ルミニウム質集結体、ムライト質焼結体、炭化珪素質焼
結体、ガラス−セラミック質焼結体等の電気絶縁材料か
ら成る母基板1 を準備する。
づき説明する。まず広面積のアルミナ質焼結体、窒化ア
ルミニウム質集結体、ムライト質焼結体、炭化珪素質焼
結体、ガラス−セラミック質焼結体等の電気絶縁材料か
ら成る母基板1 を準備する。
【００１７】前記母基板1 は例えば、アルミナ質焼結体
から成る場合、アルミナ（Al2 O 3) 、シリカ（SiO 2 )
、カルシア（CaO ）、マグネシア（MgO ）等から成る
原料粉末に適当な有機溶剤、バインダーを添加混合して
泥漿状となすとともにこれを従来周知のドクターブレー
ド法やカレンダーロール法等によりシート状に成形して
セラミックグリーンシート（セラミック生シート）を
得、しかる後、前記セラミックグリーンシートに適当な
打ち抜き加工、孔開け加工を施し、スルーホールを有す
る所定形状のセラミックグリーンシートを複数枚得ると
ともにこれを積層し、高温( 約1600℃) で焼成すること
によって製作される。
から成る場合、アルミナ（Al2 O 3) 、シリカ（SiO 2 )
、カルシア（CaO ）、マグネシア（MgO ）等から成る
原料粉末に適当な有機溶剤、バインダーを添加混合して
泥漿状となすとともにこれを従来周知のドクターブレー
ド法やカレンダーロール法等によりシート状に成形して
セラミックグリーンシート（セラミック生シート）を
得、しかる後、前記セラミックグリーンシートに適当な
打ち抜き加工、孔開け加工を施し、スルーホールを有す
る所定形状のセラミックグリーンシートを複数枚得ると
ともにこれを積層し、高温( 約1600℃) で焼成すること
によって製作される。
【００１８】次に前記母基板1 を仮想線Ｙにより複数個
の小面積の領域2 がマトリクス状に配列されるよう区画
するとともに外周部にダミー領域ａを設ける。
の小面積の領域2 がマトリクス状に配列されるよう区画
するとともに外周部にダミー領域ａを設ける。
【００１９】前記マトリクス状に配された複数個の小面
積の領域2 はその形状が電子素子搭載基板の形状に対応
した大きさ、形状となっている。
積の領域2 はその形状が電子素子搭載基板の形状に対応
した大きさ、形状となっている。
【００２０】次に前記母基板1 の各小面積の領域2 に各
々、複数のメタライズ配線層3 を、ダミー領域ａに共通
配線層4 を被着形成するとともに各メタライズ配線層3
と共通配線層4 とを、各メタライズ配線層3 の個々から
延びる引き出し線5 によって共通に接続する。
々、複数のメタライズ配線層3 を、ダミー領域ａに共通
配線層4 を被着形成するとともに各メタライズ配線層3
と共通配線層4 とを、各メタライズ配線層3 の個々から
延びる引き出し線5 によって共通に接続する。
【００２１】前記メタライズ配線層3 は電子素子搭載用
基板に搭載固定される電子素子6 を外部電気回路に電気
的に接続する作用を為し、一端に電子素子6 の各電極が
ボンディングワイヤ7 を介して接続され、他端側は外部
接続端子として外部電気回路基板の配線導体部に半田等
を介して接合される。
基板に搭載固定される電子素子6 を外部電気回路に電気
的に接続する作用を為し、一端に電子素子6 の各電極が
ボンディングワイヤ7 を介して接続され、他端側は外部
接続端子として外部電気回路基板の配線導体部に半田等
を介して接合される。
【００２２】また前記共通配線層4 は各メタライズ配線
層3 の表面に後述するニッケルや金等のメッキ層を被着
させる際、各メタライズ配線層3 の表面にメッキ層が同
時に層着されるよう共通に接続する作用を為す。
層3 の表面に後述するニッケルや金等のメッキ層を被着
させる際、各メタライズ配線層3 の表面にメッキ層が同
時に層着されるよう共通に接続する作用を為す。
【００２３】尚、前記メタライズ配線層3 、共通配線層
4 及び引き出し線5 はタングステン、モリブデン、マン
ガン等の融点金属粉末から成り、例えばタングステン等
の高融点金属粉末に適当な有機溶剤、溶媒を添加混合し
て得た金属ペーストを母基板1 となるセラミックグリー
ンシートの表面及びスルーホール内に予め従来周知のス
クリーン印刷法等を採用することにより印刷充填してお
くことによって母基板1 の所定位置に所定パターンに被
着形成される。
4 及び引き出し線5 はタングステン、モリブデン、マン
ガン等の融点金属粉末から成り、例えばタングステン等
の高融点金属粉末に適当な有機溶剤、溶媒を添加混合し
て得た金属ペーストを母基板1 となるセラミックグリー
ンシートの表面及びスルーホール内に予め従来周知のス
クリーン印刷法等を採用することにより印刷充填してお
くことによって母基板1 の所定位置に所定パターンに被
着形成される。
【００２４】次に前記メタライズ配線層3 の露出表面に
該メタライズ配線層3 の酸化腐食を有効に防止するとと
もにメタライズ配線層3 へのボンディングワイヤ7 の接
続及びメタライズ配線層3 と外部電気回路基板の配線導
体部との接合を強固なものとするためにニッケルや金等
からメッキ層が層着させる。
該メタライズ配線層3 の酸化腐食を有効に防止するとと
もにメタライズ配線層3 へのボンディングワイヤ7 の接
続及びメタライズ配線層3 と外部電気回路基板の配線導
体部との接合を強固なものとするためにニッケルや金等
からメッキ層が層着させる。
【００２５】前記メタライズ配線層3 の露出表面へのメ
ッキ層の層着は電解メッキ法を採用することによって行
われ、母基板1 をニッケルメッキ浴や金メッキ浴中に浸
漬するとともに共通配線層4 に外部電源を接続し、共通
配線層4 に引き出し線5 を介して共通に接続されている
各メタライズ配線層3 に所定の電界を印加し、メタライ
ズ金属層3 の表面にニッケルや金を析出させることによ
って行われる。この場合、各メタライズ配線層3 の各々
は引き出し線5 を介して共通配線層4 に共通に接続され
ていることから電解メッキのための外部電源を共通配線
層4 に接続するだけで全てのメタライズ配線層3 にメッ
キ用の電界を共通に印加することができ電解メッキの作
業性が極めて容易となる。
ッキ層の層着は電解メッキ法を採用することによって行
われ、母基板1 をニッケルメッキ浴や金メッキ浴中に浸
漬するとともに共通配線層4 に外部電源を接続し、共通
配線層4 に引き出し線5 を介して共通に接続されている
各メタライズ配線層3 に所定の電界を印加し、メタライ
ズ金属層3 の表面にニッケルや金を析出させることによ
って行われる。この場合、各メタライズ配線層3 の各々
は引き出し線5 を介して共通配線層4 に共通に接続され
ていることから電解メッキのための外部電源を共通配線
層4 に接続するだけで全てのメタライズ配線層3 にメッ
キ用の電界を共通に印加することができ電解メッキの作
業性が極めて容易となる。
【００２６】また前記メタライズ配線層3 の露出表面に
ニッケルや金から成るメッキ層を層着させる場合、使用
されるニッケルメッキ浴及び金メッキ浴は例えば、ニッ
ケルメッキ浴の場合は硫酸ニッケル 240グラム/ リット
ル、塩化ニッケル45グラム/リットル、ホウ酸30グラム/
リットルから成るものが、また金メッキ浴の場合はシ
アン化金カリウム 8グラム/ リットル、シアン化カリウ
ム30グラム/ リットル、リン酸水素カリウム30グラム/
リットル、酢酸カリウム15グラム/ リットルから成るも
のが好適に使用される。
ニッケルや金から成るメッキ層を層着させる場合、使用
されるニッケルメッキ浴及び金メッキ浴は例えば、ニッ
ケルメッキ浴の場合は硫酸ニッケル 240グラム/ リット
ル、塩化ニッケル45グラム/リットル、ホウ酸30グラム/
リットルから成るものが、また金メッキ浴の場合はシ
アン化金カリウム 8グラム/ リットル、シアン化カリウ
ム30グラム/ リットル、リン酸水素カリウム30グラム/
リットル、酢酸カリウム15グラム/ リットルから成るも
のが好適に使用される。
【００２７】次に前記母基板1 の各小面積の領域2 の中
央部に表面弾性波素子、圧電振動子、半導体素子等の電
子素子6 を搭載固定し、電子素子6 の各電極をボンディ
ングワイヤ7 を介して所定のメタライズ配線層3 に接続
するとともに各電子素子6 の電気特性をチェックする。
央部に表面弾性波素子、圧電振動子、半導体素子等の電
子素子6 を搭載固定し、電子素子6 の各電極をボンディ
ングワイヤ7 を介して所定のメタライズ配線層3 に接続
するとともに各電子素子6 の電気特性をチェックする。
【００２８】前記母基板1 の各小面積の領域2 に搭載さ
れた電子素子6 の電気特性のチエックは母基板1 の外周
部において共通配線層4 に接続されている引き出し線5
の一部を研削板で削り取ってメタライズ配線層3 と共通
配線層4 との接続を切断し、しかる後、各メタライズ配
線層3 に電気特性を測定する測定器のプローブを接触さ
せることによって行われる。この場合、引き出し線5 の
研削板による削り取りは母基板1 の外周部において行わ
れ、隣接する小面積の領域2 間に研削板を摺動させるこ
とがないことから削り屑の一部が表面弾性波素子や圧電
振動子、半導体素子等の電子素子6 に付着することは殆
どなく、その結果、電子素子6 の電気特性を該電子素子
6 を不良とすることなく極めて正確にチェックすること
が可能となる。
れた電子素子6 の電気特性のチエックは母基板1 の外周
部において共通配線層4 に接続されている引き出し線5
の一部を研削板で削り取ってメタライズ配線層3 と共通
配線層4 との接続を切断し、しかる後、各メタライズ配
線層3 に電気特性を測定する測定器のプローブを接触さ
せることによって行われる。この場合、引き出し線5 の
研削板による削り取りは母基板1 の外周部において行わ
れ、隣接する小面積の領域2 間に研削板を摺動させるこ
とがないことから削り屑の一部が表面弾性波素子や圧電
振動子、半導体素子等の電子素子6 に付着することは殆
どなく、その結果、電子素子6 の電気特性を該電子素子
6 を不良とすることなく極めて正確にチェックすること
が可能となる。
【００２９】次に電気特性がチェックされた電子素子6
はその電気特性が所定値のものについて椀状の蓋体が被
され、各電子素子6 を母基板1 の各小面積の領域2 と蓋
体とで気密に封止する。
はその電気特性が所定値のものについて椀状の蓋体が被
され、各電子素子6 を母基板1 の各小面積の領域2 と蓋
体とで気密に封止する。
【００３０】そして最後に前記母基板1 を仮想線Ｙに沿
って切断し、母基板1 を小面積の領域2 の個々に分離さ
せ、絶縁基体にメタライズ配線層3 を被着させた電子素
子搭載用基板とすることによって製品としての電子装置
が多数個集約的に製作されることとなる。
って切断し、母基板1 を小面積の領域2 の個々に分離さ
せ、絶縁基体にメタライズ配線層3 を被着させた電子素
子搭載用基板とすることによって製品としての電子装置
が多数個集約的に製作されることとなる。
【００３１】尚、本発明は上述の実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能である。
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能である。
【００３２】
【発明の効果】本発明の製造方法によれば、母基板の各
電子素子搭載用基板となる小面積の領域に被着形成した
メタライズ配線層の各々が母基板の外周部に設けたダミ
ー領域の共通配線層にマトリクス状の小面積の領域間を
通ってダミー領域に延びる引き出し線を介して個々に接
続されているため母基板の外周部において引き出し線を
共通配線層より切断分離するだけで各メタライズ配線層
を電気的に独立させることができ、引き出し線と共通配
線層との切断分離が母基板の外周部であることから切断
時の屑が各電子素子に付着することは殆どない。そのた
め各電子素子はその電気特性が極めて正確にチェックさ
れるとともに電子素子の電極等に破損を生じることが皆
無となって電子素子を不良とすることもない。
電子素子搭載用基板となる小面積の領域に被着形成した
メタライズ配線層の各々が母基板の外周部に設けたダミ
ー領域の共通配線層にマトリクス状の小面積の領域間を
通ってダミー領域に延びる引き出し線を介して個々に接
続されているため母基板の外周部において引き出し線を
共通配線層より切断分離するだけで各メタライズ配線層
を電気的に独立させることができ、引き出し線と共通配
線層との切断分離が母基板の外周部であることから切断
時の屑が各電子素子に付着することは殆どない。そのた
め各電子素子はその電気特性が極めて正確にチェックさ
れるとともに電子素子の電極等に破損を生じることが皆
無となって電子素子を不良とすることもない。
【００３３】
【図１】本発明の製造方法を説明するための平面図であ
る。
る。
【図２】図１の断面図である。
【図３】従来の製造方法を説明するための平面図であ
る。
る。
【図４】従来の製造方法によって製作される電子装置の
断面図である。
断面図である。
１・・・母基板 ２・・・小面積の領域 ３・・・メタライズ配線層 ４・・・共通配線層 ５・・・引きだし線 ６・・・電子素子 Ｙ・・・仮想線 ａ・・・ダミー領域
Claims (1)
- 【請求項１】広面積の母基板を仮想線で複数個の電子素
子搭載用基板となる小面積の領域がマトリクス状に配列
されるよう区画するとともに該母基板の外周部にダミー
領域を設け、次に前記各小面積の領域に複数のメタライ
ズ配線層を、ダミー領域に共通配線層を形成するととも
に各メタライズ配線層と共通配線層とを各メタライズ配
線層の個々から前記マトリクス状の小面積の領域間を通
って前記ダミー領域に延びる引き出し線によって共通に
接続し、次に前記共通配線層に引き出し線を介して共通
に接続されている各メタライズ配線層の露出表面に電解
メッキ法よりメッキ金属層を同時に層着させ、しかる
後、前記広面積の母基板を仮想線に沿って切断し、メタ
ライズ配線層を有する電子素子搭載用基板の個々に分割
することを特徴とする電子素子搭載用基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05270737A JP3085622B2 (ja) | 1993-10-28 | 1993-10-28 | 電子素子搭載用基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05270737A JP3085622B2 (ja) | 1993-10-28 | 1993-10-28 | 電子素子搭載用基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122838A JPH07122838A (ja) | 1995-05-12 |
| JP3085622B2 true JP3085622B2 (ja) | 2000-09-11 |
Family
ID=17490272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05270737A Expired - Fee Related JP3085622B2 (ja) | 1993-10-28 | 1993-10-28 | 電子素子搭載用基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085622B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19822794C1 (de) | 1998-05-20 | 2000-03-09 | Siemens Matsushita Components | Mehrfachnutzen für elektronische Bauelemente, insbesondere akustische Oberflächenwellen-Bauelemente |
| WO2001049089A1 (fr) * | 1999-12-24 | 2001-07-05 | Fujitsu Limited | Procede de fabrication d'une carte de circuit imprime de transite |
| EP1401020A4 (en) * | 2001-06-07 | 2007-12-19 | Renesas Tech Corp | SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME |
| JP2005183669A (ja) * | 2003-12-19 | 2005-07-07 | Tdk Corp | 実装基板およびそれを用いた電子部品 |
-
1993
- 1993-10-28 JP JP05270737A patent/JP3085622B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07122838A (ja) | 1995-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |