JPH1154658A - 半導体装置及びその製造方法並びにフレーム構造体 - Google Patents
半導体装置及びその製造方法並びにフレーム構造体Info
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- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract
域に絶縁膜を配置した場合、ベース基板1に反り、歪み
等の変形が生じる。 【解決手段】 可撓性フィルムからなるベース基板1の
一表面に配線導体(バンプ接続用電極パッド2、配線
3、ワイヤ接続用電極パッド4、メッキ用配線5)が配
置され、前記可撓性フィルムの表面上に接着材12を介
在して半導体チップ10が塔載される半導体装置であっ
て、前記配線導体上に絶縁膜9を複数個に分割して配置
する。
Description
し、特に、可撓性フィルムからなるベース基板を有する
半導体装置に適用して有効な技術に関するものである。
GA(Ball Grid Array)構造の半導体装置が開発され
ている。このBGA構造の半導体装置は、ベース基板の
一表面のチップ塔載領域上に接着材を介在して半導体チ
ップを塔載し、ベース基板の一表面と対向するその裏面
側に複数のバンプ電極を格子状に配置した構成になって
いる。
エポキシ樹脂、ポリイミド樹脂、マレイミド樹脂等を含
浸させた硬質の樹脂基板(リジット基板)で形成されてい
る。ベース基板の一表面のチップ塔載領域の周囲を囲む
その周辺領域には複数のワイヤ接続用電極パッドが配置
されている。また、ベース基板の裏面には複数のバンプ
接続用電極パッドが配置されている。このバンプ接続用
電極パッドには、例えばPb−Sn組成の半田材からな
るバンプ電極が固着され、電気的にかつ機械的に接続さ
れている。
らなる半導体基板を主体とする構成になっている。半導
体チップには、論理回路システム、記憶回路システム、
或はそれらの混合回路システムが塔載されている。ま
た、半導体チップの主面(素子形成面)には複数の外部
端子(ボンディングパッド)が配置されている。この外部
端子は、ベース基板の一表面に配置されたワイヤ接続用
電極パッドにワイヤを介して電気的に接続されている。
用電極パッド等は、ベース基板の一表面上に形成された
樹脂封止体で封止されている。樹脂封止体は、大量生産
に好適なトランスファモールド法で形成される。
装置は、実装基板の実装面に形成された電極パッドにそ
のバンプ電極を溶融接続することにより、実装基板の実
装面上に実装される。
ては、例えば、日経BP社発行の日経エレクトロニクス
〔1994年、2月28日号、第111頁乃至第117
頁〕に記載されている。
て可撓性フィルムを用いたBGA構造の半導体装置が開
発されている。このBGA構造の半導体装置は、ベース
基板として硬質の樹脂基板を用いた半導体装置に比べ
て、薄型化、多ピン化及び小型化を図ることができる。
しかしながら、本発明者等は、ベース基板として可撓性
フィルムを用いた半導体装置の開発中に以下の問題点を
見出した。
般的に、可撓性フィルムのバンプ接続領域に接続孔を形
成し、その後、可撓性フィルムの片面側に接着材を介在
して例えば銅(Cu)からなる金属箔を貼り付け、その
後、金属箔にパターンニングを施し、パンプ接続用電極
パッド、配線、ワイヤ接続用電極パッド及びメッキ用配
線等からなる配線導体を形成し、その後、配線導体を保
護する絶縁膜を形成し、その後、バンプ接続用電極パッ
ド及びワイヤ接続用電極パッドにメッキ層を形成するた
めのメッキ処理を施すことによって形成される。メッキ
処理は電解メッキ法で行なわれる。このメッキ処理は、
絶縁膜を形成する前の段階において行う場合もある。メ
ッキ層は、例えば、金(Au)/ニッケル(Ni)膜、又は
Au/パラジウム(Pd)/Ni膜で形成される。
片面側に感光性樹脂膜を形成し、ベーク処理を施した
後、写真印刷技術を使用し、感光処理、現像処理、洗浄
処理を施すことにより形成される。絶縁膜は、ワイヤ接
続用電極パッドを除いた配線導体上を含む可撓性フィル
ムの片面側のほぼ全域に形成されている。即ち、可撓性
フィルムの片面側のほぼ全域に絶縁膜が形成されるた
め、ベース基板に反り、歪み等の変形が生じる。このベ
ース基板の変形は、半導体装置の製造プロセス(組立プ
ロセス)中における搬送トラブルの原因となったり、半
導体チップを塔載する工程において、接着材の濡れ性を
悪くする原因となる。
係数及び硬化収縮率が大きいことが主要因であるが、絶
縁膜を形成しない場合は以下の問題が生じる。
域にはバンプ接続用電極パッドが配置されている。この
ため、ベース基板の一表面のチップ塔載領域に絶縁性の
接着材を塗布して半導体チップを塔載する際、接着材の
厚さの制御が難しく、バンプ接続用電極パッドに半導体
チップが接触し、両者間において短絡が生じる。
域にはバンプ接続用電極パッドが配置され、このバンプ
接続用電極パッドには、ベース基板のチップ塔載領域に
形成された接続孔を通して、ベース基板の裏面側に配置
されたバンプ電極が接続されている。即ち、半導体チッ
プの下部にはバンプ電極が配置されている。
れたバンプ接続用電極パッドは、ベース基板の一表面の
チップ塔載領域の周囲を囲むその周辺領域に配置された
ワイヤ接続用電極パッドに配線を介して一体化され、電
気的に接続されている。即ち、ベース基板の一表面の周
辺領域において、半導体チップとワイヤ接続用電極パッ
ドとの間の領域には配線が配置されている。このため、
半導体チップの外部端子とワイヤ接続用パッドとをワイ
ヤで接続する際、ワイヤとこのワイヤに電気的に接続さ
れた配線に隣接する他の配線とが交差する場合がある。
ワイヤの高さが充分ある場合は問題ないが、特に、半導
体チップの角部において、ワイヤと他の配線とが平行に
なっていない場合や、ワイヤ接続用電極パッド側でワイ
ヤと他の配線とが交差する場合は、ワイヤと他の配線と
の短絡が生じる可能性がある。
ベース基板を有する半導体装置において、ベース基板の
変形(反り、歪み)を抑制することが可能な技術を提供す
ることにある。
なるベース基板を有する半導体装置において、ベース基
板の変形を抑制すると共に、ベース基板の配線導電体と
半導体チップとの短絡を防止することが可能な技術を提
供することにある。
なるベース基板を有する半導体装置において、ベース基
板の変形を抑制すると共に、ベース基板の配線導体とワ
イヤとの短絡を防止することが可能な技術を提供するこ
とにある。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
の一表面に配線導体が配置され、前記ベース基板の一表
面上に接着材を介在して半導体チップが塔載される半導
体装置であって、前記ベース基板の一表面上において絶
縁膜を複数個に分割し、この絶縁膜を前記配線導体上に
配置する。絶縁膜の分割は、例えば配線導体毎に行う。
の一表面のチップ塔載領域に配線導体が配置され、前記
ベース基板の一表面のチップ塔載領域上に接着材を介在
して半導体チップが塔載される半導体装置であって、前
記ベース基板上において絶縁膜を複数個に分割し、この
絶縁膜を前記配線導体上に配置する。絶縁膜の分割は、
例えば配線導体毎に行う。
の一表面のチップ塔載領域に接着材を介在して半導体チ
ップが塔載され、前記ベース基板の一表面のチップ塔載
領域を囲むその周辺領域にワイヤ接続用電極パッドが配
置され、前記ベース基板の一表面の周辺領域において前
記半導体チップと前記ワイヤ接続用電極パッドとの間の
領域に配線が配置され、前記半導体チップの外部端子と
前記ワイヤ接続用電極パッドとがワイヤを介して電気的
に接続される半導体装置であって、前記ベース基板の一
表面上において絶縁膜を複数個に分割し、この絶縁膜を
前記配線上に配置する。
張及び硬化収縮による応力が緩和されるので、ベース基
板の変形(反り、歪み)を抑制できる。
の一表面のチップ塔載領域に接着材を塗布して半導体チ
ップを塔載する際、配線導体に半導体チップが接触しな
いので、配線導体と半導体チップとの短絡を防止でき
る。
ヤが接触しないので、ベース基板の配線導体とワイヤと
の短絡を防止できる。
GA構造の半導体装置に本発明を適用した実施の形態と
ともに説明する。なお、実施の形態を説明するための図
面において、同一機能を有するものは同一符号を付け、
その繰り返しの説明は省略する。
置の平面図であり、図2は図1に示すA−A線の位置で
切った拡大断面図であり、図3は図2の要部拡大断面図
であり、図4は樹脂封止体を除去した状態の平面図であ
り、図5はベース基板の平面図であり、図6は前記半導
体装置の要部拡大断面図である。
装置は、ベース基板1の一表面のチップ塔載領域上に接
着材12を介在して半導体チップ10を塔載し、ベース
基板1の一表面と対向するその裏面側に複数のバンプ電
極15を格子状に配置した構成になっている。バンプ電
極15は例えば63[重量%]Pb−37[重量%]S
n組成の半田材で形成されている。本実施形態の半導体
装置は、CSP(Chip Size Package)構造で構成さ
れている。
成されている。このベース基板1は、例えばエポキシ系
の絶縁樹脂若しくはポリイミド系の絶縁樹脂からなる可
撓性フィルムで形成されている。ベース基板1は、例え
ば50[μm]程度の厚さに設定されている。
続用電極パッド2、配線3、ワイヤ接続用電極パッド4
及びメッキ用配線5等からなる配線導電体が配置されて
いる。バンプ接続用電極パッド2及びワイヤ接続用電極
パッド4は複数個設けられ、配線3及びメッキ用配線5
は複数本設けられている。即ち、ベース基板1の一表面
には複数本の配線導体が配置されている。バンプ接続用
電極パッド2は配線3を介してワイヤ接続用電極パッド
4と一体化され、互いに電気的に接続されている。メッ
キ用配線5はワイヤ接続用電極パッド4と一体化され、
互いに電気的に接続されている。バンプ接続用電極パッ
ド2、配線3、ワイヤ接続用電極パッド4及びメッキ用
配線5等は、可撓性フィルムの一表面に接着材を介在し
て例えばCu箔からなる金属箔を貼り付けた後、この金
属箔にエッチング処理を施すことによって形成される。
これらのバンプ接続用電極パッド2、配線3、ワイヤ接
続用電極パッド4及びメッキ用配線5は、例えば18
[μm]程度の厚さに設定されている。
で形成されている。この半導体チップ10は、例えば単
結晶珪素からなる半導体基板を主体とする構成になって
いる。半導体チップ10には、論理回路システム、記憶
回路システム、或いはそれらの混合回路システムが塔載
されている。これらの回路システムは、半導体チップ1
0の主面(素子形成面)10A側に形成された複数の半導
体素子を配線で接続することによって形成される。
半導体チップ10の各辺に沿って配列された複数の外部
端子(ボンディングパッド)11が配置されている。この
複数の外部端子11の夫々は、半導体基板の主面上に形
成された配線層のうち、最上層の配線層に形成され、例
えばアルミニウム(Al)膜若しくはアルミニウム合金膜
で形成されている。また、複数の外部端子11の夫々
は、半導体チップ10に塔載された回路システムに電気
的に接続されている。
ち、大部分のバンプ接続用電極パッド2はベース基板1
の一表面のチップ塔載領域に配置され、その他(残り)の
バンプ接続用電極パッド2は、ベース基板1の一表面の
チップ塔載領域の周囲を囲むその周辺領域に配置されて
いる。この複数のバンプ接続用電極パッド2の夫々の裏
面には、ベース基板1に形成された接続孔6を通して、
ベース基板1の裏面側に配置された複数のバンプ電極1
5の夫々が固着され、電気的にかつ機械的に接続されて
いる。なお、本実施形態において、バンプ接続用電極パ
ッド2の平面形状は円形状で形成されている。
々は、図2、図3及び図4に示すように、ベース基板1
の一表面の周辺領域に配置され、半導体チップ10の各
辺に沿って配列されている。複数のワイヤ接続用電極パ
ッド4の夫々は、半導体チップ10の主面10Aに配置
された複数の外部端子11の夫々にワイヤ13を介して
電気的に接続されている。ワイヤ13としては例えばA
uワイヤが用いられている。ワイヤ13は、例えば熱圧
着に超音波振動を併用したボンディング法で接続され
る。
の一表面のチップ塔載領域に配置されたバンプ接続用電
極パッド2と一体化された配線3はベース基板1の一表
面のチップ塔載領域及び周辺領域を延在し、ベース基板
1の一表面の周辺領域に配置されたバンプ接続用電極パ
ッド2と一体化された配線3はベース基板1の一表面の
周辺領域に延在している。即ち、ベース基板1の一表面
の周辺領域において、半導体チップ1とワイヤ接続用電
極パッド4との間の領域には配線3が配置されている。
続用電極パッド4及びワイヤ13等は樹脂封止体14で
封止されている。樹脂封止体14は、低応力化を図る目
的として、例えばフェノール系硬化剤、シリコーンゴム
及びフィラーが添加されたエポキシ系の樹脂で形成され
ている。樹脂封止体14は、大量生産に好適なトランス
ファモールド法で形成されている。トランスファモール
ド法は、ポット、ランナー、ゲート及びキャビティ等を
備えたモールド金型を使用し、ポットからランナー及び
ゲートを通してキャビティ内に樹脂を加圧注入して樹脂
封止体を形成する方法である。
ス基板1の一表面の周辺領域において、ワイヤ接続用電
極パッド4の外側に配置されている。この複数のメッキ
用配線5の夫々は、半導体チップ10の各辺に沿って配
列されている。メッキ用配線5の一部分は樹脂封止体1
4の内部に配置され、他の部分は樹脂封止体樹脂封止体
の外側に配置されている。
域に配置された複数のバンプ接続用電極パッド2の夫々
の上面上には、図2、図3及び図5に示すように、絶縁
膜9が配置されている。この絶縁膜9は、ベース基板1
の一表面のチップ塔載領域において、バンプ接続用電極
パッド2毎に分割されている。絶縁膜9は、ベース基板
1の一表面のチップ塔載領域において点在するように複
数個に分割されている。即ち、本実施形態の半導体装置
は、ベース基板1の一表面のチップ塔載領域において絶
縁膜9を複数個に分割し、この絶縁膜9をバンプ接続用
電極パッド2上に配置している。なお、本実施形態にお
いて、バンプ接続用電極パッド2上に配置された絶縁膜
9の平面形状は円形状で形成されている。
置された複数のメッキ用配線5の夫々の上面上には、絶
縁膜9が配置されている。この絶縁膜9は、ベース基板
1の各辺に沿って延在し、ベース基板1の各辺毎に分割
されている。絶縁膜9は、ベース基板1の周辺領域にお
いて点在するように複数個に分割されている。即ち、本
実施形態の半導体装置は、ベース基板1の一表面の周辺
領域において絶縁膜9を複数個に分割し、この絶縁膜9
をメッキ用配線5上に配置している。
9の一部分は樹脂封止体14の内部に配置され、他の部
分は樹脂封止体14の外側に配置されている。即ち、メ
ッキ用配線5と樹脂封止体14との間には絶縁膜9が介
在されている。
図5及び図6に示すように、ベントホール7が設けられ
ている。このように、ベース基板1のチップ塔載領域に
ベントホール7を設けることにより、ベース基板1の一
表面のチップ塔載領域上に接着材12を塗布して半導体
チップ10を塔載する際、接着材12の硬化時に発生す
るアウトガスを外部に放出することができる。また、半
導体装置の製品完成後の環境試験である温度サイクル試
験時の熱や実装基板の実装面上に半導体装置を実装する
実装時の熱によって接着材12に発生した水蒸気を外部
に放出することができる。
域上には、ベントホール7の周囲を囲むダム8が設けら
れている。本実施形態のダム8は、導電膜8A及びこの
導電膜8A上に配置された絶縁膜9で構成されている。
に、ベース基板1のX方向(図中、横方向)の中心線P
1及びベース基板1のY方向(図中、縦方向)の中心線
P2からずれた位置に配置されている。即ち、ベントホ
ール7は、ベース基板1の中心からずれた位置に配置さ
れている。このように、ベントホール7をベース基板1
の中心からずれた位置に配置することにより、ベース基
板1の裏面側から半導体装置を見た場合、インデックス
として方向を明確化できる。また、インデックスとして
方向を明確化できるので、ベントホール7をインデック
スとして兼用できる。
用されるフレーム構造体について説明する。
構造体20は、これに限定されないが、例えば枠体21
で規定された領域を一方向に複数個配置した多連フレー
ム構造で構成されている。枠体21で規定された各領域
内にはフィルム基材1Aが配置されている。本実施形態
のフィルム基材1Aは四つの樹脂封止領域22を備えて
いる。即ち、枠体21で規定された各領域内には四つの
製品を形成するためのフィルム基材1Aが配置されてい
る。なお、樹脂封止領域22には、図5に示す配線導体
パターンが形成されている。
はプレス打抜き加工を施すことにより形成される。板材
としては、例えばCu系合金材からなるものを用いる。
(図7に示すB−B線の位置で切った断面図)に示すよ
うに、枠体21の互いに対向する2個所の接着領域に接
着材24を介在して固定されている。枠体21の夫々の
接着領域にはスリット23が設けられている。このスリ
ット23は、フレーム構造体20の長手方向に所定の間
隔を置いて複数個配置されている。このように、枠体2
1の接着領域にスリット23を設けることにより、枠体
21とフィルム基材1Aとの材料の違いによる応力を緩
和できるので、フィルム基材1Aの反り、歪み等の変形
を抑制できる。
について、図9及び図10(製造方法を説明するための
要部断面図)を用いて説明する。
基材1Aを準備する。フィルム基材1Aは、例えばエポ
キシ系の絶縁樹脂若しくはポリイミド系の絶縁樹脂で形
成される。次に、図9−(B)に示すように、前記フィル
ム基材1Aの一表面側に接着材30を貼り付ける。接着
材30を使用せず、熱加圧によっても製造できる。
ルム基材1Aのバンプ接続領域に接続孔6を形成すると
共に、図示していないが、フィルム基材1Aのチップ塔
載領域にベントホール7を形成する。接続孔6及びベン
トホール7の形成は、例えば金型若しくはレーザ加工等
により行う。次に、図9−(D)に示すように、前記フィ
ルム基材1Aの一表面側に接続材30を介在して金属箔
(例えばCu箔)31を貼り付ける。フィルム基材1Aに
金属箔31を貼り付けた後、金型若しくはレーザ加工等
により接続孔6及びベントホール7を形成することもで
きる。
施し、図9−(E)に示すように、フィルム基材1Aの一
表面にバンプ接続用電極パッド2を形成すると共に、図
示していないが、配線3、ワイヤ接続用電極パッド4及
びメッキ用配線5等を形成する。即ち、この工程におい
て配線導体パターンが形成される。また、この工程にお
いて、図示していないが、フィルム基材1Aの一表面の
チップ塔載領域に、ベントホール7の周囲を囲む導電膜
8Aも形成される。
線導体パターン上を含むフィルム基材1A上の全面に均
一な膜厚の感光性樹脂膜32を形成する。感光性樹脂膜
32の形成は、感光性樹脂を塗布した後、スクリーン印
刷法によって行う。次に、ベーク処理を施した後、写真
印刷技術を使用し、感光処理、現像処理、洗浄処理等を
施して、図10−(G)に示すように、所定のパターンの
絶縁膜9を形成する。この工程において、図5に示すよ
うに、複数個に分割された絶縁膜9が配線導体上に配置
される。また、この工程において、導電膜8A及びこの
導電膜8A上に配置された絶縁膜9からなるダム8も形
成される。フィルム基材1A上の全面に絶縁膜9を配置
した場合、フィルム基材1A、配線導体、絶縁膜9等の
材料特性の違いにより、ベース基板1に反り、歪み等の
変形が生じるが、本実施形態のように、絶縁膜9を分割
して配置することにより、絶縁膜9の膨張及び硬化収縮
による応力が緩和されるので、ベース基板1の変形を抑
制できる。
ワイヤボンディングが可能なメッキ層(例えば、Au/
Ni層、Au/Pd/Ni層、Pd/Ni層、Sn/N
i層等)を形成する。この後、フィルム基材1Aを個片
化し、枠体21の接着領域に接着材24を用いて貼り付
けることにより、図7に示すフレーム構造体が形成され
る。このように、フィルム基材1Aを枠体21の接着領
域に貼り付け、枠体21で規定された領域にフィルム基
材1Aを有するフレーム構造体20を形成することによ
り、半導体装置の製造プロセス(組立プロセス)における
フィルム基材1Aの搬送性が向上すると共に、ハンドリ
ング性が向上する。
説明する。
備する。フレーム構造体20は、枠体21で規定された
領域内にフィルム基材1Aを有している。フィルム基材
1Aには樹脂封止領域22が配置され、この樹脂封止領
域22には、図5に示す配線導体パターンが形成されて
いる。
前記フィルム基材1Aの一表面のチップ塔載領域上に接
着材12を介在して半導体チップ10を塔載する。接着
材12は、フィルム基板1Aの一表面のチップ塔載領域
に多点塗布法で供給される。接着材12としては、例え
ば、エポキシ系又はポリイミド系の熱硬化性絶縁樹脂を
用いる。また、接着材12としては、例えば、エポキシ
系又はポリイミド系の熱可塑性絶縁樹脂を用てもよい。
この工程において、フィルム基材1Aのチップ塔載領域
には図6に示すベントホール7が設けられているので、
接着材12の硬化時に発生するアウトガスを外部に逃す
ことができる。また、フィルム基材12の一表面のチッ
プ塔載領域上には図6に示すベントホール7の周囲を囲
むダム8が設けられているので、接着材12がベントホ
ール7に流れ込むのを堰き止めることができる。この結
果、接着材12によるベントホール7の塞ぎを防止でき
ると共に、接着材12がフィルム基材1Aの裏面側に回
り込むのを防止できる。また、バンプ接続用電極パッド
2上に絶縁膜9が配置されているので、半導体チップ1
0が傾いた状態で搭載されたり、接着材12の膜厚が薄
くなっても、半導体チップ10がバンプ接続用電極パッ
ド2に接触することはない。また、半導体チップ10が
傾いた状態で搭載されたり、接着材12の膜厚が薄くな
っても、半導体チップ10は絶縁膜9に接触し、この絶
縁膜9によって支持されるので、半導体チップ10が配
線3に接触することはない。
前記半導体チップ10の外部端子11とフィルム部材1
Aのワイヤ接続用電極パッド4とをワイヤ13で電気的
に接続する。ワイヤ13としてはAuワイヤを用いる。
にセットし、図13(要部断面図)に示すように、成形金
型の上型35Aと下型35Bとで形成されるキャビティ
36内に、フィルム基材1Aの樹脂封止領域22、半導
体チップ10及びワイヤ13等を配置する。成形金型
は、図14(要部断面図)に示すように、サブランナー
(幹ランナー)37及び突起38を備え、更に、図示して
いないが、流入ゲート、メインランナー(主ランナー)、
ポットの夫々を備えている。ポットは、メインランナ
ー、サブランナー37、流入ゲートの夫々を通してキャ
ビティ36に連結される。
造体20の枠体21が装着される段差部39及びフィル
ム基材1Aが装着される段差部40を有している。即
ち、フレーム構造体20の枠体21は下型35Bの段差
部39に装着され、フレーム構造体20のフィルム基材
1Aは下型35Bの段差部40に装着される。上型35
Aと下型35Bの縦方向の合わせ吸収は、枠体21−接
着材24−フィルム基材1Aの構造で行う。
いないが、フレーム構造体20の枠体21が装着される
段差部39及びフィルム基材1Aが装着される段差部4
0を横切るように、フレーム構造体20の外側からその
内側に向って延在し、流入ゲートを通してキャビティ3
6に連結されている。前記メインランナーは、フレーム
構造体20の外側において、フレーム構造体20の長手
方向に沿って延在し、フレーム構造体20の外側に引き
出されたサブランナー37の一端側に連結されている。
なお、突起38は、サブランナー37内にて硬化した樹
脂を切断し易くするために設けられている。この突起3
8は、フレーム構造体20の枠体21とフィルム基材1
Aとで形成される段差部の領域上に位置している。
し、この樹脂タブレットをトランスファモールド装置の
プランジャで加圧し、ポットからメインランナー、サブ
ランナー37、流入ゲートの夫々を通してキャビティ3
6内に樹脂を供給し、樹脂封止体14を形成する。この
後、成形金型からフレーム構造体20を取り出す。成型
金型から取り出したフレーム構造体20の状態を図15
(要部平面図)に示す。図15において、符号41は成形
金型のサブランー37内において硬化したサブランナー
樹脂であり、符号42は成形金型のメインナランナー内
にて硬化したメインナランナー樹脂42である。メイン
ナランナー樹脂42は、フレーム構造体20の長手方向
に沿って延在している。サブランナー樹脂41は、枠体
21の外側からその内側に向って延在している。なお、
図14は図15に示すC−C線の位置での断面図であ
る。
ランナー樹脂41を残し、それ以外のサブランナー樹脂
41及びメインランナー樹脂42を除去する。この状態
を図16(要部平面図)に示す。
電極パッド2の裏面に、フィルム基材1Aに形成された
接続孔6を通してバンプ電極15を接続する。バンプ電
極15は、例えばボール供給法で供給され、赤外線リフ
ロー炉等で溶融することにより接続される。バンプ電極
15を形成した後の搬送状態を図18(概略構成図)に示
す。フレーム構造体20を多段に積み重ねた場合、上段
のフレーム構造体20と下段のフレーム構造体20との
間の隙間を上段のフレーム構造体20に設けられたサブ
ランナー樹脂41で確保することができ、下段のフレー
ム構造体20で製造された半導体装置のバンプ電極15
を保護できる。従って、フレーム構造体20を多段に積
み重ねた状態で搬送することができるので、フレーム構
造体20の搬送性が向上する。また、半導体装置の製造
プロセスにおける生産合理性が向上する。
ース基板形状)に切断することにより、フィルム基材1
Aからなるベース基板1を有する半導体装置がほぼ完成
する。この後、半導体装置は製品として出荷される。製
品として出荷された半導体装置は実装基板の実装面上に
実装される。
ルム基材1Aを切断し、個片にした状態にてバンプ電極
15の接続を行ってもよい。
前の段階において行ってもよい。本実施形態のように、
絶縁膜9を形成した後の段階においてメッキ処理を行っ
た場合、図19(要部断面図)に示すように、メッキ層3
3は、ベース基板(フィルム基材1A)1の一表面の周
辺領域に配置されたバンプ接続用電極パッド2、配線
3、ワイヤ接続用電極パッド4及びバンプ接続用電極パ
ッド2の裏面に形成される。即ち、配線導体と絶縁膜9
との間にはメッキ層33が形成されない。絶縁膜9を形
成する前の段階においてメッキ処理を行った場合、図2
0(要部断面図)に示すように、メッキ層33は、ベース
基板(フィルム基材1A)1の一表面のチップ塔載領域
及び周辺領域に配置されたバンプ接続用電極パッド2、
配線3、ワイヤ接続用電極パッド4、メッキ用配線5及
びバンプ接続用電極パッド2の裏面に形成される。即
ち、配線導体と絶縁膜9との間にメッキ層33が形成さ
れる。
ば、以下の効果が得られる。
置することにより、絶縁膜9の膨張及び硬化収縮による
応力が緩和されるので、ベース基板(フィルム基材1A)
1の反り、歪み等の変形を抑制できる。
で、半導体装置の製造プロセスにおける歩留まりが向上
する。
を設けることにより、接着材12がベントホール7に流
れ込むのを堰き止めることができるので、接着材12に
よるベントホール7の塞ぎを防止できると共に、接着材
12がフィルム基材1Aの裏面側に回り込むのを防止で
きる。
心からずれた位置に配置することにより、ベース基板1
の裏面側から半導体装置を見た場合、インデックスとし
て方向を明確化できる。
より、シート状に形成された絶縁膜9を貼り付けて形成
する場合に比べて、半導体装置の低コスト化が図れる。
定できるので、半導体装置の生産合理性が向上する。
ルム基材1Aが配置されたフレーム構造体20を用いて
半導体装置の製造を行うことにより、半導体装置の製造
プロセスにおけるフィルム基材1Aの搬送性が向上する
と共に、ハンドリング性が向上する。
20の枠体21が装着される段差部39及びフレーム構
造体20のフィルム基材1Aが装着される段差部40を
有する成形金型を用いたトランスファモールド法で樹脂
封止体14を形成することにより、フィルム基材1A及
び枠体21に付着する樹脂バリを防止できるので、封止
及び切断時に発生する異物を低減できる。
ランナー樹脂41を残した状態で、バンプ電極15の接
続を行うことにより、フレーム構造体20を多段に積み
重ねた場合、上段のフレーム構造体20と下段のフレー
ム構造体20との間の隙間を上段のフレーム構造体20
に設けられたサブランナー樹脂41で確保することがで
き、下段のフレーム構造体20で製造された半導体装置
のバンプ電極15を保護できる。従って、フレーム構造
体20を多段に積み重ねた状態で搬送することができる
ので、フレーム構造体20の搬送性が向上する。また、
半導体装置の製造プロセスにおける生産合理性が向上す
る。
膜9が配置されているので、ベース基板(フィルム基材
1A)1の一表面のチップ塔載領域上に接着材12を介
在して半導体チップ10を塔載する際、半導体チップ1
0が傾いた状態で搭載されたり、接着材12の膜厚が薄
くなっても、半導体チップ10がバンプ接続用電極パッ
ド2に接触しないので、バンプ接続用電極パッド2と半
導体チップ10との短絡、即ち、配線導体と半導体チッ
プ10との短絡を防止できる。
載されたり、接着材12の膜厚が薄くなっても、半導体
チップ10は絶縁膜9に接触し、この絶縁膜9によって
支持されるので、配線3と半導体チップ10との短絡、
即ち、配線導体と半導体チップ10との短絡を防止でき
る。
を設けることにより、枠体21とフィルム基材1Aとの
材料の違いによる応力を低減できるので、フィルム基材
1Aの反り、歪み等の変形を抑制できる。
のチップ塔載領域において、バンプ接続用電極パッド2
上に絶縁膜9を形成した例について説明したが、絶縁膜
9は配線3上に形成してもよい。また、絶縁膜9はバン
プ接続用電極パッド2上及び配線3上に形成してもよ
い。これらの場合、ベース基板(フィルム基材1A)1
の一表面のチップ塔載領域上に接着材12を介在して半
導体チップ10を塔載する際、半導体チップ10が傾い
た状態で搭載されたり、接着材12の膜厚が薄くなって
も、前述の実施形態と同様に、バンプ接続用電極パッド
2及び配線3と半導体チップ10との短絡、即ち、配線
導体と半導体チップ10との短絡を防止できる。
び図22(ベース基板の平面図)に示すように、ベース基
板1の一表面の周辺領域であって、半導体チップ10と
ワイヤ接続用電極パッド4との間の領域に形成された配
線3上に絶縁膜9が配置されるように、ベース基板1上
において絶縁膜9を複数個に分割してもよい。この場
合、配線3にワイヤ13が接触しないので、ワイヤ13
とこのワイヤ13に電気的に接続された配線3に隣接す
る他の配線3との短絡、即ち配線導体とワイヤ13との
短絡を防止できる。
24(半導体装置の要部断面図)に示すように、ベース基
板1上において絶縁膜9を配線導体毎に分割し、ワイヤ
接続用電極パッド4を除いた配線導体(バンプ接続用電
極パッド2、配線3、メッキ用配線5)の全域に絶縁膜
9を形成してもよい。この場合、半導体装置の製造プロ
セスにおいて、配線導体間に導電性異物が付着しても、
配線導体に導電性異物が接触しないので、配線導体間の
短絡を防止できる。
ように、ベース基板1上において絶縁膜9を複数個に分
割し、この絶縁膜9を配線導体上に配置してもよい。複
数の絶縁膜9の夫々は、平面が方形状で形成され、所定
の間隔を置いて行列状に配置される。
ように、ベース基板1上において絶縁膜9を複数個に分
割し、この絶縁膜9を配線導体上に配置してもよい。複
数の絶縁膜9の夫々は、長尺状に形成され、所定の間隔
を置いた状態にて放射状に配置される。
の裏面側に配置される電極として、球状のバンプ電極1
5を用いた例について説明したが、電極としては、ボー
ルボンディング法で形成されるスタッドバンプのような
突起電極又は平坦な電極を用いてもよい。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
る半導体装置において、ベース基板の変形(反り、歪み)
を抑制できる。
る半導体装置において、ベース基板の変形を抑制できる
共に、ベース基板の配線導電体と半導体チップとの短絡
を防止できる。
る半導体装置において、ベース基板の変形を抑制できる
共に、ベース基板の配線導体とワイヤとの短絡を防止で
きる。
である。
である。
平面図である。
レーム構造体の要部平面図である。
である。
の要部断面図である。
めの要部断面図である。
要部断面図である。
要部断面図である。
要部断面図である。
要部断面図である。
要部平面図である。
要部平面図である。
要部断面図である。
を示す概略構成図である。
めの要部断面図である。
めの要部断面図である。
変形例を示す要部断面図である。
変形例を示すベース基板の平面図である。
変形例を示すベース基板の平面図である。
の要部断面図である。
変形例を示すベース基板の平面図である。
変形例を示すベース基板の平面図である。
電極パッド、3…配線、4…ワイヤ接続用電極パッド、
5…メッキ用配線、6…接続孔、7…ベントホール、8
…ダム、9…絶縁膜、10…半導体チップ、11…外部
端子、12…接着材、13…ワイヤ、14…樹脂封止
体、20…フレーム構造体、21…枠体、22…樹脂封
止領域、23…スリット、24…接着材、37…サブラ
ンナー、39,40…段差部、41…サブランナー樹
脂、42…メインランナー樹脂。
Claims (22)
- 【請求項1】 可撓性フィルムからなるベース基板の一
表面に配線導体が配置され、前記可撓性フィルムの表面
上に接着材を介在して半導体チップが塔載される半導体
装置であって、前記配線導体上に絶縁膜を分割して配置
したことを特徴とする半導体装置。 - 【請求項2】 可撓性フィルムからなるベース基板の一
表面のチップ塔載領域に配線導体が配置され、前記ベー
ス基板の一表面のチップ塔載領域上に接着材を介在して
半導体チップが塔載される半導体装置であって、前記配
線導体上に絶縁膜を分割して配置したことを特徴とする
半導体装置。 - 【請求項3】 可撓性フィルムからなるベース基板の一
表面のチップ塔載領域及び前記ベース基板の一表面のチ
ップ塔載領域の周囲を囲むその周辺領域に配線導体が配
置され、前記ベース基板の一表面のチップ塔載領域上に
接着材を介在して半導体チップが塔載される半導体装置
であって、前記配線導体上に絶縁膜を分割して配置した
ことを特徴とする半導体装置。 - 【請求項4】 可撓性フィルムからなるベース基板の一
表面のチップ塔載領域に配線及びバンプ接続用電極パッ
ドが配置され、前記ベース基板の一表面のチップ塔載領
域上に接着材を介在して半導体チップが塔載される半導
体装置であって、前記配線上又は前記バンプ接続用電極
パッド上に絶縁膜を分割して配置したことを特徴とする
半導体装置。 - 【請求項5】 可撓性フィルムからなるベース基板の一
表面のチップ塔載領域に配線及びバンプ接続用電極パッ
ドが配置され、前記ベース基板の一表面のチップ塔載領
域上に接着材を介在して半導体チップが塔載される半導
体装置であって、前記配線上及び前記バンプ接続用電極
パッド上に絶縁膜を分割して配置したことを特徴とする
半導体装置。 - 【請求項6】 前記半導体チップの外部端子は、前記ベ
ース基板の一表面のチップ塔載領域を囲むその周辺領域
に配置されたワイヤ接続用電極パッドにワイヤを介して
電気的に接続され、前記半導体チップ、前記ワイヤ及び
前記ワイヤ接続用電極パッドは樹脂封止体で封止されて
いることを特徴とする請求項4又は請求項5に記載の半
導体装置。 - 【請求項7】 前記バンプ接続用電極パッドには、前記
ベース基板に形成された接続孔を通して、前記ベース基
板の一表面と対向するその裏面側に配置されたバンプ電
極が接続されていることを特徴とする請求項4乃至請求
項6のうちいずれか1項に記載の半導体装置。 - 【請求項8】 可撓性フィルムからなるベース基板の一
表面のチップ塔載領域に接着材を介在して半導体チップ
が塔載され、前記ベース基板の一表面のチップ塔載領域
を囲むその周辺領域にワイヤ接続用電極パッドが配置さ
れ、前記ベース基板の一表面の周辺領域において前記半
導体チップと前記ワイヤ接続用電極パッドとの間の領域
に配線が配置され、前記半導体チップの外部端子と前記
ワイヤ接続用電極パッドとがワイヤを介して電気的に接
続される半導体装置であって、前記配線上に絶縁膜を分
割して配置したことを特徴とする半導体装置。 - 【請求項9】 前記半導体チップ、前記ワイヤ及び前記
ワイヤ接続用電極パッドは樹脂封止体で封止されている
ことを特徴とする請求項8に記載の半導体装置。 - 【請求項10】 前記ベース基板の一表面のチップ塔載
領域にはバンプ接続用電極パッドが配置され、このバン
プ接続用電極パッドの裏面には、前記ベース基板に形成
された接続孔を通して、前記ベース基板の一表面と対向
するその裏面側に配置されたバンプ電極が接続されてい
ることを特徴とする請求項8又は請求項9に記載の半導
体装置。 - 【請求項11】 可撓性フィルムからなるベース基板の
一表面のチップ塔載領域にベントホールが設けられ、前
記ベース基板の一表面のチップ塔載領域上に接着材を介
在して半導体チップが塔載される半導体装置であって、
前記ベース基板の一表面のチップ塔載領域に、前記ベン
トホールの周囲を囲むダムが設けられていることを特徴
とする半導体装置。 - 【請求項12】 前記ダムは、前記ベース基板の中心か
らずれた位置に配置されていることを特徴とする請求項
11に記載の半導体装置。 - 【請求項13】 半導体装置の製造方法であって、枠体
で規定された領域内にフィルム基材が配置され、前記フ
ィルム基材の一表面に配線導体が形成されたフレーム構
造体を用いて行うことを特徴とする半導体装置の製造方
法。 - 【請求項14】 前記フィルム基材は前記枠体の接着領
域に接着材を介在して固定され、前記枠体の接着領域に
はスリットが設けられていることを特徴とする請求項1
3に記載の半導体装置の製造方法。 - 【請求項15】 前記配線導体上には絶縁膜が分割して
配置されていることを特徴とする請求項13又は請求項
14に記載の半導体装置の製造方法。 - 【請求項16】 枠体で規定された領域内にフィルム基
材が配置され、前記フィルム基材の一表面のチップ塔載
領域に配線及びバンプ接続用電極パッドが形成され、前
記配線と前記バンプ接続用電極パッドのうちいずれか一
方の上又は両方の上に絶縁膜が分割して配置されたフレ
ーム構造体を準備する工程と、前記フィルム基材の一表
面のチップ塔載領域に接着層を介在して半導体チップを
塔載する工程を備えたことを特徴とする半導体装置の製
造方法。 - 【請求項17】 枠体で規定された領域内にフィルム基
材が配置され、前記フィルム基材の一表面のチップ塔載
領域にバンプ接続用電極パッドが配置され、前記フィル
ム基材の一表面のチップ塔載領域の周囲を囲むその周辺
領域にワイヤ接続用電極パッドが配置され、前記フィル
ム基材の一表面に前記バンプ接続用電極パッドと前記ワ
イヤ接続用電極パッドとを電気的に接続する配線が配置
され、前記配線と前記バンプ接続用電極パッドのうちい
ずれか一方の上又は両方の上に絶縁膜が分割して配置さ
れ、前記フィルム基材に前記バンプ接続用電極パッドの
裏面を露出する接続孔が形成されたフレーム構造体を準
備する工程と、 前記フィルム基材の一表面のチップ塔載領域上に接着材
を介在して半導体チップを塔載する工程と、 前記半導体チップの外部端子と前記ワイヤ接続用電極パ
ッドとをワイヤで電気的に接続する工程と、 前記半導体チップ、前記ワイヤ接続用電極パッド、前記
配線及び前記ワイヤを樹脂封止体で封止する工程と、 前記バンプ接続用電極パッドの裏面に前記接続孔を通し
てバンプ電極を接続する工程を備えたことを特徴とする
半導体装置の製造方法。 - 【請求項18】 枠体で規定された領域内にフィルム基
材を有するフレーム構造体と、ランナーが延在する領域
に、前記枠体が装着される第1段差部及び前記フィルム
基材が装着される第2段差部を有する成形金型を準備す
る工程と、前記成形金型の第1段差部に前記フレーム構
造体の枠体を装着し、かつ前記成形金型の第2段差部に
前記フレーム構造体のフィルム基材を装着した状態で、
前記フィルム基材の一表面上に樹脂封止体を形成する工
程を備えたことを特徴とする半導体装置の製造方法。 - 【請求項19】 枠体で規定された領域内にフィルム基
材を有するフレーム構造体を準備する工程と、前記フィ
ルム基材の一表面上に塔載された半導体チップを封止す
る樹脂封止体をトランスファモールド法で形成する工程
と、前記フィルム基板の一表面にランナー樹脂を残した
状態にて、前記フィルム基板の一表面と対向するその裏
面側にバンプ電極を形成する工程を備えたことを特徴と
する半導体装置の製造方法。 - 【請求項20】 枠体と、一表面に配線導体が形成され
たフィルム基材とを有し、前記フィルム基材が前記枠体
で規定された領域内に配置されていることを特徴とする
フレーム構造体。 - 【請求項21】 前記フィルム基材は前記枠体の接着領
域に接着材を介在して固定され、前記枠体の接着領域に
はスリットが設けられていることを特徴とする請求項2
0に記載のフレーム構造体。 - 【請求項22】 前記配線導体上には絶縁膜が分割して
配置されていることを特徴とする請求項20又は請求項
21に記載のフレーム構造体。
Priority Applications (24)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9204534A JPH1154658A (ja) | 1997-07-30 | 1997-07-30 | 半導体装置及びその製造方法並びにフレーム構造体 |
TW087111252A TW442930B (en) | 1997-07-30 | 1998-07-10 | Semiconductor device and manufacturing method thereof |
KR1019980028921A KR100596549B1 (ko) | 1997-07-30 | 1998-07-16 | 반도체장치와그제조방법및반도체패키지 |
SG200000953A SG80676A1 (en) | 1997-07-30 | 1998-07-23 | Semiconductor device and its manufacturing method |
SG200000948A SG80675A1 (en) | 1997-07-30 | 1998-07-23 | Semiconductor device and its manufacturing method |
CNB031427367A CN100382260C (zh) | 1997-07-30 | 1998-07-29 | 半导体封装件的制造方法 |
CNB981166547A CN1167122C (zh) | 1997-07-30 | 1998-07-29 | 半导体器件 |
MYPI98003480A MY123366A (en) | 1997-07-30 | 1998-07-30 | Semiconductor device and its manufacturing method |
MYPI20003396 MY125230A (en) | 1997-07-30 | 1998-07-30 | Method of manufacturing semiconductor device having resin sealing body |
US09/126,438 US6232650B1 (en) | 1997-07-30 | 1998-07-30 | Semiconductor device having a chip mounted on a flexible substrate with separated insulation layers to prevent short-circuiting |
MYPI20003407 MY127063A (en) | 1997-07-30 | 1998-07-30 | Method of manufacturing a semiconductor device |
US09/594,046 US6448111B1 (en) | 1997-07-30 | 2000-06-15 | Method of manufacturing a semiconductor device |
US09/596,045 US6437428B1 (en) | 1997-07-30 | 2000-06-16 | Ball grid array type semiconductor package having a flexible substrate |
CN00118473A CN1282983A (zh) | 1997-07-30 | 2000-06-30 | 半导体器件的制造方法 |
CNB001184725A CN1148795C (zh) | 1997-07-30 | 2000-06-30 | 半导体器件的制造方法 |
US09/842,010 US20010015489A1 (en) | 1997-07-30 | 2001-04-26 | Semiconductor device and its manufacturing method |
US10/059,338 US6476466B2 (en) | 1997-07-30 | 2002-01-31 | Ball grid array type semiconductor package having a flexible substrate |
US10/059,341 US6590275B2 (en) | 1997-07-30 | 2002-01-31 | Ball grid array type semiconductor package having a flexible substrate |
US10/193,289 US6764878B2 (en) | 1997-07-30 | 2002-07-12 | Method of manufacturing a resin encapsulated semiconductor device to provide a vent hole in a base substrate |
US10/214,313 US6759279B2 (en) | 1997-07-30 | 2002-08-08 | Method of manufacturing semiconductor device having resin sealing body |
US10/611,910 US6887739B2 (en) | 1997-07-30 | 2003-07-03 | Method of manufacturing semiconductor package including forming a resin sealing member |
KR1020030045434A KR100623505B1 (ko) | 1997-07-30 | 2003-07-04 | 반도체장치 제조방법 |
KR1020030045435A KR100623506B1 (ko) | 1997-07-30 | 2003-07-04 | 반도체장치 제조방법 |
KR1020030045436A KR100623507B1 (ko) | 1997-07-30 | 2003-07-04 | 반도체 패키지를 제조하는 방법 |
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---|---|---|---|
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Related Child Applications (2)
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---|---|---|---|
JP2003118034A Division JP2004006838A (ja) | 2003-04-23 | 2003-04-23 | 半導体装置の製造方法 |
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---|---|---|---|
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---|---|
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100351926B1 (ko) * | 2000-11-08 | 2002-09-12 | 앰코 테크놀로지 코리아 주식회사 | 비·지·에이 패키지 |
JP2003068922A (ja) * | 2001-08-23 | 2003-03-07 | Texas Instr Japan Ltd | 半導体チップ搭載基板及びそれを用いた半導体装置 |
US7482699B2 (en) | 2002-06-05 | 2009-01-27 | Renesas Technology Corp. | Semiconductor device |
JP2010050489A (ja) * | 2001-06-07 | 2010-03-04 | Renesas Technology Corp | 半導体装置 |
Families Citing this family (84)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1154658A (ja) | 1997-07-30 | 1999-02-26 | Hitachi Ltd | 半導体装置及びその製造方法並びにフレーム構造体 |
DE19905055A1 (de) * | 1999-02-08 | 2000-08-17 | Siemens Ag | Halbleiterbauelement mit einem Chipträger mit Öffnungen zur Kontaktierung |
JP2000236040A (ja) * | 1999-02-15 | 2000-08-29 | Hitachi Ltd | 半導体装置 |
JP4151164B2 (ja) | 1999-03-19 | 2008-09-17 | 株式会社デンソー | 半導体装置の製造方法 |
JP2001024085A (ja) * | 1999-07-12 | 2001-01-26 | Nec Corp | 半導体装置 |
JP3521325B2 (ja) * | 1999-07-30 | 2004-04-19 | シャープ株式会社 | 樹脂封止型半導体装置の製造方法 |
US6198170B1 (en) * | 1999-12-16 | 2001-03-06 | Conexant Systems, Inc. | Bonding pad and support structure and method for their fabrication |
US6257857B1 (en) * | 2000-01-31 | 2001-07-10 | Advanced Semiconductor Engineering, Inc. | Molding apparatus for flexible substrate based package |
JP3701542B2 (ja) * | 2000-05-10 | 2005-09-28 | シャープ株式会社 | 半導体装置およびその製造方法 |
US6541844B2 (en) * | 2000-07-17 | 2003-04-01 | Rohm Co., Ltd. | Semiconductor device having substrate with die-bonding area and wire-bonding areas |
US6563299B1 (en) * | 2000-08-30 | 2003-05-13 | Micron Technology, Inc. | Apparatus for measuring parasitic capacitance and inductance of I/O leads on an electrical component using a network analyzer |
US6960824B1 (en) * | 2000-11-15 | 2005-11-01 | Skyworks Solutions, Inc. | Structure and method for fabrication of a leadless chip carrier |
US20020117753A1 (en) * | 2001-02-23 | 2002-08-29 | Lee Michael G. | Three dimensional packaging |
US6957111B2 (en) * | 2001-08-24 | 2005-10-18 | Koninklijke Philips Electronics N.V. | Automated system for cooking and method of use |
EP1915041A1 (en) | 2001-09-28 | 2008-04-23 | Ibiden Co., Ltd. | Printed wiring board and printed wiring board manufacturing method |
US6657870B1 (en) * | 2001-10-01 | 2003-12-02 | Lsi Logic Corporation | Die power distribution system |
JP2003204009A (ja) * | 2001-11-01 | 2003-07-18 | Sanyo Electric Co Ltd | 半導体装置 |
SG107584A1 (en) * | 2002-04-02 | 2004-12-29 | Micron Technology Inc | Solder masks for use on carrier substrates, carrier substrates and semiconductor device assemblies including such masks |
US7368391B2 (en) | 2002-04-10 | 2008-05-06 | Micron Technology, Inc. | Methods for designing carrier substrates with raised terminals |
US6812552B2 (en) * | 2002-04-29 | 2004-11-02 | Advanced Interconnect Technologies Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US7799611B2 (en) * | 2002-04-29 | 2010-09-21 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US8236612B2 (en) * | 2002-04-29 | 2012-08-07 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
JP3580803B2 (ja) * | 2002-08-09 | 2004-10-27 | 沖電気工業株式会社 | 半導体装置 |
US20040058478A1 (en) * | 2002-09-25 | 2004-03-25 | Shafidul Islam | Taped lead frames and methods of making and using the same in semiconductor packaging |
DE10247959A1 (de) * | 2002-10-15 | 2004-04-29 | Bock 1 Gmbh & Co. | Linear-Schiebeführung insbesondere für zueinander verschiebbare Komponenten von Bürostühlen |
US7109573B2 (en) * | 2003-06-10 | 2006-09-19 | Nokia Corporation | Thermally enhanced component substrate |
US6992380B2 (en) * | 2003-08-29 | 2006-01-31 | Texas Instruments Incorporated | Package for semiconductor device having a device-supporting polymeric material covering a solder ball array area |
TWI228304B (en) * | 2003-10-29 | 2005-02-21 | Advanced Semiconductor Eng | Method for manufacturing ball grid package |
JP2005236176A (ja) * | 2004-02-23 | 2005-09-02 | Torex Semiconductor Ltd | 電極パッケージ及び半導体装置 |
DE102004012818B3 (de) | 2004-03-16 | 2005-10-27 | Infineon Technologies Ag | Verfahren zum Herstellen eines Leistungshalbleiterbauelements |
DE112004002862T5 (de) * | 2004-05-20 | 2007-04-19 | Spansion Llc, Sunnyvale | Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung |
US7453157B2 (en) * | 2004-06-25 | 2008-11-18 | Tessera, Inc. | Microelectronic packages and methods therefor |
JP2006073586A (ja) * | 2004-08-31 | 2006-03-16 | Renesas Technology Corp | 半導体装置の製造方法 |
TWI240393B (en) * | 2004-09-29 | 2005-09-21 | Siliconware Precision Industries Co Ltd | Flip-chip ball grid array chip packaging structure and the manufacturing process for the same |
MY136179A (en) * | 2004-10-23 | 2008-08-29 | Freescale Semiconductor Inc | Packaged device and method of forming same |
US7355283B2 (en) | 2005-04-14 | 2008-04-08 | Sandisk Corporation | Rigid wave pattern design on chip carrier substrate and printed circuit board for semiconductor and electronic sub-system packaging |
JP2006344824A (ja) * | 2005-06-09 | 2006-12-21 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
DE102006015222B4 (de) * | 2006-03-30 | 2018-01-04 | Robert Bosch Gmbh | QFN-Gehäuse mit optimierter Anschlussflächengeometrie |
US8461694B1 (en) * | 2006-04-28 | 2013-06-11 | Utac Thai Limited | Lead frame ball grid array with traces under die having interlocking features |
US8310060B1 (en) * | 2006-04-28 | 2012-11-13 | Utac Thai Limited | Lead frame land grid array |
US8492906B2 (en) | 2006-04-28 | 2013-07-23 | Utac Thai Limited | Lead frame ball grid array with traces under die |
US8460970B1 (en) * | 2006-04-28 | 2013-06-11 | Utac Thai Limited | Lead frame ball grid array with traces under die having interlocking features |
US8487451B2 (en) | 2006-04-28 | 2013-07-16 | Utac Thai Limited | Lead frame land grid array with routing connector trace under unit |
US7863761B2 (en) * | 2006-08-03 | 2011-01-04 | Stats Chippac Ltd. | Integrated circuit package system with molding vents |
EP2084744A2 (en) * | 2006-10-27 | 2009-08-05 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
KR100829385B1 (ko) * | 2006-11-27 | 2008-05-13 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
US8937372B2 (en) * | 2007-03-21 | 2015-01-20 | Stats Chippac Ltd. | Integrated circuit package system with molded strip protrusion |
US7926173B2 (en) * | 2007-07-05 | 2011-04-19 | Occam Portfolio Llc | Method of making a circuit assembly |
JP5353153B2 (ja) * | 2007-11-09 | 2013-11-27 | パナソニック株式会社 | 実装構造体 |
US7976769B2 (en) * | 2007-11-30 | 2011-07-12 | Corning Incorporated | Method of manufacturing a ceramic honeycomb structure |
JP2010141295A (ja) * | 2008-10-20 | 2010-06-24 | United Test & Assembly Center Ltd | 基板上シュリンクパッケージ |
US9054111B2 (en) * | 2009-04-07 | 2015-06-09 | Freescale Semiconductor, Inc. | Electronic device and method of packaging an electronic device |
US8367473B2 (en) * | 2009-05-13 | 2013-02-05 | Advanced Semiconductor Engineering, Inc. | Substrate having single patterned metal layer exposing patterned dielectric layer, chip package structure including the substrate, and manufacturing methods thereof |
US8288869B2 (en) * | 2009-05-13 | 2012-10-16 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with substrate having single metal layer and manufacturing methods thereof |
US20100289132A1 (en) * | 2009-05-13 | 2010-11-18 | Shih-Fu Huang | Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing of the substrate and package |
TW201041105A (en) * | 2009-05-13 | 2010-11-16 | Advanced Semiconductor Eng | Substrate having single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package |
WO2010151600A1 (en) | 2009-06-27 | 2010-12-29 | Michael Tischler | High efficiency leds and led lamps |
TWI425603B (zh) * | 2009-09-08 | 2014-02-01 | Advanced Semiconductor Eng | 晶片封裝體 |
JP5542399B2 (ja) * | 2009-09-30 | 2014-07-09 | 株式会社日立製作所 | 絶縁回路基板およびそれを用いたパワー半導体装置、又はインバータモジュール |
TWI405273B (zh) * | 2009-10-13 | 2013-08-11 | Unimicron Technology Corp | 封裝結構之製法 |
US8786062B2 (en) | 2009-10-14 | 2014-07-22 | Advanced Semiconductor Engineering, Inc. | Semiconductor package and process for fabricating same |
US20110084372A1 (en) | 2009-10-14 | 2011-04-14 | Advanced Semiconductor Engineering, Inc. | Package carrier, semiconductor package, and process for fabricating same |
US8384121B2 (en) | 2010-06-29 | 2013-02-26 | Cooledge Lighting Inc. | Electronic devices with yielding substrates |
US8653539B2 (en) | 2010-01-04 | 2014-02-18 | Cooledge Lighting, Inc. | Failure mitigation in arrays of light-emitting devices |
US8569894B2 (en) | 2010-01-13 | 2013-10-29 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with single sided substrate design and manufacturing methods thereof |
TWI411075B (zh) | 2010-03-22 | 2013-10-01 | Advanced Semiconductor Eng | 半導體封裝件及其製造方法 |
TW201225238A (en) * | 2010-07-26 | 2012-06-16 | Unisem Mauritius Holdings Ltd | Lead frame routed chip pads for semiconductor packages |
US8410604B2 (en) * | 2010-10-26 | 2013-04-02 | Xilinx, Inc. | Lead-free structures in a semiconductor device |
TWI424544B (zh) * | 2011-03-31 | 2014-01-21 | Novatek Microelectronics Corp | 積體電路裝置 |
US9627337B2 (en) | 2011-03-31 | 2017-04-18 | Novatek Microelectronics Corp. | Integrated circuit device |
US20130241058A1 (en) * | 2012-03-16 | 2013-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wire Bonding Structures for Integrated Circuits |
US9768102B2 (en) * | 2012-03-21 | 2017-09-19 | STATS ChipPAC Pte. Ltd. | Integrated circuit packaging system with support structure and method of manufacture thereof |
US9231178B2 (en) | 2012-06-07 | 2016-01-05 | Cooledge Lighting, Inc. | Wafer-level flip chip device packages and related methods |
CN103594425B (zh) * | 2012-08-15 | 2016-06-22 | 长华电材股份有限公司 | 软性基材的封装工艺及其结构 |
US8822327B2 (en) * | 2012-08-16 | 2014-09-02 | Infineon Technologies Ag | Contact pads with sidewall spacers and method of making contact pads with sidewall spacers |
TWI546923B (zh) * | 2013-02-06 | 2016-08-21 | 矽品精密工業股份有限公司 | 封裝基板、半導體封裝件及其製法 |
US20150049443A1 (en) * | 2013-08-13 | 2015-02-19 | Infineon Technologies Ag | Chip arrangement |
CN109742034A (zh) * | 2014-01-26 | 2019-05-10 | 清华大学 | 一种封装结构、封装方法及在封装方法中使用的模板 |
EA035331B1 (ru) * | 2014-08-13 | 2020-05-28 | Озбекоглу Ытх. Ыхдж. Ынс. Мух. Лтд. Шты. | Система для анализа и повторного использования жидких отходов |
CN107079541B (zh) * | 2014-11-14 | 2020-01-21 | 琳得科株式会社 | 密封片材、电子器件用部件和电子器件 |
DE102014017535B4 (de) | 2014-11-26 | 2018-10-04 | Mühlbauer Gmbh & Co. Kg | Identifikationsdokument mit Informationen aus thermochromer Tinte und Verfahren zum Herstellen eines ldentifikationsdokuments sowie Verfahren zum Verifizieren eines ldentifikationsdokuments |
TWI641087B (zh) * | 2015-12-28 | 2018-11-11 | 矽品精密工業股份有限公司 | 電子封裝件及封裝用之基板 |
JP6674284B2 (ja) * | 2016-02-29 | 2020-04-01 | 株式会社フジクラ | 実装構造及びモジュール |
CN106920779B (zh) * | 2017-03-09 | 2019-09-06 | 三星半导体(中国)研究开发有限公司 | 柔性半导体封装件的组合结构及其运输方法 |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR694965A (fr) | 1930-05-03 | 1930-12-10 | Perfectionnements aux hameçons destinés à la pêche | |
US5241133A (en) * | 1990-12-21 | 1993-08-31 | Motorola, Inc. | Leadless pad array chip carrier |
EP0603198A4 (en) * | 1991-07-08 | 1994-08-17 | Motorola Inc | Moisture relief for chip carriers. |
US5218234A (en) * | 1991-12-23 | 1993-06-08 | Motorola, Inc. | Semiconductor device with controlled spread polymeric underfill |
EP0602298B1 (en) * | 1992-12-15 | 1998-06-10 | STMicroelectronics S.r.l. | Support for a semiconductor package |
US5592025A (en) * | 1992-08-06 | 1997-01-07 | Motorola, Inc. | Pad array semiconductor device |
JPH0714976A (ja) * | 1993-06-24 | 1995-01-17 | Shinko Electric Ind Co Ltd | リードフレーム及び半導体装置 |
TW368745B (en) * | 1994-08-15 | 1999-09-01 | Citizen Watch Co Ltd | Semiconductor device with IC chip highly secured |
JP2595909B2 (ja) * | 1994-09-14 | 1997-04-02 | 日本電気株式会社 | 半導体装置 |
JP3414017B2 (ja) * | 1994-12-09 | 2003-06-09 | ソニー株式会社 | 半導体装置 |
JP2561448B2 (ja) * | 1994-12-28 | 1996-12-11 | 九州日本電気株式会社 | ディスペンスノズル |
JP3471111B2 (ja) * | 1995-03-20 | 2003-11-25 | 三菱電機株式会社 | 半導体装置 |
US5620927A (en) * | 1995-05-25 | 1997-04-15 | National Semiconductor Corporation | Solder ball attachment machine for semiconductor packages |
US5721450A (en) * | 1995-06-12 | 1998-02-24 | Motorola, Inc. | Moisture relief for chip carriers |
JP3263288B2 (ja) * | 1995-09-13 | 2002-03-04 | 株式会社東芝 | 半導体装置 |
JP3176542B2 (ja) * | 1995-10-25 | 2001-06-18 | シャープ株式会社 | 半導体装置及びその製造方法 |
US5756380A (en) * | 1995-11-02 | 1998-05-26 | Motorola, Inc. | Method for making a moisture resistant semiconductor device having an organic substrate |
JPH09148481A (ja) * | 1995-11-24 | 1997-06-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP3345541B2 (ja) * | 1996-01-16 | 2002-11-18 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
JP3170199B2 (ja) * | 1996-03-15 | 2001-05-28 | 株式会社東芝 | 半導体装置及びその製造方法及び基板フレーム |
CA2198305A1 (en) * | 1996-05-01 | 1997-11-02 | Yinon Degani | Integrated circuit bonding method and apparatus |
US5783866A (en) * | 1996-05-17 | 1998-07-21 | National Semiconductor Corporation | Low cost ball grid array device and method of manufacture thereof |
US6150193A (en) * | 1996-10-31 | 2000-11-21 | Amkor Technology, Inc. | RF shielded device |
US6144101A (en) * | 1996-12-03 | 2000-11-07 | Micron Technology, Inc. | Flip chip down-bond: method and apparatus |
JPH10185724A (ja) * | 1996-12-26 | 1998-07-14 | Matsushita Electric Works Ltd | 半導体圧力センサ |
JPH10199931A (ja) * | 1997-01-07 | 1998-07-31 | Toshiba Corp | 半導体装置、半導体装置の製造方法及び半導体装置の製造装置 |
KR100251859B1 (ko) * | 1997-01-28 | 2000-04-15 | 마이클 디. 오브라이언 | 가요성 회로 기판 스트립을 이용하여 제조되는 볼그리드 어레이반도체 패키지의 싱귤레이션 방법 |
FR2764111A1 (fr) * | 1997-06-03 | 1998-12-04 | Sgs Thomson Microelectronics | Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre |
JPH1154658A (ja) * | 1997-07-30 | 1999-02-26 | Hitachi Ltd | 半導体装置及びその製造方法並びにフレーム構造体 |
US6157085A (en) * | 1998-04-07 | 2000-12-05 | Citizen Watch Co., Ltd. | Semiconductor device for preventing exfoliation from occurring between a semiconductor chip and a resin substrate |
JP3310617B2 (ja) * | 1998-05-29 | 2002-08-05 | シャープ株式会社 | 樹脂封止型半導体装置及びその製造方法 |
US6490166B1 (en) * | 1999-06-11 | 2002-12-03 | Intel Corporation | Integrated circuit package having a substrate vent hole |
JP3827520B2 (ja) * | 2000-11-02 | 2006-09-27 | 株式会社ルネサステクノロジ | 半導体装置 |
JP3619773B2 (ja) * | 2000-12-20 | 2005-02-16 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
-
1997
- 1997-07-30 JP JP9204534A patent/JPH1154658A/ja not_active Withdrawn
-
1998
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- 2003-07-04 KR KR1020030045435A patent/KR100623506B1/ko not_active IP Right Cessation
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100351926B1 (ko) * | 2000-11-08 | 2002-09-12 | 앰코 테크놀로지 코리아 주식회사 | 비·지·에이 패키지 |
JP2010050489A (ja) * | 2001-06-07 | 2010-03-04 | Renesas Technology Corp | 半導体装置 |
JP2003068922A (ja) * | 2001-08-23 | 2003-03-07 | Texas Instr Japan Ltd | 半導体チップ搭載基板及びそれを用いた半導体装置 |
JP4701563B2 (ja) * | 2001-08-23 | 2011-06-15 | 日本テキサス・インスツルメンツ株式会社 | 半導体チップ搭載基板及びそれを用いた半導体装置 |
US7482699B2 (en) | 2002-06-05 | 2009-01-27 | Renesas Technology Corp. | Semiconductor device |
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