JP3471111B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3471111B2
JP3471111B2 JP06043495A JP6043495A JP3471111B2 JP 3471111 B2 JP3471111 B2 JP 3471111B2 JP 06043495 A JP06043495 A JP 06043495A JP 6043495 A JP6043495 A JP 6043495A JP 3471111 B2 JP3471111 B2 JP 3471111B2
Authority
JP
Japan
Prior art keywords
cap
substrate
chip
semiconductor device
attached
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP06043495A
Other languages
English (en)
Other versions
JPH08264674A (ja
Inventor
哲也 上田
潤 柴田
世見之 山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP06043495A priority Critical patent/JP3471111B2/ja
Priority to US08/593,965 priority patent/US5701033A/en
Priority to TW085101573A priority patent/TW307909B/zh
Priority to KR1019960006036A priority patent/KR100190462B1/ko
Priority to CN96103623A priority patent/CN1058109C/zh
Publication of JPH08264674A publication Critical patent/JPH08264674A/ja
Application granted granted Critical
Publication of JP3471111B2 publication Critical patent/JP3471111B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/924—Active solid-state devices, e.g. transistors, solid-state diodes with passive device, e.g. capacitor, or battery, as integral part of housing or housing element, e.g. cap

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、多層配線基板の中空
部に半導体チップをキャップシールする中空型半導体パ
ッケージを有する半導体装置に関するものである。
【０００２】
【従来の技術】図９は従来の半導体パッケージを示す斜
視図、図１０はその断面図である。これらの図におい
て、１は半導体チップ、２はアルミ又は金からなるワイ
ヤ、３はＦＲ４又はＢＴレジン等からなる多層配線基
板、４は鉛と錫からなる半田ボール、５はＢＴレジン又
はセラミック等からなるキャップ、６はキャップ５を封
止するシーリング樹脂、７は銅又は銅合金等からなる金
属板、８ａはセラミックからなる小容量チップコンデン
サ、８ｂはセラミックからなる大容量チップコンデン
サ、９はアルミ又は銅等からなる放熱フィンである。
【０００３】このように従来の中空型半導体パッケージ
では、多層配線基板３上の表面に複数の半田ボール４が
配列されており、また多層配線基板３中央の中空部に
は、半導体チップ１及び半導体チップ１と多層配線基板
３とを接続するワイヤ２などが収納され、さらに、これ
らの半導体チップ１やワイヤ２などはキャップ５により
シールされている。他方、多層配線基板３の表面中央に
は半導体チップ１からの熱を放散するための銅又は銅合
金等からなる金属板７が形成されており、さらにこの金
属板７上にはアルミ又は銅等からなる放熱フィン９が取
り付けられている。
【０００４】
【発明が解決しようとする課題】ところで、前述のよう
なチップコンデンサ８ａ，８ｂは、例えば５０ＭＨｚを
越える半導体チップの高速性を確保するためのノイズ除
去などの作用を果たすために必要である。そして、従来
の半導体装置では、このようなチップコンデンサ８ａ，
８ｂは、図１０に示すように、前記多層配線基板３の表
面に実装することが行われている。
【０００５】しかしながら、例えば図１０に示すよう
に、小容量チップコンデンサ８ａを多層配線基板３の表
面に実装するときは、チップコンデンサ８ａの上に放熱
フィン９を取り付ける必要があり、半導体装置全体の厚
さが大きくなってしまうという問題がある。また、図１
０に示すように、大容量チップコンデンサ８ｂを多層配
線基板３の表面に実装するときは、この大容量チップコ
ンデンサ８ｂを避けて放熱フィン９を取り付ける必要が
あり、放熱フィン９のサイズをそれだけ小さくしなけれ
ばならず、半導体チップ１からの熱の効率的且つ十分な
放出ができないという問題がある。さらに、図１０に示
すように、大容量チップコンデンサ８ｂなどを多層配線
基板３の表面に実装するときは、外部環境によりチップ
コンデンサが基板３から外れてしまうという問題があ
る。
【０００６】本発明はこのような従来技術の問題点に着
目してなされたもので、チップコンデンサなどのチップ
部品を実装しても半導体装置全体を薄型に保つことがで
き、チップコンデンサなどのチップ部品を実装しても放
熱フィンは大きなサイズのものを使用することができ、
さらにチップコンデンサなどのチップ部品が基板から外
れる恐れのない、半導体装置を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】このような課題を解決す
るための本発明による半導体装置では、基板の中空部に
半導体チップが搭載されこの半導体チップがキャップで
シールされて成る半導体装置において、前記キャップ
は、前記中空部に連続するように前記基板に設けられた
凹部内に配置され、前記キャップの一部に切欠きが形成
され、前記凹部のうち前記キャップの切欠きの領域に対
向する部分に、チップ部品取り付け用のランドが形成さ
れ、前記基板の前記キャップでシールされた側の表面に
はボール電極が配置されている。
【０００８】また、本発明による半導体装置では、基板
の中空部に半導体チップが搭載されこの半導体チップが
キャップでシールされて成る半導体装置において、前記
基板のうち前記キャップに覆われない部分に、チップ部
品取り付け用の凹部が前記中空部と連続するように形成
され、前記の取り付けられたチップ部品は、前記キャッ
プ及びキャップの周囲のシーリング樹脂により封止され
ている。
【０００９】
【００１０】
【００１１】さらに本発明による半導体装置では、前記
チップ部品はチップコンデンサであることが望ましい。
【００１２】
【作用】上記のように本発明による半導体装置では、前
記キャップは、前記中空部に連続するように前記基板に
設けられた凹部内に配置され、前記キャップの一部に切
欠きが形成され、前記凹部のうち前記キャップの切欠き
の領域に対向する部分に、チップ部品取り付け用のラン
ドが形成され、前記基板の前記キャップでシールされた
側の表面にはボール電極が配置されている。よって、本
発明においては、前記ランドにチップ部品が取り付けら
れた場合、このチップ部品の上にはキャップの切欠きの
領域が対向し、キャップはチップ部品の上を覆わないよ
うになっている。つまり、本発明では、チップ部品とキ
ャップとは、基板の平面方向においては互いに重なるよ
うに、かつ、基板の厚さ方向においては互いに重ならな
いように、配置される。したがって、半導体装置全体が
薄型化されるようになる。また本発明では、チップ部品
は、基板のキャップシール側に取り付けられ、基板の表
面側の放熱フィンと干渉することがないので、従来のよ
うにチップ部品により放熱フィンのサイズが制限される
ことがなくなる。さらに本発明では、チップ部品は、前
記キャップと基板の平面方向において重なるように位置
に取り付けられるので、外部環境によって基板から外れ
る可能性はほとんどなくなる。
【００１３】また、本発明による半導体装置では、前記
基板のうち前記キャップに覆われない部分に、チップ部
品取り付け用の凹部が前記中空部と連続するように形成
され、前記の取り付けられたチップ部品は、前記キャッ
プ及びキャップの周囲のシーリング樹脂により封止され
ている。よって、本発明においては、前記凹部にチップ
部品が取り付けられた場合、このチップ部品に対してキ
ャップは対向しない。つまり、本発明では、チップ部品
とキャップとは、基板の平面方向においては互いに重な
るように、かつ、基板の厚さ方向については互いに重な
らないように、配置される。したがって、半導体装置全
体が薄型化されるようになる。また本発明では、チップ
部品は、基板のキャップシール側に取り付けられ、基板
の表面側の放熱フィンと干渉することがないので、従来
のようにチップ部品により放熱フィンのサイズが制限さ
れることがなくなる。さらに本発明では、チップ部品
は、前記キャップと基板の平面方向において重なるよう
に位置に取り付けられるので、外部環境によって基板か
ら外れる可能性はほとんどなくなる。なお本発明におい
て、前記チップ部品取り付け用の凹部は、基板の中空部
内に設けられても良いし、基板の中空部外に設けられて
も良い。
【００１４】また本発明による半導体装置では、前記の
取り付けられたチップ部品が、前記キャップ及びキャッ
プの周囲のシーリング樹脂により封止されているので、
チップ部品が外部環境により基板から外れることを完全
に防止できるようになる。
【００１５】
【００１６】さらに本発明による半導体装置では、前記
チップ部品としてチップコンデンサを取り付けるように
している。したがって、ノイズ除去用のコンデンサを取
り付ける場合でも、従来のように基板の表面に取り付け
るために半導体装置全体の厚さが大きくなってしまうこ
とがなくなる。また、従来のように基板表面に取り付け
られたコンデンサにより放熱フィンのサイズが制限され
てしまうこともなくなる。さらに、基板表面に取り付け
られたコンデンサが外部環境により外れてしまうことな
ども防止されるようになる。
【００１７】
【実施例】
実施例１．図１は本発明の実施例１における半導体装置
を示す斜視図、図２はこの実施例１の半導体装置の断面
図である。これらの図において、１は半導体チップ、２
はアルミ又は金からなるワイヤ、３はＦＲ４又はＢＴレ
ジン等からなる多層配線基板、４は鉛と錫からなる半田
ボール、５はＢＴレジン又はセラミック等からなるキャ
ップ、５ａはキャップの突起部、６はキャップ５とチッ
プコンデンサを覆うシーリング樹脂、６ａはキャップ５
の下面に塗布されるキャップ樹脂、７は銅又は銅合金等
からなる金属板、８ｂはセラミックからなる大容量チッ
プコンデンサー、９はアルミ又は銅等からなる放熱フィ
ンである。また図において、１０は金又は銅等の導体か
らなるランドで、多層配線基板３の内部の電源層１０ａ
とグランド層１０ｂの引き出し線とから構成されてい
る。また図において、１１は多層配線基板３とキャップ
５をシーリング樹脂６で覆うシーリング部である。
【００１８】なお本実施例において、前記キャップ５の
外周部の中の、前記突起部５ａがない部分が、本発明に
いうキャップ５の「切欠き」部分に相当する。また前記
シーリング樹脂６が入れられるシーリング部１１は、基
板３の厚さ方向において、このキャップ５の「切欠き」
部分に対向している。つまり、本実施例においては、前
記キャップ５は、チップコンデンサ８ｂの領域部分に対
して基板厚さ方向に対向するキャップ５の部分がないよ
うに、その部分が「切欠き」となるように、形成されて
いる。またキャップ５の前記チップコンデンサ８ｂの領
域部分に対して基板厚さ方向に対向しない部分は、前記
のように切欠かれていないという意味で突起部５ａを形
成している。この突起部５ａは、キャップ５を取り付け
るときに基板３の中空部の壁側面に当接されることによ
り、キャップ５を基板３の中空部に対して高精度に位置
決めするために使用される。
【００１９】また本実施例では、チップコンデンサ８ｂ
を取り付けるシーリング部１１には、多層配線基板３内
部から導体を引き出したランド１０が設けられている。
シーリング部１１にキャップ５を封止するときは、チッ
プコンデンサ８ｂをランド１０に導電性接着剤（図示省
略）で取り付けた後、キャップ樹脂６でキャップ５を封
止し、その後にチップコンデンサ８ｂをシーリング樹脂
６で覆うようにしている。なおこの実施例１では、キャ
ップ５をシーリング樹脂６で覆う前に、キャップ樹脂６
でキャップ５を封止し、その後にチップコンデンサ８ｂ
をシーリング樹脂６で覆うようにしているが、キャップ
樹脂６を使用することなく、チップコンデンサ８ｂをラ
ンド１０に導電性接着剤（図示省略）で取り付け、その
後シーリング樹脂６でキャップ５と前記チップコンデン
サ８ｂを覆うようにしてもよい。
【００２０】以上のように、本実施例によれば、基板３
のキャップ５側に、大容量チップコンデンサ８ｂを複数
設けているので、例えば、動作周波数５０ＭＨｚを越え
るような半導体チップ１の高速性でも十分に確保するこ
とができ、また半導体パッケージの多層配線基板３の外
形を大きくすることもない。また、キャップ５に突起部
５ａを設けているので、基板３に対するキャップ５の位
置決めが容易となり、キャップ５の位置ずれを防止する
ことができる。また、チップコンデンサ８ｂは、シーリ
ング樹脂６で完全に覆われているので、外部環境により
外れることもなく信頼性が大幅に向上する。さらに、放
熱フィン９についても、従来のように多層配線基板３表
面上に妨げとなるチップ部品が存在しなくなったので、
熱効率の良い大型のものが搭載できるようになる。
【００２１】なおここで、例えば、特公平３−２２５８
５９号のように基板内部にチップコンデンサを形成した
発明が従来から提案されているが、このような発明によ
るときは、基板の工程数が増加し製造コストが高くなっ
てしまう。このような従来例に対して、本発明は従来の
基板製造コストと同程度のコストで高周波での動作を可
能とする基板を供給することを目的としている。
【００２２】実施例２．次に、図３は本発明の実施例２
における半導体装置を示す斜視図、図４はその断面図で
ある。これらの図において、１は半導体チップ、２はア
ルミ又は金からなるワイヤ、３はＦＲ４又はＢＴレジン
等からなる多層配線基板、４は鉛と錫からなる半田ボー
ル、５はＢＴレジン又はセラミック等からなるキャッ
プ、６はキャップ５とチップコンデンサ８ｂを覆うシー
リング樹脂、６ａはキャップを封止するキャップ樹脂、
７は銅又は銅合金等からなる金属等からなる金属板、８
ｂはセラミックからなる大容量チップコンデンサ、９は
アルミ又は銅等からなる放熱フィン、１１は多層配線基
板３とキャップ５をシーリング樹脂６で覆うシーリング
部、１１ａはシーリング部１１に設けられた座ぐりであ
る。本実施例では、前記シーリング部１１は、キャップ
５の平面が対向しない部分である。本実施例では、この
シーリング部１１の座ぐり１１ａに、金又は銅等の導体
からなるランド１０が、多層配線基板３の内部の電源層
１０ａとグランド層１０ｂの引出し線により、形成され
ている。
【００２３】実施例２において、シーリング部１１にキ
ャップ５を封止するときは、チップコンデンサ８ｂをラ
ンド１０に導電性接着剤（図示省略）で取り付けた後、
シーリング樹脂６でキャップ５と複数のチップコンデン
サ８ｂを覆うようにする。
【００２４】本実施例によれば、前述のようにして、シ
ーリング部１１に複数の座ぐり１１ａを設け、この座ぐ
り１１ａのランド１０に大容量チップコンデンサ８ｂを
取り付けている。よって、実施例１同様に、動作周波数
５０ＭＨｚを越えるチップの高速性を確保でき、また半
導体パッケージの多層配線基板３の外形を大きくするこ
ともない。また、キャップ５の形状は従来と同一で良い
ので製造コストは従来と同様である。またチップコンデ
ンサ８ｂはシーリング樹脂６で完全に覆われているので
外部環境により基板３から外れることもなく信頼性も向
上する。
【００２５】なお、実施例２では、前記チップコンデン
サ８ｂを取り付けるためのランド１０をシーリング部１
１の座ぐり１１ａに設けており、この座ぐり１１ａは、
基板３の中空部内の中空部と連続した凹部として形成さ
れているが、本発明ではこれに限られるものではなく、
例えば、前記中空部の外の場所に中空部とは別個に基板
３のキャップシール側の面に凹部を設け、この凹部にチ
ップ部品を取り付けるためのランドを形成するようにし
てもよい。
【００２６】実施例３．次に図５は本発明の実施例３に
よる半導体装置を示す斜視図、図６はその断面図であ
る。これらの図において、１は半導体チップ、２はアル
ミ又は金からなるワイヤ、３はＦＲ４又はＢＴレジン等
からなる多層配線基板、４は鉛と錫からなる半田ボー
ル、５はＢＴレジン又はセラミック等からなるキャッ
プ、６ａはキャップ５を封止するキャップ樹脂、７は銅
又は銅合金等からなる金属板、８ｂはセラミックからな
る大容量チップコンデンサ、９はアルミ又は銅等からな
る放熱フィン、１０は金又は銅等の導体からなるラン
ド、１１は多層配線基板３とキャップ５を封止するシー
リング部、１１ｂは多層配線基板３のシーリング部１１
の前記キャップ５の平面に対向する部分の下層面に形成
した座ぐり（凹部）である。すなわち、図７に示すよう
に、この座ぐり１１ｂは、基板３のシーリング部１１
に、基板３の中空部においてキャップ５搭載部のさらに
下層に延びる凹部として形成されている。
【００２７】本実施例においては、キャップ５はチップ
コンデンサ８ｂの領域部分の全体を覆っている。チップ
コンデンサ８ｂを取り付けるシーリング部１１には、多
層配線基板３の下層面まで延びる複数の座ぐり１１ｂを
設け、この座ぐり１１ｂには多層配線基板３内部から導
体を引き出したランド１０を設けている。ランド１０は
多層配線基板３の内部の電源層１０ａとグランド層１０
ｂの引出し線より形成されている。
【００２８】本実施例において、シーリング部１１にキ
ャップ５を封止するときは、チップコンデンサ８ｂをラ
ンド１０に導電性接着剤（図示省略）で取り付けた後、
キャップ樹脂６ａでキャップ５と複数のチップコンデン
サ８ｂを覆うようにしている。
【００２９】以上のように、本実施例では、シーリング
部１１に多層配線基板３の下層面まで延びる複数の座ぐ
り（凹部）１１ｂを設け、この座ぐり１１ｂにチップコ
ンデンサ８ｂを取り付けるようにしている。したがっ
て、実施例１と同様に、動作周波数５０ＭＨｚを越える
チップの高速性を確保でき、半導体パッケージの多層配
線基板３の外形を大きくすることもない。また、キャッ
プ５の形状は従来と同一で良いので製造コストを上昇さ
せることがない。また、チップコンデンサ８ｂはキャッ
プ樹脂６ａで完全に覆われているので外部環境により外
れることもなく、信頼性も向上するようになる。
【００３０】実施例４．次に図８に基づいて本発明の実
施例４を説明する。この実施例４は前述の実施例３の変
形例である。図８において図６と共通する部分には同じ
符号を付している。この実施例４においては、多層配線
基板３のキャップシール側の面上に、キャップ５がシー
リング樹脂６により封止されている。またこの実施例４
では、基板３の中空部内の前記キャップ５の平面と対向
する部分には、中空部と連続する凹部１１ｃが形成され
ており、この凹部１１ｃに、チップコンデンサ８ｂを取
り付けるためのランド（図示せず）が形成されている。
この実施例４では、キャップ５は基板３の面上に設けら
れているが、その分だけ基板３を薄型化している。よっ
て、この実施例４によっても、半導体装置全体の薄型化
を図ることができるなど、実施例３とほぼ同様の効果を
奏することができる。
【００３１】
【発明の効果】以上説明したように、本発明による半導
体装置では、キャップは、前記中空部に連続するように
前記基板に設けられた凹部内に配置され、前記基板の中
空部の前記キャップの切欠きの領域に対向する部分に形
成されたランドにチップ部品が取り付けられているの
で、キャップはチップ部品の上を覆わないようになり、
半導体装置全体が薄型化されるようになる。また、チッ
プ部品は、基板のキャップシール側に取り付けられ、基
板の表面側の放熱フィンと干渉することがないので、従
来のようにチップ部品により放熱フィンのサイズが制限
されることがなくなる。さらに、チップ部品は、前記キ
ャップと基板の平面方向において重なるように位置に取
り付けられるので、外部環境によって基板から外れる可
能性はほとんどなくなり、信頼性が向上するようにな
る。
【００３２】また、本発明による半導体装置では、前記
基板のうち前記キャップに覆われない部分に形成した凹
部にチップ部品を取り付けるようにしているので、チッ
プ部品に対してキャップは対向しないようになり、半導
体装置全体が薄型化されるようになる。また、チップ部
品は、基板のキャップシール側に取り付けられ、基板の
表面側の放熱フィンと干渉することがないので、従来の
ようにチップ部品により放熱フィンのサイズが制限され
ることがなくなる。さらに、チップ部品は、前記キャッ
プと基板の平面方向において重なるように位置に取り付
けられるので、外部環境によって基板から外れる可能性
はほとんどなくなり、信頼性が向上するようになる。
【００３３】また本発明による半導体装置では、前記の
取り付けられたチップ部品を、前記キャップ及びキャッ
プの周囲のシーリング樹脂により封止することにより、
チップ部品が外部環境により基板から外れることを完全
に防止できるようになり、信頼性が大幅に向上するよう
になる。
【００３４】また本発明による半導体装置では、前記基
板の中空部内の前記キャップの平面に対向する部分に形
成した凹部にチップ部品を取り付けるようにしているの
で、チップ部品が基板の平面方向においてキャップと互
いに干渉する関係にならず、半導体装置全体が薄型化さ
れるようになる。また、チップ部品は、基板のキャップ
シール側に取り付けられ、基板の表面側の放熱フィンと
干渉することがないので、従来のようにチップ部品によ
り放熱フィンのサイズが制限されることがなくなる。さ
らに、チップ部品は、前記キャップと基板の平面方向に
おいて重なるように位置に取り付けられるので、外部環
境によって基板から外れる可能性はほとんどなくなり、
信頼性が向上するようになる。
【００３５】さらに本発明による半導体装置では、前記
チップ部品としてチップコンデンサを取り付けるように
しているので、ノイズ除去用のコンデンサを取り付ける
場合でも、従来のように基板の表面に取り付けるために
半導体装置全体の厚さが大きくなってしまうことがなく
なる。また、従来のように基板表面に取り付けられたコ
ンデンサにより放熱フィンのサイズが制限されてしまう
こともなくなる。さらに、基板表面に取り付けられたコ
ンデンサが外部環境により外れてしまうことなども防止
され、信頼性が向上するようになる。
【図面の簡単な説明】
【図１】この発明の実施例１による半導体装置を示す斜
視図である。
【図２】この発明の実施例１による半導体装置を示す断
面図である。
【図３】この発明の実施例２による半導体装置を示す斜
視図である。
【図４】この発明の実施例２による半導体装置を示す断
面図である。
【図５】この発明の実施例３による半導体装置を示す斜
視図である。
【図６】この発明の実施例３による半導体装置を示す断
面図である。
【図７】この発明の実施例３の座ぐりを説明するための
示す斜視図である。
【図８】この発明の実施例４による半導体装置を示す断
面図である。
【図９】従来の半導体装置を示す斜視図である。
【図１０】従来の半導体装置を示す断面図である。
【符号の説明】
１ 半導体チップ． ２ ワイヤ． ３ 多層配線基
板．４ 半田ボール． ５ キャップ． ５ａ 突起
部．６ シーリング樹脂． ７ 金属板． ８ｂ チッ
プコンデンサ．９ 放熱フィン． １０ ランド． １
０ａ 電源層．１０ｂ グランド層． １１ シーリン
グ部． １１ａ，１１ｂ 座ぐり．１１ｃ 凹部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−75011（ＪＰ，Ａ) 特開 昭64−25444（ＪＰ，Ａ) 実開 平５−11457（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/04

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】基板の中空部に半導体チップが搭載されこ
    の半導体チップがキャップでシールされて成る半導体装
    置において、 前記キャップは、前記中空部に連続するように前記基板
    に設けられた凹部内に配置され、 前記キャップの一部に切欠きが形成され、 前記凹部のうち前記キャップの切欠きの領域に対向する
    部分に、チップ部品取り付け用のランドが形成され、 前記基板の前記キャップでシールされた側の表面にはボ
    ール電極が配置されている、半導体装置。
  2. 【請求項２】基板の中空部に半導体チップが搭載されこ
    の半導体チップがキャップでシールされて成る半導体装
    置において、 前記基板のうち前記キャップに覆われない部分に、チッ
    プ部品取り付け用の凹部が前記中空部と連続するように
    形成され、前記の取り付けられたチップ部品は、前記キ
    ャップ及びキャップの周囲のシーリング樹脂により封止
    されている、半導体装置。
  3. 【請求項３】請求項１または２において、前記チップ部
    品はチップコンデンサである、半導体装置。
JP06043495A 1995-03-20 1995-03-20 半導体装置 Expired - Fee Related JP3471111B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP06043495A JP3471111B2 (ja) 1995-03-20 1995-03-20 半導体装置
US08/593,965 US5701033A (en) 1995-03-20 1996-01-30 Semiconductor device
TW085101573A TW307909B (ja) 1995-03-20 1996-02-08
KR1019960006036A KR100190462B1 (ko) 1995-03-20 1996-03-08 반도체장치
CN96103623A CN1058109C (zh) 1995-03-20 1996-03-18 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06043495A JP3471111B2 (ja) 1995-03-20 1995-03-20 半導体装置

Publications (2)

Publication Number Publication Date
JPH08264674A JPH08264674A (ja) 1996-10-11
JP3471111B2 true JP3471111B2 (ja) 2003-11-25

Family

ID=13142157

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06043495A Expired - Fee Related JP3471111B2 (ja) 1995-03-20 1995-03-20 半導体装置

Country Status (5)

Country Link
US (1) US5701033A (ja)
JP (1) JP3471111B2 (ja)
KR (1) KR100190462B1 (ja)
CN (1) CN1058109C (ja)
TW (1) TW307909B (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154658A (ja) * 1997-07-30 1999-02-26 Hitachi Ltd 半導体装置及びその製造方法並びにフレーム構造体
JPH11186524A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6753922B1 (en) * 1998-10-13 2004-06-22 Intel Corporation Image sensor mounted by mass reflow
GB2359927B (en) * 1998-12-21 2003-11-26 Intel Corp Windowed non-ceramic package having embedded frame
US6890798B2 (en) * 1999-06-08 2005-05-10 Intel Corporation Stacked chip packaging
US6798078B2 (en) * 2000-12-14 2004-09-28 Yamaha Hatsudoki Kabushiki Kaisha Power control device with semiconductor chips mounted on a substrate
US20020127771A1 (en) * 2001-03-12 2002-09-12 Salman Akram Multiple die package
SG95637A1 (en) * 2001-03-15 2003-04-23 Micron Technology Inc Semiconductor/printed circuit board assembly, and computer system
US6441483B1 (en) * 2001-03-30 2002-08-27 Micron Technology, Inc. Die stacking scheme
US6879039B2 (en) * 2001-12-18 2005-04-12 Broadcom Corporation Ball grid array package substrates and method of making the same
US7217597B2 (en) 2004-06-22 2007-05-15 Micron Technology, Inc. Die stacking scheme
JP2006339291A (ja) * 2005-05-31 2006-12-14 Fujifilm Holdings Corp 中空パッケージとこれを用いた半導体装置及び固体撮像装置
US7539022B2 (en) * 2005-10-04 2009-05-26 Phoenix Precision Technology Corporation Chip embedded packaging structure
JP2007135372A (ja) * 2005-11-14 2007-05-31 Denso Corp 車両用交流発電機
CN100424863C (zh) * 2005-11-25 2008-10-08 全懋精密科技股份有限公司 芯片埋入基板的封装结构
US7323968B2 (en) * 2005-12-09 2008-01-29 Sony Corporation Cross-phase adapter for powerline communications (PLC) network
DE102006032925B8 (de) * 2006-07-15 2008-11-06 Schott Ag Elektronische Baugruppe und Verfahren zur Verkapselung elektronischer Bauelemente und integrierter Schaltungen
JPWO2014185088A1 (ja) * 2013-05-17 2017-02-23 富士通株式会社 半導体装置とその製造方法、及び電子機器
WO2017212247A1 (en) 2016-06-07 2017-12-14 Plessey Semiconductors Limited Light-emitting diode package and method of manufacture

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59175131A (ja) * 1983-03-24 1984-10-03 Fuji Electric Co Ltd 混成集積回路
JPS62245663A (ja) * 1986-04-17 1987-10-26 Nec Corp 半導体装置
JPS63260059A (ja) * 1987-04-16 1988-10-27 Seiko Epson Corp 密着型イメ−ジセンサのモジユ−ル構造
JPH01114061A (ja) * 1987-10-27 1989-05-02 Nec Corp 半導体パッケージ
JP2598129B2 (ja) * 1989-05-18 1997-04-09 三菱電機株式会社 半導体装置
JPH03225859A (ja) * 1990-01-30 1991-10-04 Nec Corp 半導体パッケージ
JP2795063B2 (ja) * 1992-06-10 1998-09-10 日本電気株式会社 混成集積回路装置

Also Published As

Publication number Publication date
TW307909B (ja) 1997-06-11
KR100190462B1 (ko) 1999-06-01
CN1058109C (zh) 2000-11-01
KR960035993A (ko) 1996-10-28
CN1138215A (zh) 1996-12-18
JPH08264674A (ja) 1996-10-11
US5701033A (en) 1997-12-23

Similar Documents

Publication Publication Date Title
JP3471111B2 (ja) 半導体装置
KR100339044B1 (ko) 볼그리드어레이 반도체패키지 및 그 제조방법
EP1374305B1 (en) Enhanced die-down ball grid array and method for making the same
US6713856B2 (en) Stacked chip package with enhanced thermal conductivity
US6057601A (en) Heat spreader with a placement recess and bottom saw-teeth for connection to ground planes on a thin two-sided single-core BGA substrate
JP2881575B2 (ja) ヒートシンク付着ボールグリッドアレイ半導体パッケージ
US5962917A (en) Semiconductor device package having end-face halved through-holes and inside-area through-holes
US20030146511A1 (en) Ball grid array package with multiple interposers
US5889324A (en) Package for a semiconductor device
JPH07169872A (ja) 半導体装置及びその製造方法
US6020626A (en) Semiconductor device
JPH10335521A (ja) 半導体装置
JP2861322B2 (ja) フィルムキャリァ実装構造体
JPH09326450A (ja) 半導体装置およびその製造方法
JP2973646B2 (ja) ベアチップｌｓｉの実装構造
JP2000156460A (ja) 半導体装置
JPH08148647A (ja) 半導体装置
JP3206545B2 (ja) 積層可能な半導体装置およびモジュール
US20050161792A1 (en) Junction member and multichip package using same
JPH09330994A (ja) 半導体装置
JP2003273297A (ja) 電子装置
US20080087999A1 (en) Micro BGA package having multi-chip stack
JP3451020B2 (ja) 半導体装置の製造方法
GB2292003A (en) Direct chip attach
JPH0613487A (ja) マルチチップモジュール

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030826

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070912

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080912

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080912

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090912

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090912

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100912

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110912

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110912

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110912

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees