JP2000156460A - 半導体装置 - Google Patents

半導体装置

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semiconductor device
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Hiroshi Shimazu
浩志 島津
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Mitsui High Tec Inc
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Abstract

(57)【要約】 【課題】パッケージの薄型化を図るのに有効な半導体装
置を提供する。 【解決手段】ＴＡＢテープ（３６）の中央に開口部（１
０）を設け、該開口部（１０）内にスタティックＲＡＭ
（３４）を配置し、フラッシュメモリ（３２）をＴＡＢ
テープ（３６）の上面に載置する。スタティックＲＡＭ
（３４）は、電極パッド（２２）を介してフラッシュメ
モリ（３２）に接続し、フラッシュメモリ（３２）は、
電極パッド（２２）を介してＴＡＢテープ（３６）の配
線パターン（１８）に接続する。フラッシュメモリ（３
２）の上面には、放熱板（２４）を配設し、スタティッ
クＲＡＭ（３４）の周囲は、封止樹脂（２６）で封止す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、パッケージの薄型化を図るのに有効な半導体
装置に関する。
【０００２】
【従来の技術】近年、小型化ならびに高集積化を実現し
たＩＣパッケージの１つとして、スタックドＣＳＰ（チ
ップサイズパッケージ）が知られている。
【０００３】図５は、従来のスタックドＣＳＰの構造を
示す断面図である。同図に示すＣＳＰは、フラッシュメ
モリ３２と、スタティックＲＡＭ３４とを積み重ねて、
混載パッケージを構築した例である。この積層構造にお
いて、フラッシュメモリ３２およびスタティックＲＡＭ
３４と、配線パターンをプリントしたＴＡＢテープ３６
との電気的接続は、同図に示すように、ワイヤー４０を
介して行われる。
【０００４】このように、従来は、半導体装置の高集積
化を実現すべく、上記のような積層構造を適用すること
によって、実装面積の低減を図っていた。
【０００５】
【発明が解決しようとする課題】しかし、図５に示すよ
うな積層構造では、高さ方向のディメンションが大きく
なるため、パッケージの薄型化を図ることが困難であっ
た。また、ワイヤーを用いた接続方法にも問題があり、
ワイヤー４０の湾曲部分が突出した分だけ、高さ方向の
ディメンションが必要になるという問題もあった。即
ち、図５に示す構造では、ワイヤー４０の湾曲高さと、
フラッシュメモリ３２の高さと、スタティックＲＡＭ３
４の高さと、絶縁膜４２の高さと、ＴＡＢテープの高さ
の合計Ｈ’が最低必要になり、薄型パッケージの構築が
困難であることがわかる。
【０００６】一方、２枚のチップを１つのパッケージに
収容した場合には、チップの枚数に応じて、発熱量が増
加するため、何らかの放熱対策を施すことが望ましい。
この点に関して、従来のスタックドＣＳＰでは、半田ボ
ール３８から実装基板に通じるルートが主な放熱ルート
となっているため、その放熱特性は、スタックしない場
合とほとんど同じである。従って、当該構造では、蓄熱
によるＩＣチップおよびパッケージへの悪影響が懸念さ
れる。
【０００７】そこで、本発明は、パッケージの薄型化を
図るのに有効な半導体装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明は、複数の半導体チップを有す
る半導体装置において、開口部（１０）を有する基板
（１２）と、前記基板（１２）上に配設され、該基板
（１２）と電気的に接続された第１の半導体チップ（１
４）と、前記開口部（１０）に配設され、電極パッド
（２２）を介して前記第１の半導体チップ（１４）と電
気的に接続された第２の半導体チップ（１６）とを具備
することを特徴とする。
【０００９】また、請求項２記載の発明は、請求項１記
載の発明において、前記第１の半導体チップ（１４）に
固定された放熱板（２４）をさらに具備することを特徴
とする。
【００１０】また、請求項３記載の発明は、請求項１記
載の発明において、前記第２の半導体チップ（１６）
は、前記開口部（１０）内で樹脂封止されていることを
特徴とする。
【００１１】また、請求項４記載の発明は、複数の半導
体チップを有する半導体装置において、開口部（１０）
を有する基板（１２）と、前記基板（１２）上に配設さ
れ、該基板（１２）と電気的に接続された第１の半導体
チップ（１４）と、前記開口部（１０）に配設され、電
極パッド（２２）を介して前記基板（１２）と電気的に
接続された第２の半導体チップ（１６）とを具備するこ
とを特徴とする。
【００１２】
【発明の実施の形態】（発明の概要）本発明の特徴は、
基板１２に開口部１０を設け、該開口部１０内に第２の
半導体チップ１６を配設し、該第２の半導体チップ１６
を第１の半導体チップ１４に接続した構造にある。この
ような構造により、実装面積の低減とパッケージの薄型
化の両方が期待できる（図１参照）。
【００１３】（発明の形態）本発明者は、以下に示すプ
ロセスによって、本発明を完成させるに至った。まず、
本発明者は、積層によって高さが増加するという従来問
題点を解決すべく、従来の積層構造、即ち、図５に示す
構造を詳細に検討した。その結果、従来の積層構造は、
単に、２枚の半導体チップを下から順に積み重ねただけ
のものであり、この構造では、積み重ねた枚数に応じ
て、高さが増加するという問題は、当然に発生するもの
であるとの結論を得た。そこで、本発明者は、発想の転
換を図り、２枚目の半導体チップを１枚目の半導体チッ
プの上に積み重ねるのではなく、底面に配置する構成を
見出した。そして、このような配置を可能にするため
に、基板に開口部を設け、この中に２枚目の半導体チッ
プを配置することとした。上記のような構造により、２
枚目の半導体チップは、基板内部に収容された状態とな
り、実質的に、該２枚目の半導体チップの高さがパッケ
ージの高さに影響しなくなる。本発明は、上記観点から
構成された発明であり、薄型のパッケージに複数の半導
体チップを収容する技術を提供する。
【００１４】図１は、本発明に係る半導体装置の構成を
示す断面図である。以下、同図に基づいて、本発明の構
成を説明する。
【００１５】開口部１０は、第２の半導体チップ１６の
配置スペースを基板１２内に確保するために設けた構成
である。この開口部１０には、同図に示すような基板１
２を貫通する貫通孔の他、第２の半導体チップ１６を収
容する座ぐり等の各種収容スペースが含まれる。この開
口部１０の中に第２の半導体チップ１６を配置し、該第
２の半導体チップ１６の高さを実質的に吸収する。
【００１６】基板１２は、第１の半導体チップ１４およ
び第２の半導体チップ１６を外部電極端子２０に接続す
る配線パターン１８を具備し、その上面には第１の半導
体チップ１４を、底面には外部電極を配置する。この基
板１２には、ＴＡＢテープ等のフレキシブル型の基板お
よびセラミックやガラスエポキシ等のソリッド型の基板
が含まれる。
【００１７】第１の半導体チップ１４は、配線パターン
１８を介して、基板１２上に配設され、該基板１２と電
気的に接続される。第１の半導体チップ１４と配線パタ
ーン１８との接点は、金属バンプ等の電極パッド２２で
構成することが好ましい。これは、ワイヤーを用いて、
第１の半導体チップ１４をボンディングすると、従来の
問題点として示したように、該ワイヤーの湾曲部が薄型
化を図る上でのネックとなるからである。ただし、本発
明の主な特徴点は、第２の半導体チップ１６を開口部１
０に収容した構造にあるため、第１の半導体チップ１４
のワイヤー接続を権利範囲から除外するものではない。
【００１８】第２の半導体チップ１６は、開口部１０に
配設され、電極パッド２２を介して、前記第１の半導体
チップ１４または基板１２と電気的に接続される。この
第２の半導体チップ１６は、その少なくとも一部が開口
部１０に収容されていればよく、好ましくは、その全体
を開口部１０に収容する。第２の半導体チップ１６を開
口部１０に収容した高さに応じて、基板１２と該第２の
半導体チップ１６が高さ方向で重なるため、パッケージ
の薄型化を図ることができる。
【００１９】第２の半導体チップ１６と第１の半導体チ
ップ１４とを機能的に接続する場合には、該第２の半導
体チップ１６を第１の半導体チップ１４機能ブロックに
直接接続する。一方、第２の半導体チップ１６と第１の
半導体チップ１４とを機能的に接続せずに、直接基板１
２上の配線パターン１８に接続する場合には、該接続用
の配線を第１の半導体チップ１４に形成し、該形成した
配線に第２の半導体チップ１６を接続する好ましくは、
第２の半導体チップ１６を収容した開口部１０を樹脂封
止し、第２の半導体チップ１６と第１の半導体チップ１
４の接続状態を好適に維持する。また、第１の半導体チ
ップ１４と第２の半導体チップ１６との間にエラストマ
等の弾性体を配置し、熱応力の影響を吸収させることが
好ましい。
【００２０】より好ましくは、第１の半導体チップ１４
の上面に放熱板を固定し、複数の半導体チップを搭載し
たことによる発熱量の増加に対応する。もっとも、この
ような放熱板は、第２の半導体チップ１６側にも配設可
能である。
【００２１】上記第１の半導体チップ１４および第２の
半導体チップ１６には、メモリやロジック等のＬＳＩま
たはＩＣチップが含まれる。
【００２２】上記のように構成される半導体装置は、小
型化・薄型化のパッケージが求められる実装体に特に適
している。尚、電極パッド２２は、基板１２側に設けて
も、第１の半導体チップ１４または第２の半導体チップ
１６側に設けてもよい。
【００２３】以上説明したように、本発明では、第２の
半導体チップ１６が開口部１０に配設されているため、
パッケージの高さ方向のディメンションを小さくするこ
とができる。即ち、図１に示すように、本発明では、第
１の半導体チップ１４の高さと、電極パッド２２の高さ
と、基板１２の高さの合計Ｈがパッケージに要求される
高さとなる。これを図５に示す従来の高さＨ’と比較し
て説明すると、本発明では、ワイヤー４０の湾曲部の高
さと、フラッシュメモリ３２の高さと、絶縁膜４２の高
さが不要であり、その分、パッケージの薄型化を図るこ
とができる。もっとも、実装面積については、図中の符
号Ｗで示すように、従来の積層構造に劣るものではな
い。
【００２４】
【実施例】（要約）ＴＡＢテープ３６の中央に開口部１
０を設け、該開口部１０内にスタティックＲＡＭ３４を
配置し、フラッシュメモリ３２をＴＡＢテープ３６の上
面に載置する。スタティックＲＡＭ３４は、電極パッド
２２を介してフラッシュメモリ３２に接続し、フラッシ
ュメモリ３２は、電極パッド２２を介してＴＡＢテープ
３６の配線パターン１８に接続する。フラッシュメモリ
３２の上面には、放熱板２４を配設し、スタティックＲ
ＡＭ３４の周囲は、封止樹脂２６で封止する（図２参
照）。
【００２５】（第１の実施例）図２は、本発明の第１の
実施例に係る半導体装置の構造を示す断面図である。同
図に示す第１の実施例は、フラッシュメモリ３２とスタ
ティックＲＡＭ３４をＴＡＢテープ３６に搭載する例で
ある。
【００２６】同図に示すように、ＴＡＢテープ３６の底
面には、外部電極端子として機能する半田ボール３８が
複数配設され、該複数の半田ボール３８は、ＴＡＢテー
プ３６の内部を貫通するパターンを介して、該ＴＡＢテ
ープ３６の上面に印刷された配線パターン１８に接続さ
れる。
【００２７】フラッシュメモリ３２は、電極パッド２２
を介して上記配線パターン１８上に載置され、その上面
には、銀ペースト３０を介して、放熱板２４が載置され
る。スタティックＲＡＭ３４は、ＴＡＢテープ３６中央
に設けられた開口部１０内に配設され、電極パッド２２
を介して、フラッシュメモリ３２の底面に接続される。
開口部１０の隙間には、封止樹脂２６がポッティングさ
れ、フラッシュメモリ３２とスタティックＲＡＭ３４の
間には、エラストマ２８が充填される。
【００２８】上記のような構造において、フラッシュメ
モリ３２から発生した熱は、配線パターン１８を介し
て、半田ボール３８から実装基板に放出されるととも
に、銀ペースト３０を介して、放熱板２４から外部に放
出される。同様に、スタティックＲＡＭ３４から発生し
た熱は、電極パッド２２、フラッシュメモリ３２、配線
パターン１８を通って、半田ボール３８から実装基板に
放出されるとともに、電極パッド２２、フラッシュメモ
リ３２、銀ペースト３０を通って、放熱板２４から放出
される。
【００２９】また、動作中に発生した熱応力は、エラス
トマ２８によって吸収され、安定したパッケージ構造が
維持される。
【００３０】（第２の実施例）図３は、本発明の第２の
実施例に係る半導体装置の構造を示す断面図である。同
図に示す実施例は、ＴＡＢテープ３６に開口部１０を設
けたことによって、ＴＡＢテープ３６の配線領域が制限
されることを防止した例である。
【００３１】本実施例に係る半導体装置では、同図に示
すように、開口部１０がＴＡＢテープ３６の底面側から
座ぐり状に形成され、その中にスタティックＲＡＭ３４
が収容される。そして、該スタティックＲＡＭ３４は、
電極パッド２２を介して、ＴＡＢテープ３６に設けられ
た配線パターン１８に接続される。その他の構造は、第
１の実施例に準ずる。
【００３２】上記構造により、基板１２に開口部１０を
設けた場合でも、ＴＡＢテープ３６の上面全域にわたっ
て、任意の配線パターンを形成することができる。
【００３３】（第３の実施例）図４は、本発明の第３の
実施例に係る半導体装置の構造を示す断面図である。同
図に示す実施例は、フラッシュメモリ３２およびスタテ
ィックＲＡＭ３４を多層構造を有するＴＡＢテープに搭
載する例である。
【００３４】本実施例に係る半導体装置では、同図に示
すように、ＴＡＢテープ３６の上面および内部に複数の
配線パターン１８が形成され、半田ボール３８とフラッ
シュメモリ３２とが接続される。開口部１０は、ＴＡＢ
テープ３６の上面側から座ぐり状に形成され、その中に
スタティックＲＡＭ３４が収容される。その他の構造
は、第１の実施例に準ずる。
【００３５】上記実施例は、本発明が多層基板に適用可
能であることを明確にする。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
パッケージの薄型化を図るのに有効な半導体装置を提供
することができる。
【００３７】また、本発明では、第２の半導体チップ１
６が開口部１０に配設されているため、パッケージの高
さ方向のディメンションを小さくすることができる。即
ち、図１に示すように、本発明では、第１の半導体チッ
プ１４の高さと、電極パッド２２の高さと、基板１２の
高さの合計Ｈがパッケージに要求される高さとなる。こ
れを図５に示す従来の高さＨ’と比較して説明すると、
本発明では、ワイヤー４０の湾曲部の高さと、フラッシ
ュメモリ３２の高さと、絶縁膜４２の高さが不要であ
り、その分、パッケージの薄型化を図ることができる。
もっとも、実装面積については、図中の符号Ｗで示すよ
うに、従来の積層構造に劣るものではない。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の構成を示す断面図で
ある。
【図２】本発明の第１の実施例に係る半導体装置の構造
を示す断面図である。
【図３】本発明の第２の実施例に係る半導体装置の構造
を示す断面図である。
【図４】本発明の第３の実施例に係る半導体装置の構造
を示す断面図である。
【図５】従来のスタックドＣＳＰの構造を示す断面図で
ある。
【符号の説明】
１０…開口部、１２…基板、１４…第１の半導体チッ
プ、１６…第２の半導体チップ、１８…配線パターン、
２０…外部電極端子、２２…電極パッド、２４…放熱
板、２６…封止樹脂、２８…エラストマ、３０…銀ペー
スト、３２…フラッシュメモリ、３４…スタティックＲ
ＡＭ、３６…ＴＡＢテープ、３８…半田ボール、４０…
ワイヤー、４２…絶縁膜

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体チップを有する半導体装置
    において、 開口部（１０）を有する基板（１２）と、 前記基板（１２）上に配設され、該基板（１２）と電気
    的に接続された第１の半導体チップ（１４）と、 前記開口部（１０）に配設され、電極パッド（２２）を
    介して前記第１の半導体チップ（１４）と電気的に接続
    された第２の半導体チップ（１６）とを具備することを
    特徴とする半導体装置。
  2. 【請求項２】 前記第１の半導体チップ（１４）に固定
    された放熱板（２４）をさらに具備することを特徴とす
    る請求項１記載の半導体装置。
  3. 【請求項３】 前記第２の半導体チップ（１６）は、 前記開口部（１０）内で樹脂封止されていることを特徴
    とする請求項１記載の半導体装置。
  4. 【請求項４】 複数の半導体チップを有する半導体装置
    において、 開口部（１０）を有する基板（１２）と、 前記基板（１２）上に配設され、該基板（１２）と電気
    的に接続された第１の半導体チップ（１４）と、 前記開口部（１０）に配設され、電極パッド（２２）を
    介して前記基板（１２）と電気的に接続された第２の半
    導体チップ（１６）とを具備することを特徴とする半導
    体装置。
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