JP2017175097A - ファインピッチパッケージ - Google Patents

ファインピッチパッケージ Download PDF

Info

Publication number
JP2017175097A
JP2017175097A JP2016114287A JP2016114287A JP2017175097A JP 2017175097 A JP2017175097 A JP 2017175097A JP 2016114287 A JP2016114287 A JP 2016114287A JP 2016114287 A JP2016114287 A JP 2016114287A JP 2017175097 A JP2017175097 A JP 2017175097A
Authority
JP
Japan
Prior art keywords
chip
edge
width
fine pitch
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016114287A
Other languages
English (en)
Inventor
非艱 ▲呉▼
非艱 ▲呉▼
Fei Jain Wu
慶堂 謝
Chin Tang Hsieh
慶堂 謝
佑銘 徐
You Ming Hsu
佑銘 徐
國玄 ▲呉▼
國玄 ▲呉▼
Kuo-Hsuan Wu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chipbond Technology Corp
Original Assignee
Chipbond Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipbond Technology Corp filed Critical Chipbond Technology Corp
Publication of JP2017175097A publication Critical patent/JP2017175097A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】ファインピッチパッケージを提供する。
【解決手段】回路基板１１０と、チップ１２０と、放熱板とを備える。回路基板１１０は複数の回路１１２を有し、回路１１２の厚さは４〜８μｍの間であり、且つ回路１１２の間の幅は１０〜１８μｍの間である。チップ１２０は回路基板１１０に設置され、チップ１２０のアクティブ面は回路基板１１０の表面に向けられると共にこれら回路１１２に電気的に接続される。放熱板はチップ１２０の裏面及び回路基板１１０の表面に設置され、チップ１２０が発生させる熱エネルギーが空気中及び回路基板１１０に導熱される。ファインピッチパッケージは、これら回路及び放熱板により、ファインピッチ化及び高速放熱の効果を同時に達成させる。
【選択図】図５

Description

本発明は、ファインピッチ回路を有するパッケージ構造に関する。
電子製品の微小化及び高効率化の需要に応えるため、通常ではチップの体積を微小化させ、且つＩＣの設計によりチップの効率を高めることで需要を満たしている。これにより、微小化されたチップ中の接続部材（例えば、接続パッド或いはバンプ）及び接続部材間のピッチも微小化する必要がある。
しかしながら、従来の回路基板はチップに電気的に接続され、回路基板は複数の回路を有し、これら回路は金属層をパターン化させることにより製造されるため、金属層の厚さがパターン化工程中に隣接する回路間のピッチに影響を与えた。すなわち、前述した従来の技術では、金属層の厚さが厚いほど、隣接する回路の間のピッチも大きくなり、隣接する回路の間のピッチが大きくなれば、回路基板の回路を微小化されたチップ中の接続部材に適合させることができなくなり、回路基板が微小化されたチップに電気的に接続できなくなった。
そこで、本発明者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的設計で上記の課題を効果的に改善する本発明の提案に到った。
本発明は、以上の従来技術の課題を解決する為になされたものである。即ち、本発明の目的は、ファインピッチパッケージを提供することにある。
上述した課題を解決し、上記目的を達成するための本発明は、本発明に係るファインピッチパッケージは、回路基板と、チップと、放熱板とを備え、回路基板は複数の回路を有し、複数の回路の厚さは４〜８μｍの間である。隣接する２つの回路の間にはファインピッチを有し、ファインピッチの幅は１０〜１８μｍの間である。回路基板の表面にはチップ設置区及び少なくとも１つの接続区を有し、接続区はチップ設置区の外側に位置され、チップはチップ設置区に設置されると共に接続区が露出される。チップはアクティブ面及び裏面を有し、アクティブ面は回路基板の表面に向けられ、チップ及びこれら回路は電気的に接続され、放熱板はチップの裏面及び接続区に設置される。
また、本発明は、これら回路の厚さが４〜８μｍの間に制限されるため、パターン化されて形成されたファインピッチの幅が１０〜１８μｍの間になり、複数の回路のファインピッチ化の程度が向上する。
本発明によれば、回路の厚さが薄くなることで隣接する回路の間のピッチが短縮し、回路基板にファインピッチ（ｆｉｎｅ ｐｉｔｃｈ）回路が形成され、微小化されたチップに電気的に接続される。
本発明の第１実施形態によるファインピッチパッケージを示す分解斜視図である。 本発明の第１実施形態によるファインピッチパッケージの組み合わせ構造を示す図である。 本発明の第１実施形態によるファインピッチパッケージにおける回路基板及びチップの上面を示す図である。 本発明の第１実施形態によるファインピッチパッケージを示す断面図である。 本発明の第１実施形態によるファインピッチパッケージを示す断面図である。 本発明の第２実施形態によるファインピッチパッケージを示す分解斜視図である。 本発明の第２実施形態によるファインピッチパッケージ組み合わせ構造を示す図である。 本発明の第２実施形態によるファインピッチパッケージにおける放熱板の上面を示す図である。 本発明の第２実施形態によるファインピッチパッケージを示す断面図である。 チップ温度テスト分析をグラフ図である。
本発明における好適な実施の形態について、添付図面を参照して説明する。尚、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を限定するものではない。また、以下に説明される構成の全てが、本発明の必須要件であるとは限らない。
（第１実施形態）
以下、本発明の第１実施形態について、図１乃至図５を参照しながら説明する。本発明の第１実施形態によるファインピッチパッケージ１００は、回路基板１１０と、チップ１２０と、放熱板１３０とを備える（図１及び図２参照）。チップ１２０は回路基板１１０と放熱板１３０との間に位置され、回路基板１１０の表面１１１はチップ設置区１１１ａ及び少なくとも１つの接続区１１１ｂを有し、接続区１１１ｂはチップ設置区１１１ａの外側に位置され、チップ１２０はチップ設置区１１１ａに設置されると共に接続区１１１ｂが露出される。チップ１２０はアクティブ面１２１及び裏面１２２を有し、アクティブ面１２１は回路基板１１０の表面１１１に向けられ、可撓性を有する放熱板１３０は裏面１２２及び接続区１１１ｂに設置される。放熱板１３０によりチップ１２０が発生させる熱エネルギーが空気及び回路基板１１０に導熱されることで、高速放熱の効果を達成させる。好ましくは、放熱板１３０の材質は金、銅或いはアルミニウムを含む導熱材料の内から任意で選択され、本実施形態においては、回路基板１１０は銅箔基板である。
回路基板１１０は複数の回路１１２を有し、チップ１２０及びこれら回路１１２は電気的に接続される（図３及び図４参照）。本実施形態において、チップ１２０はアクティブ面１２１に設置される複数の接続部材１２７を介してこれら回路１１２に電気的に接続される。好ましくは、回路基板１１０は載置板１１３及び保護層１１４を更に備え、これら回路１１２は載置板１１３と保護層１１４との間に位置され、保護層１１４によりこれら回路１１２が被覆されると共にチップ設置区１１１ａが露出される。本実施形態では、チップ設置区１１１ａは載置板１１３の表面に位置され、接続区１１１ｂは保護層１１４の表面に位置される。
続いて、図３によれば、隣接する２つの回路１１２の間にはファインピッチＦＰを有し、これら回路１１２及びこれらファインピッチＦＰは回路基板１１０の金属層（図示せず）がパターン化されることで形成される。金属層の厚さは４〜８μｍの間であるため、パターン化工程では、これら回路１１２の間のこれらファインピッチＦＰの幅が１０〜１８μｍの間に制御され、回路のファインピッチ化の目的を達成させる。本実施形態において、これら回路１１２の厚さは実質上金属層の厚さに等しく、即ち、これら回路１１２の厚さは４〜８μｍの間である。
また、チップ１２０は第一側面１２３及び第二側面１２４を更に有し、第二側面１２４は第一側面１２３の対向面である（図１、図２及び図４参照）。本実施形態において、放熱板１３０は一体成形される被覆部１３１と、第一側被覆部１３２と、第一接続部１３３とを少なくとも有し、第一側被覆部１３２は被覆部１３１と第一接続部１３３との間に位置される。好ましくは、放熱板１３０は第二側被覆部１３４及び第二接続部１３５を更に有し、第二側被覆部１３４は被覆部１３１と第二接続部１３５との間に位置される。被覆部１３１はチップ１２０の裏面１２２に設置され、第一側被覆部１３２によりチップ１２０の第一側面１２３が被覆され、第二側被覆部１３４によりチップ１２０の第二側面１２４が被覆され、第一接続部１３３及び第二接続部１３５は接続区１１１ｂにそれぞれ設置される。
本実施形態において、ファインピッチパッケージ１００は底部シーラント１４０を更に有する（図４参照）。底部シーラント１４０はチップ１２０のアクティブ面１２１と回路基板１１０の表面１１１との間に充填され、第一側被覆部１３２及び第二側被覆部１３４により底部シーラント１４０が被覆され、放熱板１３０がチップ１２０及び回路基板１１０に貼着される。
本実施形態において、チップ１２０は第三側面１２５及び第四側面１２６を更に有する（図１及び図５参照）。第四側面１２６は第三側面１２５の対向面であり、第三側面１２５と第四側面１２６との間には第一幅Ｗ１を有し、第一幅Ｗ１は第三側面１２５及び第四側面１２６の間の最短距離である。被覆部１３１は第一縁端１３１ａ及び第二縁端１３１ｂを有し、第一縁端１３１ａは第三側面１２５に隣接され、第二縁端１３１ｂは第四側面１２６に隣接される。第一縁端１３１ａと第二縁端１３１ｂとの間には第二幅Ｗ２を有し、第二幅Ｗ２は第一縁端１３１ａ及び第二縁端１３１ｂの間の最短距離である。
本実施形態において、チップ１２０のアクティブ面１２１と裏面１２２との間には厚さＤを有する（図５参照）。厚さＤはアクティブ面１２１及び裏面１２２の間の最短距離であり、チップ１２０のアクティブ面１２１と回路基板１１０の表面１１１との間には間隔Ｇを有する。また、表面１１１は載置板１１３の表面であり、間隔Ｇはアクティブ面１２１及び表面１１１の間の最短距離である。好ましくは、第二幅Ｗ２は第一幅Ｗ１、厚さＤの二倍及び間隔Ｇの幅の二倍の合計より広くない。本実施形態において、第二幅Ｗ２は実質上第一幅Ｗ１に等しい。或いは、他の実施形態では、第二幅Ｗ２は第一幅Ｗ１の半分より広く、且つ第一幅Ｗ１より狭い。
（第２実施形態）
以下、第２実施形態を図６〜９に基づいて説明する。第２実施形態の第１実施形態との差異は、被覆部１３１が本体部１３１ｃ及び第一外側部１３１ｄを有する点である（図６、図７及び図８参照）。好ましくは、被覆部１３１は第二外側部１３１ｅを更に有し、本体部１３１ｃは第一外側部１３１ｄと第二外側部１３１ｅとの間に位置され、本体部１３１ｃはチップ１２０の裏面１２２に設置され、第一外側部１３１ｄによりチップ１２０の第三側面１２５が被覆され、第二外側部１３１ｅによりチップ１２０の第四側面１２６が被覆される。本実施形態において、被覆部１３１の第一縁端１３１ａは第一外側部１３１ｄの縁端であり、被覆部１３１の第二縁端１３１ｂは第二外側部１３１ｅの縁端であり、よって、第二幅Ｗ２は第一幅Ｗ１より広い。
本実施形態において、第一側被覆部１３２は第三縁端１３２ａ及び第四縁端１３２ｂを有する（図８参照）。第三縁端１３２ａは第一縁端１３１ａに隣接され、第四縁端１３２ｂは第二縁端１３１ｂに隣接され、第三縁端１３２ａと第四縁端１３２ｂとの間には第三幅Ｗ３を有し、第三幅Ｗ３は第三縁端１３２ａ及び第四縁端１３２ｂの間の最短距離である。第二側被覆部１３４は第五縁端１３４ａ及び第六縁端１３４ｂを有し、第五縁端１３４ａは第一縁端１３１ａに隣接され、第六縁端１３４ｂは第二縁端１３１ｂに隣接され、第五縁端１３４ａと第六縁端１３４ｂとの間には第四幅Ｗ４を有し、第四幅Ｗ４は第五縁端１３４ａ及び第六縁端１３４ｂの間の最短距離である。また、第三幅Ｗ３は第二幅Ｗ２より狭く、且つ第四幅Ｗ４は第二幅Ｗ２より狭い。
本実施形態において、放熱板１３０がチップ１２０及び回路基板１１０に貼着される場合、被覆部１３１の第一縁端１３１ａ及び第二縁端１３１ｂは回路基板１１０に接触せず、このため、放熱板１３０と回路基板１１０との間には隙間を有する（図９参照）。本発明の第１実施形態或いは第２実施形態において、放熱板１３０と回路基板１１０との間に密閉空間が形成されないため、チップ１２０が発生させる熱エネルギーが空気の体積を膨張させると、膨張された空気が放熱板１３０と回路基板１１０との間の隙間から排出され、空気の膨張により放熱板１３０が座屈変形を起こして回路基板１１０或いはチップ１２０から脱離される事態を回避させる。
表１はチップ温度テスト分析グラフである。対照群は放熱板１３０を有せず、回路の厚さを改変して対照群、第１実施形態及び第２実施形態のチップ温度を観察したものである。回路の厚さが薄いほど、回路の電気抵抗置が大きくなり、これによりチップ温度が上昇する。対照群と第１実施形態及び第２実施形態との比較から明確に分かるように、本発明に係る放熱板１３０は、回路の電気抵抗置が過大であるために高温になる現象を確実に有効的に減らす。例えば、回路の厚さが４μｍである場合、対照群のチップ温度は１６１．６℃であり、第１実施形態のチップ温度は１２１．０℃であり、第２実施形態のチップ温度は１０９．９℃である。放熱板１３０がチップ温度を約４０〜５０℃低下させており、チップが高温のために損壊する事態を有効的に回避させる。
Figure 2017175097
 図１０から分かるように、４μｍの回路を有する第１実施形態のチップ温度（１２１．０℃）は１２μｍの回路を有する対照群のチップ温度（１１９．５℃）に接近し、４μｍの回路を有する第２実施形態のチップ温度（１０９．９℃）は１２μｍの回路を有する対照群のチップ温度（１１９．５℃）より低い。このように、本発明に係るファインピッチパッケージ１００は、回路１１２の厚さを制御し、且つ放熱板１３０によりファインピッチ化（ｆｉｎｅ ｐｉｔｃｈ）及び高速放熱の効果を同時に達成させ、製品の効率を有効的に向上させる。
上述の実施形態は本発明の技術思想及び特徴を説明するためのものにすぎず、当該技術分野を熟知する者に本発明の内容を理解させると共にこれをもって実施させることを目的とし、本発明の特許請求の範囲を限定するものではない。従って、本発明の精神を逸脱せずに行う各種の同様の効果をもつ改良又は変更は、請求項に含まれるものとする。
１００ ファインピッチパッケージ
１１０ 回路基板
１１１ 表面
１１１ａ チップ設置区
１１１ｂ 接続区
１１２ 回路
１１３ 載置板
１１４ 保護層
１２０ チップ
１２１ アクティブ面
１２２ 裏面
１２３ 第一側面
１２４ 第二側面
１２５ 第三側面
１２６ 第四側面
１２７ 接続部材
１３０ 放熱板
１３１ 被覆部
１３１ａ 第一縁端
１３１ｂ 第二縁端
１３１ｃ 本体部
１３１ｄ 第一外側部
１３１ｅ 第二外側部
１３２ 第一側被覆部
１３２ａ 第三縁端
１３２ｂ 第四縁端
１３３ 第一接続部
１３４ 第二側被覆部
１３４ａ 第五縁端
１３４ｂ 第六縁端
１３５ 第二接続部
１４０ 底部シーラント
Ｄ 厚さ
ＦＰ ファインピッチ
Ｇ 間隔
Ｗ１ 第一幅
Ｗ２ 第二幅
Ｗ３ 第三幅
Ｗ４ 第四幅

Claims (10)

  1. 複数の回路を有し、且つ複数の前記回路の厚さは４〜８μｍの間であり、隣接する２つの前記回路の間にはファインピッチを有し、前記ファインピッチの幅は１０〜１８μｍの間であり、表面にはチップ設置区及び少なくとも１つの接続区を有し、前記接続区が前記チップ設置区の外側に位置されている回路基板と、
    前記チップ設置区に設置されていると共に前記接続区が露出されており、アクティブ面及び裏面を有し、前記アクティブ面が前記回路基板の前記表面に向いており、前記回路に電気的に接続されているチップと、
    前記チップの前記裏面及び前記接続区に設置されている放熱板と、を備えることを特徴とするファインピッチパッケージ。
  2. 前記放熱板は、一体成形される被覆部と、第一側被覆部と、第一接続部とを少なくとも有し、
    前記第一側被覆部は、前記被覆部と前記第一接続部との間に位置し、前記チップの第一側面を覆い、
    前記被覆部は前記チップの前記裏面に設置されており、
    前記第一接続部は前記接続区に設置されていることを特徴とする、請求項１に記載のファインピッチパッケージ。
  3. 前記放熱板は第二側被覆部及び第二接続部を更に有し、
    前記第二側被覆部は、前記被覆部と前記第二接続部との間に位置されており、前記チップの第二側面を覆い、
    前記第二側面は前記第一側面の対向面であり、
    前記第二接続部は前記接続区に設置されていることを特徴とする、請求項２に記載のファインピッチパッケージ。
  4. 前記チップの第三側面と第四側面との間には第一幅を有し、
    前記第四側面は前記第三側面の対向面であり、
    前記被覆部は第一縁端及び第二縁端を有し、
    前記第一縁端は前記第三側面に隣接しており、
    前記第二縁端は前記第四側面に隣接しており、
    前記第一縁端と前記第二縁端との間には第二幅を有し、
    前記チップの前記アクティブ面と前記裏面との間には厚さを有し、
    前記チップの前記アクティブ面と前記回路基板の前記表面との間には間隔を有し、
    前記第二幅は、前記第一幅と前記厚さの二倍と前記間隔の幅の二倍とを合計した値以下であることを特徴とする、請求項２に記載のファインピッチパッケージ。
  5. 前記第二幅は前記第一幅と同じであることを特徴とする、請求項４に記載のファインピッチパッケージ。
  6. 前記被覆部は本体部及び第一外側部を少なくとも有し、
    前記本体部は前記チップの前記裏面に設置されており、
    前記第一外側部は前記第三側面を覆い、
    前記第二幅は前記第一幅より広く形成されていることを特徴とする、請求項４に記載のファインピッチパッケージ。
  7. 前記第一縁端は前記第一外側部の縁端であり、
    前記第一縁端は前記回路基板と離間していることを特徴とする、請求項６に記載のファインピッチパッケージ。
  8. 前記被覆部は第二外側部を更に有し、
    前記本体部は前記第一外側部と前記第二外側部との間に位置し、
    前記第二外側部は前記第四側面を覆うことを特徴とする、請求項６に記載のファインピッチパッケージ。
  9. 前記第一側被覆部は第三縁端及び第四縁端を有し、
    前記第三縁端は前記第一縁端に隣接し、
    前記第四縁端は前記第二縁端に隣接し、
    前記第三縁端と前記第四縁端との間には第三幅を有し、
    前記第三幅は前記第二幅より狭く形成されていることを特徴とする、請求項４または６に記載のファインピッチパッケージ。
  10. 前記チップの前記アクティブ面と前記回路基板の前記表面との間に充填されており、前記第一側被覆部により被覆される底部シーラントを更に備えることを特徴とする、請求項２に記載のファインピッチパッケージ。
JP2016114287A 2016-03-24 2016-06-08 ファインピッチパッケージ Pending JP2017175097A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW105109267 2016-03-24
TW105109267A TW201735277A (zh) 2016-03-24 2016-03-24 微間距封裝結構

Publications (1)

Publication Number Publication Date
JP2017175097A true JP2017175097A (ja) 2017-09-28

Family

ID=57435239

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016114287A Pending JP2017175097A (ja) 2016-03-24 2016-06-08 ファインピッチパッケージ

Country Status (4)

Country Link
JP (1) JP2017175097A (ja)
KR (1) KR20170112866A (ja)
CN (2) CN205680672U (ja)
TW (1) TW201735277A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113327899A (zh) * 2021-04-22 2021-08-31 成都芯源系统有限公司 倒装芯片封装单元及封装方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201735277A (zh) * 2016-03-24 2017-10-01 頎邦科技股份有限公司 微間距封裝結構
TWI657545B (zh) * 2018-03-12 2019-04-21 頎邦科技股份有限公司 半導體封裝結構及其線路基板
CN113725169B (zh) * 2021-04-22 2024-06-14 成都芯源系统有限公司 倒装芯片封装单元及相关封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09139450A (ja) * 1995-11-13 1997-05-27 Sony Corp ヒートシンクの固定方法
JPH11163494A (ja) * 1997-11-28 1999-06-18 Toshiba Corp 表面実装デバイスの実装方法、ｂｇａパッケージの実装構造、及び電子機器
JP2000156460A (ja) * 1998-11-20 2000-06-06 Mitsui High Tec Inc 半導体装置
JP2008004960A (ja) * 2003-12-05 2008-01-10 Mitsui Mining & Smelting Co Ltd プリント配線基板および回路装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120053332A (ko) * 2010-11-17 2012-05-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
TW201735277A (zh) * 2016-03-24 2017-10-01 頎邦科技股份有限公司 微間距封裝結構

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09139450A (ja) * 1995-11-13 1997-05-27 Sony Corp ヒートシンクの固定方法
JPH11163494A (ja) * 1997-11-28 1999-06-18 Toshiba Corp 表面実装デバイスの実装方法、ｂｇａパッケージの実装構造、及び電子機器
JP2000156460A (ja) * 1998-11-20 2000-06-06 Mitsui High Tec Inc 半導体装置
JP2008004960A (ja) * 2003-12-05 2008-01-10 Mitsui Mining & Smelting Co Ltd プリント配線基板および回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113327899A (zh) * 2021-04-22 2021-08-31 成都芯源系统有限公司 倒装芯片封装单元及封装方法

Also Published As

Publication number Publication date
CN205680672U (zh) 2016-11-09
KR20170112866A (ko) 2017-10-12
TW201735277A (zh) 2017-10-01
CN107230665A (zh) 2017-10-03

Similar Documents

Publication Publication Date Title
US6020637A (en) Ball grid array semiconductor package
JP3671457B2 (ja) 多層基板
JP5400094B2 (ja) 半導体パッケージ及びその実装方法
JP6370257B2 (ja) 半導体装置
JP2017175097A (ja) ファインピッチパッケージ
TWI609465B (zh) 散熱封裝構造
JP6199601B2 (ja) 半導体装置
EP3030060B1 (en) Wiring base plate and electronic device
JP6974499B2 (ja) 電子素子実装用基板、電子装置および電子モジュール
JP3205910U (ja) ファインピッチパッケージ
JP2010267869A (ja) 配線基板
EP3370254B1 (en) Wiring substrate, electronic device and electronic module
WO2016031440A1 (ja) チップ抵抗器およびその実装構造
WO2016157478A1 (ja) 配線基板および電子装置
JP5855822B2 (ja) 多数個取り配線基板
WO2017115627A1 (ja) インバータ
JP3818310B2 (ja) 多層基板
TWM518405U (zh) 散熱封裝構造
KR102486784B1 (ko) 반도체 패키지
TWM528521U (zh) 微間距封裝結構
JP5124329B2 (ja) 半導体装置
JP6603098B2 (ja) 回路基板および電子装置
US11842951B2 (en) Semiconductor device for improving heat dissipation and mounting structure thereof
EP2441089B1 (en) Cooling arrangement and method for assembling the cooling arrangement
JPWO2019221242A1 (ja) パワー半導体モジュール

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170912

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180515