JP6974499B2 - 電子素子実装用基板、電子装置および電子モジュール - Google Patents

電子素子実装用基板、電子装置および電子モジュール Download PDF

Info

Publication number
JP6974499B2
JP6974499B2 JP2019557263A JP2019557263A JP6974499B2 JP 6974499 B2 JP6974499 B2 JP 6974499B2 JP 2019557263 A JP2019557263 A JP 2019557263A JP 2019557263 A JP2019557263 A JP 2019557263A JP 6974499 B2 JP6974499 B2 JP 6974499B2
Authority
JP
Japan
Prior art keywords
space
substrate
layer
electronic device
view
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019557263A
Other languages
English (en)
Other versions
JPWO2019107400A1 (ja
Inventor
健一 小濱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Publication of JPWO2019107400A1 publication Critical patent/JPWO2019107400A1/ja
Application granted granted Critical
Publication of JP6974499B2 publication Critical patent/JP6974499B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/473—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap

Description

本発明は、電子素子、例えばＣＣＤ（Charge Coupled Device）型またはＣＭＯＳ（Complementary Metal Oxide Semiconductor）型等の撮像素子、ＬＥＤ（Light Emitting Diode）等の発光素子、圧力、気圧、加速度、ジャイロ等のセンサー機能を有する素子、または集積回路等が実装される電子素子実装用基板、電子装置および電子モジュールに関するものである。
従来より、絶縁層からなる配線基板を備えた電子素子実装用基板が知られている。また、このような電子素子実装用基板に電子素子が実装された電子装置が知られており、排熱等のための流路を有する電子装置が知られている（特開２００６-１００４１０号参照）。
電子素子は動作時に、センシング部分または演算部分等の一部において他の部分と比較して発熱する場合があり、特許文献１では放熱性向上のために流路を設けている。近年の電子素子実装用基板の小型化の要求により、電子素子実装用基板の面積が小さくなり、この流路を十分に設けることが困難な場合があった。
本発明の１つの態様に係る電子素子実装用基板は、電子素子が実装される基板を有する。基板は第１層と、第１層の下面に位置した第２層とを有する。第１層は、複数の第１貫通空間を有する。第２層は、平面視において複数の第１貫通空間と重なって位置した第２貫通空間を有する。複数の第１貫通空間と第２貫通空間とは連続している。さらに、第２貫通空間の端部は、最も外側に位置する第１貫通空間の外辺よりも平面視において外側に位置している。また、平面視において前記第１方向における前記第１貫通空間の端部は、前記第１方向に垂直な方向における前記第１貫通空間の寸法の最大値を有していてもよい。
本発明の１つの態様に係る電子装置は、電子素子実装用基板と、電子素子実装用基板に実装された電子素子とを備えていることを特徴としている。
本発明の１つの態様に係る電子モジュールは、電子装置の上面または電子装置を囲んで位置した筐体と、を備えている。
図１（ａ）は本発明の第１の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図１（ｂ）は図１（ａ）のＸ１−Ｘ１線に対応する縦断面図である。 図２（ａ）は本発明の第１の実施形態のその他の態様に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図２（ｂ）は図２（ａ）のＸ２−Ｘ２線に対応する縦断面図である。 図３（ａ）は本発明の第１の実施形態に係る電子モジュールの外観を示す上面図であり、図３（ｂ）は図３（ａ）のＸ３−Ｘ３線に対応する縦断面図である。 図４（ａ）は本発明の第１の実施形態に係る電子素子実装用基板の第１層の一例を示す平面図であり、図４（ｂ）は第１の実施形態に係る電子素子実装用基板の内層の第２層の一例を示す平面図である。 図５（ａ）は図４に示す第１の実施形態に係る電子素子実装用基板を上面から見た透視図であり、図５（ｂ）はその他の実施形態にかかる電子素子実装用基板を上面から見た透視図である。 図６（ａ）は第１の実施形態のその他の態様に係る電子素子実装用基板を上面から見た透視図であり、図６（ｂ）は第１の実施形態のその他の態様にかかる電子素子実装用基板を上面から見た透視図である。 図７（ａ）は第１の実施形態のその他の態様に係る電子素子実装用基板を上面から見た透視図であり、図７（ｂ）は第１の実施形態のその他の態様にかかる電子素子実装用基板を上面から見た透視図である。 図８（ａ）は本発明の第１の実施形態に係る電子素子実装用基板の内層を示す平面透視図であり、図８（ｂ）は図８（ａ）の要部Ａの拡大透視図である。 図９（ａ）および図９（ｂ）は本発明の第１の実施形態のその他の態様に係る電子素子実装用基板の要部Ａの拡大透視図である。 図１０（ａ）は本発明の第２の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図１０（ｂ）は図１０（ａ）のＸ１０−Ｘ１０線に対応する縦断面図である。 図１１（ａ）は本発明の第２の実施形態に係る電子素子実装用基板の第１層の一例を示す平面図であり、図１１（ｂ）は第２の実施形態に係る電子素子実装用基板の内層の第２層の一例を示す平面図であり、図１１（ｃ）は第２の実施形態に係る電子素子実装用基板の内層の第３層の一例を示す平面図である。 図１２（ａ）は本発明の第３の実施形態に係る電子素子実装用基板および電子装置の外観を示す縦断面図であり、図１２（ｂ）は本発明の第３の実施形態のその他の態様に係る電子素子実装用基板および電子装置の外観を示す縦断面図である。 図１３（ａ）は本発明の第４の実施形態に係る電子素子実装用基板および電子装置の外観を示す縦断面図であり、図１３（ｂ）は本発明の第４の実施形態のその他の態様に係る電子素子実装用基板および電子装置の外観を示す縦断面図である。 図１４（ａ）は本発明の第４の実施形態のその他の態様に係る電子素子実装用基板および電子装置の外観を示す縦断面図であり、図１４（ｂ）は本発明の第４の実施形態のその他の態様に係る電子素子実装用基板および電子装置の外観を示す縦断面図である。
＜電子素子実装用基板および電子装置の構成＞
以下、本発明のいくつかの例示的な実施形態について図面を参照して説明する。なお、以下の説明では、電子素子実装用基板に電子素子が実装された構成を電子装置とする。また、電子素子実装用基板の上面側に位置するようにまたは電子装置を囲んで設けられた筐体または部材を有する構成を電子モジュールとする。電子素子実装用基板、電子装置および電子モジュールは、いずれの方向が上方若しくは下方とされてもよいが、便宜的に、直交座標系ｘｙｚを定義するとともに、ｚ方向の正側を上方とする。
（第１の実施形態）
図１〜図９を参照して本発明の第１の実施形態における電子モジュール３１、電子装置２１、および電子素子実装用基板１について説明する。なお、本実施形態では図１および図２では電子装置２１を示しており、図３では電子モジュール３１を示している。また、図４〜図７に電子素子実装用基板１の内層の図を示す。また、図８および図９において要部Ａの図を示す。本実施形態における電子装置２１は、電子素子実装用基板１と電子素子１０とを備えている。図４〜図９では第２貫通空間を点線で示している。
電子素子実装用基板１は、電子素子１０が実装される基板２を有する。基板２は第１層２ａと、第１層２ａの下面に位置した第２層２ｂとを有する。第１層２ａは、複数の第１貫通空間５ａを有する。第２層２ｂは、平面視において複数の第１貫通空間５ａと重なって位置した第２貫通空間５ｂを有する。複数の第１貫通空間５ａと第２貫通空間５ｂとは連続している。
電子素子実装用基板１は、電子素子１０が実装される基板２を有している。また、基板２は第１層２ａと、第１層２ａの下面に位置した第２層２ｂを有する。図２に示す例の様に、電子素子実装用基板１は第１層２ａと第２層２ｂの他にその他の層２ｆを有していてもよい。なお、その他の層２ｆは複数層有していてもよい。ここで、上述した電子素子１０が実装される位置は、第１層２ａまたは第２層２ｂの上面もしくは下面であってもよいし、第１層２ａの上面または第２層２ｂの下面に設けられたその他の層２ｆの上面または下面に実装されていてもよい。
第１層２ａ、第２層２ｂおよびその他の層２ｆを構成する絶縁層の材料は例えば、電気絶縁性セラミックスまたは樹脂等が含まれる。樹脂としては例えば、熱可塑性樹脂等が含まれる。
第１層２ａ、第２層２ｂおよびその他の層２ｆを形成する絶縁層の材料として使用される電気絶縁性セラミックスとしては例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック焼結体等が含まれる。第１層２ａ、第２層２ｂおよびその他の層２ｆを形成する絶縁層の材料として使用される樹脂としては例えば、熱可塑性の樹脂、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはフッ素系樹脂等である。フッ素系樹脂としては例えば、四フッ化エチレン樹脂等が含まれる。
第１層２ａ、第２層２ｂおよびその他の層２ｆから成る基板２は、図２に示すように７層の絶縁層から形成されていてもよいし、６層以下または８層以上の絶縁層から形成されていてもよい。絶縁層が６層以下の場合には、電子素子実装用基板１の薄型化を図ることができる。また、絶縁層が８層以上の場合には、電子素子実装用基板１の剛性を高めることができる。また、図２〜図３に示す例のように、各絶縁層に開口部を設け、設けた開口部の大きさを異ならせた上面に段差部を形成していてもよく、後述する電極パッド３が段差部に設けられていてもよい。なお、図２〜図３に示す例ように基板２は開口部を有していてもよいし、図１に示す例のように開口部を有さない平板状であってもよい。また、平面視で矩形状であってもよいし円形状またはその他多角形状であってもよい。
電子素子実装用基板１は例えば、最外周の１辺の大きさは０．３ｍｍ〜１０ｃｍであり、平面視において電子素子実装用基板１が四角形状あるとき、正方形であってもよいし長方形であってもよい。また例えば、電子素子実装用基板１の厚みは０．２ｍｍ以上である。
電子素子実装用基板１の基板２は表面に例えば電子素子１０と接続される電極パッド３を有していてもよい。さらに基板２の上面、側面または下面には、外部回路接続用電極が設けられていてもよい。外部回路接続用電極は、基板２と外部回路基板、あるいは電子装置２１と外部回路基板とを電気的に接続していてもよい。
さらに基板２の上面または下面には、電極パッド３または／および外部回路接続用電極以外に、絶縁層間に形成される内部配線導体および内部配線導体同士を上下に接続する貫通導体が設けられていてもよい。これら内部配線導体または貫通導体は、基板２の表面に露出していてもよい。この内部配線導体または貫通導体によって、電極パッド３または／および外部回路接続用電極はそれぞれ電気的に接続されていてもよい。
電極パッド３、外部回路接続用電極、内部配線導体または／および貫通導体は、複数の絶縁層が電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。また、銅からなっていてもよい。また、電極パッド３、外部回路接続用電極、内部配線導体または／および貫通導体は、複数の層が樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。
電極パッド３、外部回路接続用電極、内部配線導体または／および貫通導体の露出表面に、めっき層を有していてもよい。この構成によれば、外部回路接続用の電極、導体層および貫通導体の露出表面を保護して酸化を低減することができる。また、この構成によれば、電極パッド３と電子素子１０とをワイヤボンディング等の電子素子接続材１３を介して良好に電気的接続することができる。めっき層は、例えば、厚さ０．５μｍ〜１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ〜３μｍの金（Ａｕ）めっき層を順次被着させてもよい。
電子素子実装用基板１の第１層２ａは、複数の第１貫通空間５ａを有する。複数の第１貫通空間５ａは少なくとも断面視において第１層２ａを貫通するように設けられている。ここで、第１貫通空間５ａは第１層２ａの１層のみを貫通していてもよいし、第１層２ａの上面に設けられたその他の層２ｆに第１貫通空間５ａと同様のその他の貫通孔５ｆを含めて２層以上を貫通して設けられていてもよい。また、第１層２ａに設けられた第１貫通空間５ａとその他の層２ｆに設けられたその他の貫通孔５ｆの大きさはそれぞれ異なっていてもよい。また、平面視における形状は、例えば矩形状であってもよい。
なお、複数の第１貫通空間５ａは少なくとも２つ以上あればよく、それぞれの大きさ又は形状等は同一であってもよいし異なるものであってもよい。また、複数の第１貫通空間５ａの隣り合う第１貫通空間５ａ同士の距離は特に指定されない。
電子素子実装用基板１の第２層２ｂは、平面視において複数の第１貫通空間５ａと重なって位置した第２貫通空間５ｂを有する。第２貫通空間５ｂは少なくとも断面視において第２層２ｂを貫通するように設けられている。ここで、第２貫通空間５ｂは第２層２ｂの１層のみを貫通していてもよいし、第１層２ａの下面に設けられたその他の層２ｆに第２貫通空間５ｂと同様のその他の貫通孔５ｆを含めて２層以上を貫通して設けられていてもよい。また、第２層２ｂに設けられた第２貫通空間５ｂとその他の層２ｆに設けられたその他の貫通孔５ｆの大きさはそれぞれ異なっていてもよい。
なお、第２貫通空間５ｂは少なくとも１つあればよく、第２貫通空間５ｂは複数個位置していてもよい。第２貫通空間５ｂが複数個位置しているとき、それぞれの第２貫通空間５ｂの大きさ又は形状等は同一であってもよいし異なるものであってもよい。また、複数の第２貫通空間５ｂの隣り合う第２貫通空間５ｂ同士の距離は特に指定されない。
電子素子実装用基板１の複数の第１貫通空間５ａと第２貫通空間５ｂとは連続している。つまり、隣り合う第１貫通空間５ａの同士が第２貫通空間５ｂでつながり、３次元状の空間になっていてもよい。
電子素子実装用基板に実装される電子素子は動作時に、センシング部分または演算部分等の一部分において他の部分と比較して発熱する場合がある。その解決策のために放熱性向上のための流路を設ける場合がある。しかしながら近年の電子素子実装用基板の小型化の要求により、電子素子実装用基板の面積が小さくなり、この流路を十分に設けることができない場合があった。そのため、電子素子のセンシング部分または演算部分などの発熱部で発生した熱を十分に放熱できず、電子素子の熱による破壊または誤作動が生じる場合があった。
これに対して本実施形態では、第１層２ａに設けられた第１貫通空間５ａと第２層２ｂに設けられた第２貫通空間５ｂとが連続している。言い換えると、基板２内部で第１貫通空間５ａと第２貫通空間５ｂとは３次元構造（立体構造）の流路を形成している。これにより、基板２の厚み方向に流路を広げることが可能となり、流路の体積を大きくすることが可能となるため、電子素子実装用基板１が小型化した場合においても、放熱性を確保することが可能となる。
また、近年では電子素子は高機能化し、電子素子実装用基板に実装される電子素子は動作時に、センシング部分または演算部分等の発熱部において他の部分と比較して発熱する場合がある。そのため、放熱性を確保するために流路を電子素子実装用基板で広く設けると、本来は発熱しない場所（他の部分）に熱を広げてしまう場合がある。その結果、電子素子の動作および信号に悪影響を及ぼす場合があった。
これに対して本実施形態では、第１層２ａに設けられた第１貫通空間５ａと第２層２ｂに設けられた第２貫通空間５ｂとが連続している。言い換えると、基板２内部で第１貫通空間５ａと第２貫通空間５ｂとは３次元構造（立体構造）の流路を形成している。これにより、厚み方向に流路を広げることが可能となり、流路の体積を大きくすることが可能となる。さらに、第２貫通空間５ｂを本来は発熱しない場所（他の部分）との境に置くことで、発熱部分で発生した熱を本来は発熱しない場所（他の部分）に広げずに下層または流路に戻すことが可能となる。よって、放熱性を確保しつつ、本来は発熱しない場所（他の部分）へ熱が伝わることを低減させ電子素子１０が誤作動することを低減させることが可能となる。
第１貫通空間５ａ、第２貫通空間５ｂおよびその他の貫通孔５ｆはオイル等の液状の放熱物質が充填されていてもよいしその他の流体として気体が充填されていてもよい。また後述するが、第１貫通空間５ａ、第２貫通空間５ｂおよびその他の貫通孔５ｆと基板２の外側とをつなぐ通路６を有していてもよく、通路６から上述した液体または気体を循環させていてもよい。
複数の第１貫通空間５ａと第１貫通空間５ａと連続している複数の第２貫通空間５ｂを有する１組の流路は基板２の２か所以上に設けられていてもよい。つまり、発熱部の大きさ、位置、個数によって適宜増やしてもよい。
ここで、流路とは、第１貫通空間５ａと第２貫通空間５ｂの上面または下面に設けられた第３層２ｃまたは／およびその他の層２ｆで囲まれた領域を指す。言い換えると流路は第１層２ａ、第２層２ｂ、第３層２ｃまたは／およびその他の層２ｆで囲まれた部分であり、基板２において第１貫通空間５ａと第２貫通空間５ｂとをくりぬかれた空間部分のことを指す。
第１貫通空間５ａ、第２貫通空間５ｂまたは／およびその他の貫通孔５ｆは側壁に金属層を有していてもよい。金属層が基板２よりも熱伝導率が高い場合、より放熱性を向上させることが可能となる。なお、第１貫通空間５ａ、第２貫通空間５ｂまたは／およびその他の貫通孔５ｆの側面の金属層は基板２の電子素子１０とつながる電位等と絶縁させていることで、熱による抵抗値の変動による電子素子１０の誤作動および不都合が発生することを低減させることが可能となる。
第１貫通空間５ａと第２貫通空間５ｂは平面視において形状および位置は完全には一致していない。言い換えると、平面視において第１貫通空間５ａと第２貫通空間５ｂとはそれぞれ重なっていない部分を有している。このような構造によって、第１貫通空間５ａと第２貫通空間５ｂとが連続し、かつ放熱性の向上をすることが可能となる。
図１〜図３に示す例のように第２層２ｂは下面側に第３層２ｃまたはその他の層２ｆを有していてもよく、これにより、流路が形成されていてもよい。また、第３層２ｃまたはその他の層２ｆは第１層２ａまたは／および第２層２ｂと同一の材料を含んでいてもよいし、異なる材料からなっていてもよい。また、第２層２ｂと第３層２ｃは焼結し一体化していてもよいし、接合材等を介して接合されていてもよい。
図４に第１層２ａと第２層２ｂのそれぞれの平面図を示す。また、図５〜図７に第１層２ａと第２層２ｂとを重ねた状態の平面透視図を示す。なお、図４〜図７に示す例では、第１貫通空間５ａと第２貫通空間５ｂのみを記載しており、配線導体、貫通導体その他は省略しているが、実際の製品においてはこれらを含んでいてもよい。
図４に示す例では第１層２aに位置する複数の第１貫通空間５ａと、第２層２ｂに位置する複数の第２貫通空間５ｂを示している。これらを重ねた平面透視図が図５(a)となる。このような形状とすることで、第１貫通空間５ａと第２貫通空間５ｂとは連続して流路を形成している。このような構造であることで、基板２の厚み方向に流路を広げることが可能となり、流路の体積を大きくすることが可能となるため、電子素子実装用基板１が小型化した場合においても、放熱性を確保することが可能となる。
図４、図５に示す例のように複数の第１貫通空間５ａは、互いに並行して位置していてもよい。複数の第１貫通空間５ａが互いに平行に位置することで隣り合う第１貫通空間５ａをつなぐ第２貫通空間５ｂの配置が容易になる。また、放熱性が必要な箇所における第１貫通空間５ａの密度を上げることが可能となり、放熱性をより向上させることが可能となる。また、第１貫通空間５ａが互いに並行して位置していることで、例えば基板２の外部から通路６を通して液体または流体を循環させる場合、角部等でそれらの流れを阻害することを低減させることが可能となる。よって、放熱性を確保することが可能となる。
また、図５（ａ）に示す例では、平面視において、複数の第１貫通空間５ａおよび第２貫通空間５ｂは矩形状であり、第１貫通空間５ａの長辺のそれぞれは、第２貫通空間５ｂの長辺よりも長い。このことで、第１貫通空間５ａの体積が第２貫通空間５ｂの体積よりも大きくすることが可能となる。このとき、例えば第１貫通空間５ａが第２貫通空間５ｂよりも電子素子１０が実装される面に近い場合、より電子素子１０と近い位置で放熱性を向上させることが可能となる。よって、基板２の厚み方向に流路を広げることが可能となり、流路の体積を大きくすることが可能となるため、電子素子実装用基板１が小型化した場合においても、放熱性を確保することが可能となる。
また、図５（ａ）に示す例では、複数の第１貫通空間５ａと第２貫通空間５ｂは、順次連続してひとつながりになっている。言い換えると、第１貫通空間５ａと第２貫通空間５ｂは一筆書きにつながっている。このことで、例えば基板２の外部から後述する通路６を通して液体または気体を循環させる場合、通路６の入り口から出口まで１巡の流れを作ることが可能となる。よって、液体または気体が滞留し、放熱の流れを阻害することを低減させることが可能となる。よって、放熱性を確保することが可能となる。また、このような構造により、基板２の外部から液体または気体を循環させない場合においても、熱の動きが一方向となるため、熱が滞留し放熱のムラが生じることを低減させることが可能となる。
図５（ｂ）に示す例では、複数の第１貫通空間５ａは、３つ以上であって、第２貫通空間５ｂは、全ての第１貫通空間５ａの端部同士をつないでいる。なお、端部とは、端を含んだ周辺の部分のことをいう。このような構造によって、第１貫通空間５ａを３つ以上設けた場合においても、第２貫通空間５ｂの体積をより大きくすることが可能となる。よって、放熱性をより向上させることが可能となる。また、第２貫通空間５ｂが３つ以上の第１貫通空間５ａの端部同士をつないでいることで、Ｚ軸方向につながる体積を大きくすることが可能となる。よって、例えば電子素子１０が第１貫通空間５ａ側に位置している時、電子素子１０からの熱を第２貫通空間５ｂおよび第２貫通空間５ｂと接しているその他の層２ｆ側へ逃しやすくなる。よって、放熱性をより向上させることが可能となる。
図６（ａ）および図６（ｂ）に示す例では、第２貫通空間５ｂは、隣り合う第１貫通空間５ａのそれぞれの端部と重なって位置している。言い換えると、第２貫通空間５ｂは第１貫通空間５ａの端部と隣り合う第１貫通空間５ａの反対側の端部との両方に重なって位置していると言える。この構造により、第２貫通空間５ｂの体積を大きくすることが可能となるとともに、第１貫通空間５ａと第２貫通空間５ｂとは順次連続して一つながりとすることが可能となる。よって、流路（第１貫通空間５ａと第２貫通空間５ｂ）の面積を大きくし、放熱性を向上させることが可能となる。さらに、例えば基板２の外部から通路６を通して液体または気体を循環させる場合、通路６の入り口から出口まで１巡の流れを作ることが可能となる。よって、液体または気体が滞留し、放熱の流れを阻害することを低減させることが可能となり、放熱性を確保することが可能となる。これにより、これらの効果により放熱性を向上させることが可能となる。
また、第２貫通空間５ｂの体積が大きくなることで、第２貫通空間５ｂから第３層２ｃまたはその他の層２ｆへ熱を伝えやすくすることが可能となる。これにより、熱を外部回路基板等へより伝達することが可能となり電子素子実装用基板１の放熱性を向上させることが可能となる。
図６（ｂ）に示す例では、第１貫通空間５ａは、図６（ａ）と比較して基板２の外辺に対して斜めに位置している。第１貫通空間５ａが基板２の外辺に足して斜めかつに位置していることで第１貫通空間５ａの体積を大きくすることが可能となる。また、第２貫通空間５ｂの体積を大きくすることが可能となるとともに、第１貫通空間５ａと第２貫通空間５ｂとは順次連続して一つながりとすることが可能となる。よって、これらの効果により放熱性を向上させることが可能となる。
図７（ａ）（ｂ）に示す例では、第１貫通空間５ａと第２貫通空間５ｂとの連続は、平面視で渦を描いている。このような構造であることで、平面視において基板２のＸ−Ｙ平面を第１層２ａと第２層２ｂを用いて全体的に放熱させることが可能となる。よって、基板２を全体的に放熱させることが可能となる。
また、図７（ａ）に示す例のように第１貫通空間５ａと第２貫通空間５ｂとはループ形状になっていてもよい。このような場合においても、基板２の厚み方向に流路を広げることが可能となり、体積を大きくすることが可能となるため、電子素子実装用基板１が小型化した場合においても、放熱性を確保することが可能となる。また、基板２の外部から通路６を通じて液体または気体を循環させることも可能となる。
また、図７（ｂ）に示す例のように第１貫通空間５ａと第２貫通空間５ｂの連続は順次広がる渦（放射状の広がる渦）を描いていてもよい。一般的に、熱は放射状に広がっていく場合が多い。そのため、図７（ｂ）に示す例のように放射状にひろがる渦を描くことで、熱の広がりに合わせて放熱させることが可能となるため、放熱性を確保することが可能となる。よって、本発明の基板２の厚み方向に流路を広げることが可能となり、体積を大きくすることが可能となる効果と合わせてより放熱性を確保する効果を向上させることが可能となる。
また、平面視で渦形状の流路（第１貫通空間５ａと第２貫通空間５ｂ）の中央部近傍に電子素子１０の発熱部を位置することで、渦形状の流路内で熱を下面側へ伝達することができる。よって、電子素子１０の発熱部からの熱がその他の部分へ伝わることを低減させることが可能となる。
図８および図９に第１層２ａと第２層２ｂとを重ねた状態の平面透視図の要部Ａの拡大図を示す。図８（ｂ）に示す例では、第２貫通空間５ｂの端部は最も外側に位置する第１貫通空間５ａの外辺よりも平面視において内側または重なる位置に位置している。このような端部の構造であることで、第２貫通空間５ｂが第１貫通空間５ａ内に収まり、複数の第１貫通空間５ａ同士の間隔をより狭く設けることが可能となる。よって、第１貫通空間５ａの密度を上げることが可能となる。よって、第２貫通空間５ｂを有することで本発明の効果を奏するとともに、より放熱性の向上が可能となる。
また、第１貫通空間５ａの端部は最も外側に位置する第２貫通空間５ｂの外辺よりも平面視において内側または重なる位置に位置している。このような端部の構造であることで、第１貫通空間５ａの端部が第２貫通空間５ｂ内に収まる。これにより、平面視で第２貫通空間５ｂをより基板２の外辺側に設けることが可能となる。このことで、結果的に第１貫通空間５ａの端部の位置もより基板２の外辺側に近づけることが可能となる。よって、第１貫通空間５ａの体積をより大きくすることが可能となる。これにより、基板２の厚み方向に流路を広げることが可能としつつ、さらに平面方向においても第１貫通空間５ａの体積を大きくすることが可能となるため、電子素子実装用基板１が小型化した場合においても、放熱性を向上させることが可能となる。
図９（ａ）に示す例では、第２貫通空間５ｂの端部は最も外側に位置する第１貫通空間５ａの外辺よりも平面視において外側に位置している。例えば放熱の為液体または気体等を循環させる場合において、第２貫通空間５ｂの端部の外側の第２層２ｂの一部は、第１貫通空間５ａの内側に張り出ていることで、循環を妨げる場合がある。これに対し、図９（ａ）に示す構造であると、冷却用の液体または気体の循環を妨げる場合を低減させることが可能となる。よって、本発明の効果を奏するとともに放熱性を確保することが可能となる。
また、第２貫通空間５ｂの端部は最も外側に位置する第１貫通空間５ａの外辺よりも平面視において内側に位置している場合、第２貫通空間５ｂの端部の外側の第２層２ｂの一部は、第１貫通空間５ａ内の張り出ていることになる。この時、例えば急激に電子素子１０が発熱をし、第１貫通空間５ａ内に熱がこもった場合、この張り出ている第２層２ｂとそのほかの第２層２ｂは熱膨張を行おうとするが、第２層２ｂには上下層の支えが少ないためその変位量に差が生じる場合がある。これにより、第２層２ｂにクラックまたは割れが発生する場合がある。これに対し、図９（ａ）に示す構造であると、第２層２ｂに生じる熱膨張の変位量の差を小さくすることが可能となる。よって本発明の効果を奏するとともに、第２層２ｂにクラックまたは割れが生じる場合を低減させることをより可能とすることができる。
図９（ａ）に示す例では、第１貫通空間５ａの端部は最も外側に位置する第２貫通空間５ｂの外辺よりも平面視において外側に位置している。例えば放熱の為液体または気体等を循環させる場合において、第１貫通空間５ａの端部の外側の第１層２ａの一部は、第２貫通空間５ｂの内側に張り出ていることで、循環を妨げる場合がある。これに対し、図９（ａ）に示す構造であると、液体または気体の循環を妨げる場合を低減させることが可能となる。よって、本発明の効果を奏するとともに放熱性を確保することが可能となる。
また、第１貫通空間５ａの端部は最も外側に位置する第２貫通空間５ｂの外辺よりも平面視において内側に位置している場合、第１貫通空間５ａの端部の外側の第１層２ａの一部は、第２貫通空間５ｂ内の張り出ていることになる。この時、例えば急激に電子素子１０が発熱をし、第１貫通空間５ａ内に熱がこもった場合、この張り出ている第１層２ａとそのほかの第１層２ａは熱膨張を行おうとするが、第１層２ａには上下層の支えが少ないためその変位量に差が生じる場合がある。これにより、第１層２ａにクラックまたは割れが発生する場合がある。これに対し、図９（ａ）に示す構造であると、第１層２ａに生じる熱膨張の変位量の差を小さくすることが可能となる。よって本発明の効果を奏するとともに、第１層２ａにクラックまたは割れが生じる場合を低減させることが可能となる。
また、上記いずれの構造の場合においても、基板２を製造する場合の工程ズレ等により第１層２ａと第２層２ｂがずれた場合においても、第１貫通空間５ａと第２貫通空間５ｂとが平面視で重ならない部分が発生することを低減させることが可能となる。よって、より確実に第１貫通空間５ａと第２貫通空間５ｂとを連続させることが可能となり、放熱性を確保することが可能となる。また、第１層２ａと第２層２ｂとが電気絶縁性セラミックスからなる場合、このような構造であることで積層して加圧する工程においてより応力がかかり、デラミ等の発生を低減させることが可能となる。なお、図９（ａ）に示す例では、第１貫通空間５ａの端部と第２貫通空間５ｂの端部はともに第２貫通空間５ｂおよび第１貫通空間５ａの外側に位置しているが、どちらか一方のみ図９（ａ）に示す例の条件を満たしていてもよい。
図９（ｂ）に示す例では、第１貫通空間５ａの端部は平面視において曲線状となっている。このような構造であることで、基板２を製造する場合の工程ズレ等により第１層２ａと第２層２ｂがずれた場合においても、第１貫通空間５ａと第２貫通空間５ｂとが平面視で重ならない部分が発生することを低減させることが可能となる。さらに、端部が曲線状であることでどの方向にずれた場合においても第１貫通空間５ａと第２貫通空間５ｂとが平面視で重ならない部分が発生することを低減させることが可能となる。よって、より確実に第１貫通空間５ａと第２貫通空間５ｂとを連続させることが可能となり、本発明の効果を奏することが可能となり、放熱性を向上させることが可能となる。
また、第２貫通空間５ｂの端部は平面視において曲線状となっていてもよい。これにより、第１貫通空間５ａの時と同様に、第２貫通空間５ｂの端部が曲線状であることでどの方向にずれた場合においても第１貫通空間５ａと第２貫通空間５ｂとが平面視で重ならない部分が発生することを低減させることが可能となる。よって、より確実に第１貫通空間５ａと第２貫通空間５ｂとを連続させることが可能となり、本発明の効果を奏することが可能とのなり、放熱性を確保することが可能となる。
また、第１貫通空間５ａまたは第２貫通空間５ｂの端部が曲線状となっていることで、例えば放熱の為に第１貫通空間５ａおよび第２貫通空間５ｂ内に液体または気体等を循環させる場合において、その流れを曲線状で受け止め、スムーズに下層または上層に送ることが可能となる。よって、液体または気体の循環を妨げる場合を低減させることが可能となる。よって、本発明の効果を奏するとともに放熱性を確保することが可能となる。
また、第１貫通空間５ａと第２貫通空間５ｂの両方の端部が曲線状になっていてもよい。このような場合においても上述した効果を奏することは可能となる。また、第１貫通空間５ａと第２貫通空間５ｂの両方の端部が曲線状になっていることで、放熱の為に第１貫通空間５ａおよび第２貫通空間５ｂ内に液体または気体等を循環させる場合において、その流れを妨げにくくなる。よって、液体または気体の循環を妨げる場合を低減させることが可能となる。よって、本発明の効果を奏するとともに放熱性を確保することが可能となる。
＜電子装置の構成＞
図２に電子装置２１の例を示す。電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１の上面または下面に実装された電子素子１０を備えている。
電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１に実装された電子素子１０を有している。電子素子１０の一例としては、例えばＣＣＤ（Charge Coupled Device）型またはＣＭＯＳ（Complementary Metal Oxide Semiconductor）型等の撮像素子、ＬＥＤ（Light Emitting Diode）等の発光素子、圧力、気圧、加速度、ジャイロ等のセンサー機能を有する素子、または集積回路等である。なお、電子素子１０は、接着材を介して、基板２の上面に配置されていてもよい。この接着材は、例えば、銀エポキシまたは熱硬化性樹脂等が使用される。
電子素子１０と電子素子実装用基板１とは例えばワイヤーボンディング、半田ボール、金バンプ等を含む電子素子接続材１３で電気的に接続されていてもよい。
電子装置２１は、電子素子１０を覆うとともに、電子素子実装用基板１の上面に接合された蓋体１２を有していてもよい。ここで、電子素子実装用基板１は基板２の枠状部分の上面に蓋体１２を接続してもよいし、蓋体１２を支え、基板２の上面であって電子素子１０を取り囲むように設けられた枠状体を設けてもよい。また、枠状体と基板２とは同じ材料から構成されていてもよいし、別の材料で構成されていてもよい。
枠状体と基板２と、が同じ材料から成る場合、基板２は枠状体とは開口部を設けるなどして最上層の絶縁層と一体化するように作られていてもよい。また、別に設ける、ろう材等でそれぞれ接合してもよい。
また、基板２と枠状体とが別の材料から成る例として枠状体が蓋体１２と基板２とを接合する蓋体接合材１４と同じ材料から成る場合がある。このとき、蓋体接合材１４を厚く設けることで、接着の効果と枠状体（蓋体１２を支える部材）としての効果を併せ持つことが可能となる。このときの蓋体接合材１４は例えば熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等が挙げられる。また、枠状体と蓋体１２とが同じ材料から成る場合もあり、このときは枠状体と蓋体１２は同一個体として構成されていてもよい。
蓋体１２は、例えば電子素子１０がＣＭＯＳ、ＣＣＤ等の撮像素子、またはＬＥＤなどの発光素子である場合ガラス材料等の透明度の高い部材が用いられる。また蓋体１２は例えば、電子素子１０が集積回路等であるとき、金属製材料、セラミック材料または有機材料が用いられていてもよい。
蓋体１２は、蓋体接合材１４を介して電子素子実装用基板１と接合している。蓋体接合材１４を構成する材料として例えば、熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等がある。
電子装置２１が図２に示すような電子素子実装用基板１を有することで、電子素子１０からの発熱の放熱性を確保することが可能となる。このため、電子素子が動作した場合に熱により誤作動が発生する恐れを低減させることが可能となる。
電子装置２１の電子素子１０が発熱部を有するとき、第１貫通空間５ａと第２貫通空間５ｂとは平面視で発熱部と重なって位置していてもよい。このような構造であることで、電子素子１０の発熱部の近くでその発熱を第１貫通空間５ａと第２貫通空間５ｂとで放熱することが可能となるため、本効果を向上させることが可能となる。
＜電子モジュールの構成＞
図３に電子素子実装用基板１を用いた電子モジュール３１の一例を示す。電子モジュール３１は、電子装置２１と電子装置２１の上面または電子装置２１を覆うように設けられた筐体３２とを有している。なお、以下に示す例では説明のため撮像モジュールを例に説明する。
電子モジュール３１は筐体３２（レンズホルダー）を有していてもよい。筐体３２を有することでより気密性の向上または外部からの応力が直接電子装置２１に加えられることを低減することが可能となる。筐体３２は、例えば樹脂または金属材料等から成る。また、筐体３２がレンズホルダーであるとき筐体３２は、樹脂、液体、ガラスまたは水晶等からなるレンズが１個以上組み込まれていてもよい。また、筐体３２は、上下左右の駆動を行う駆動装置等が付いていて、電子素子実装用基板１の表面に位置するパッド等と半田などの接合材を介して電気的に接続されていてもよい。
なお、筐体３２は平面視において４方向の少なくとも一つの辺において開口部が設けられていてもよい。そして、筐体３２の開口部から外部回路基板が挿入され電子素子実装用基板１と電気的に接続していてもよい。また筐体３２の開口部は、外部回路基板が電子素子実装用基板１と電気的に接続された後、樹脂等の封止材等で開口部の隙間を閉じて電子モジュール３１の内部が気密されていてもよい。
電子モジュール３１が図３に示すような電子装置２１および電子素子実装用基板１を有することで、電子素子１０からの発熱の放熱性を確保することが可能となるため、電子素子が動作した場合に熱により誤作動が発生する恐れを低減させることが可能となる。
＜電子素子実装用基板および電子装置の製造方法＞
次に、本実施形態の電子素子実装用基板１および電子装置２１の製造方法の一例について説明する。なお、下記で示す製造方法の一例は、多数個取り配線基板を用いた基板２の製造方法である。
（１）まず、基板２を構成するセラミックグリーンシートを形成する。例えば、酸化アルミニウム（Ａｌ２Ｏ３）質焼結体である基板２を得る場合には、Ａｌ２Ｏ３の粉末に焼結助材としてシリカ（ＳｉＯ２）、マグネシア（ＭｇＯ）またはカルシア（ＣａＯ）等の粉末を添加し、さらに適当なバインダー、溶剤および可塑剤を添加し、次にこれらの混合物を混錬してスラリー状となす。その後、ドクターブレード法またはカレンダーロール法等の成形方法によって多数個取り用のセラミックグリーンシートを得る。
なお、基板２が、例えば樹脂から成る場合は、所定の形状に成形できるような金型を用いて、トランスファーモールド法またはインジェクションモールド法等で成形することによって基板２を形成することができる。また、基板２は、例えばガラスエポキシ樹脂のように、ガラス繊維から成る基材に樹脂を含浸させたものであってもよい。この場合には、ガラス繊維から成る基材にエポキシ樹脂の前駆体を含浸させ、このエポキシ樹脂前駆体を所定の温度で熱硬化させることによって基板２を形成できる。
（２）次に、スクリーン印刷法等によって、上記（１）の工程で得られたセラミックグリーンシートに電極パッド３、外部回路接続用電極、内部配線導体および貫通導体となる部分に、金属ペーストを塗布または充填する。この金属ペーストは、前述した金属材料から成る金属粉末に適当な溶剤およびバインダーを加えて混練することによって、適度な粘度に調整して作製される。なお、金属ペーストは、基板２との接合強度を高めるために、ガラスまたはセラミックスを含んでいても構わない。
また、基板２が樹脂から成る場合には、電極パッド３、外部回路接続用電極、内部配線導体および貫通導体は、スパッタ法、蒸着法等によって作製することができる。また、表面に金属膜を設けた後に、めっき法を用いて作製してもよい。
（３）次に、前述のグリーンシートを金型等によって加工する。ここで基板２が開口部またはノッチ等を有する場合、基板２となるグリーンシートの所定の箇所に、開口部またはノッチ等を形成してもよい。また、この時、第１層２ａおよび第２層２ｂの所定の位置に、金型、パンチング、またはレーザー等を用いて第１貫通空間５ａと第２貫通空間５ｂとを設けてもよい。
（４）次に、第１層２ａ、第２層２ｂ等の各絶縁層となるセラミックグリーンシートを積層して加圧する。このことにより各絶縁層となるグリーンシートを積層し、基板２（電子素子実装用基板１）となるセラミックグリーンシート積層体を作製してもよい。また、この時、複数層を積層したセラミックグリーンシートを第１層２ａまたは第２層２ｂとしてその所定の位置に、金型、パンチング、またはレーザー等を用いて第１貫通空間５ａと第２貫通空間５ｂとを設けてもよい。もしくは、第１貫通空間５ａと第２貫通空間５ｂとなる位置に貫通孔を有する複数のセラミックグリーンシートを準備し、それぞれを積層して複数の層からなる第１層２ａまたは第２層２ｂとしてもよい。また、その他の層５ｆがその他の貫通孔５ｆを有するときは同様に作製することができる。
（５）次に、このセラミックグリーンシート積層体を約１５００℃〜１８００℃の温度で焼成して、基板２（電子素子実装用基板１）が複数配列された多数個取り配線基板を得る。なお、この工程によって、前述した金属ペーストは、基板２（電子素子実装用基板１）となるセラミックグリーンシートと同時に焼成され、電極パッド３、外部回路接続用電極、内部配線導体および貫通導体となる。
（６）次に、焼成して得られた多数個取り配線基板を複数の基板２（電子素子実装用基板１）に分断する。この分断においては、基板２（電子素子実装用基板１）の外縁となる箇所に沿って多数個取り配線基板に分割溝を形成しておき、この分割溝に沿って破断させて分割する方法またはスライシング法等により基板２（電子素子実装用基板１）の外縁となる箇所に沿って切断する方法等を用いることができる。なお、分割溝は、焼成後にスライシング装置により多数個取り配線基板の厚みより小さく切り込むことによって形成することができるが、多数個取り配線基板用のセラミックグリーンシート積層体にカッター刃を押し当てたり、スライシング装置によりセラミックグリーンシート積層体の厚みより小さく切り込んだりすることによって形成してもよい。なお、上述した多数個取り配線基板を複数の基板２（電子素子実装用基板１）に分割する前もしくは分割した後に、それぞれ電解または無電解めっき法を用いて、電極パッド３、外部接続用パッドおよび露出した配線導体にめっきを被着させてもよい。
（７）次に、電子素子実装用基板１の上面または下面に電子素子１０を実装する。電子素子１０はワイヤボンディング等の電子素子接続材１３で電子素子実装用基板１と電気的に接合させる。またこのとき、電子素子１０または電子素子実装用基板１に接着材等を設け、電子素子実装用基板１に固定しても構わない。また、電子素子１０を電子素子実装用基板１に実装した後、蓋体１２を蓋体接合材１４で接合してもよい。
以上（１）〜（７）の工程のようにして電子素子実装用基板１を作製し、電子素子１０を実装することで、電子装置２１を作製することができる。なお、上記（１）〜（７）の工程順番は指定されない。
（第２の実施形態）
次に、本発明の第２の実施形態による電子素子実装用基板１について、図１０〜図１１を参照しつつ説明する。なお、図１０は本実施形態における電子素子実装用基板１、電子装置２１の形状を示している。図１１に電子素子実装用基板１の内層の図を示す。なお、図１１に示す例では、第１貫通空間５ａと第２貫通空間５ｂと第３貫通孔５ｃのみを記載しており、内部配線導体、貫通導体その他は省略しているが、実際の製品においてはこれらを含んでいてもよい。
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、第３層２ｃに位置する第３貫通孔５ｃを有する点である。
図１０に示す例では、電子素子実装用基板１の基板２は、第２層２ｂの下面に位置した、第３層２ｃをさらに備えており、第３層２ｃには第３貫通孔５ｃが位置し、上面に設けられた第２貫通空間５ｂと連続している。このような構造によって、基板２内部で第１貫通空間５ａと第２貫通空間５ｂと第３貫通孔５ｃとを有するは３次元構造（立体構造）の流路の体積を増加させることが可能となる。言い換えると、これにより、基板２の厚み方向に流路を広げ、さらに第３層２ｃに位置する第３貫通孔５ｃで平面方向に流路の体積を大きくすることが可能となる。よって、電子素子実装用基板１が小型化した場合においても、放熱性を確保し、さらに向上させることが可能となる。
ここで、流路とは、第１貫通空間５ａ、第２貫通空間５ｂと第３貫通孔５ｃの上面または下面に設けられた第４層２ｄまたは／およびその他の層２ｆで囲まれた領域を指す。言い換えると流路は第１層２ａ、第２層２ｂ、第３層２ｃ、第４層２ｄまたは／およびその他の層２ｆで囲まれた部分であり、基板２において第１貫通空間５ａと第２貫通空間５ｂと第３貫通孔５ｃとをくりぬいた部分のことを指す。
図１１に電子素子実装用基板１の内層（２ａ、２ｂ、２ｃ）の図を示す。
図１１に示す例は図１０に示す電子素子実装用基板１の内層図である。図１１に示す例のように第３貫通孔５ｃは平面視で第１貫通空間５ａと重なっていてもよいし、ピッチがすれて位置していてもよい。また、第３貫通孔５ｃは平面視で第１貫通空間５ａと形状若しくは大きさ等が異なっていてもよいし、個数が異なっていてもよい。
また、複数の第３貫通孔５ｃは、互いに並行して位置していてもよい。複数の第３貫通孔５ｃが互いに平行に位置することで放熱性が必要な箇所における第３貫通孔５ｃの密度を上げることが可能となり、放熱性をより向上させることが可能となる。また、第３貫通孔５ｃが互いに並行して位置していることで、例えば基板２の外部から通路６を通して液体または流体を循環させる場合、角部等でそれらの流れを阻害することを低減させることが可能となる。よって、放熱性を確保することが可能となる。また、第１貫通空間５ａと同様に第３貫通孔５ｃは基板２の外辺に対して斜めに位置していてもよい。
第２貫通空間５ｂは第１貫通空間５ａと第３貫通孔５ｃとをつなぐように設けられている。この時、第１貫通空間５ａと第３貫通孔５ｃの端部同士をつないでいてもよいし、その他の部分をつないでいてもよい。
第１貫通空間５ａと第２貫通空間５ｂと第３貫通孔５ｃとは順次連続してひとつながりになっていてもよい。言い換えると、第１貫通空間５ａと第２貫通空間５ｂと第３貫通孔５ｃとは一筆書きにつながっている。このことで、例えば基板２の外部から通路６を通して液体または気体を循環させる場合、通路６の入り口から出口まで１巡の流れを作ることが可能となる。よって、液体または気体が滞留し、放熱の流れを阻害することを低減させることが可能となる。よって、放熱性を確保することが可能となる。また、このような構造により、基板２の外部から液体または気体を循環させない場合においても、熱の動きが一方向となるため、熱が滞留し放熱のムラが生じることを低減させることが可能となる。
第３貫通孔５ｃの端部は平面視において曲線を有していてもよい。このような構造であることで、基板２を製造する場合の工程ズレ等により第２層２ｂと第３層２ｃとがずれた場合においても、第２貫通空間５ｂと第３貫通孔５ｃとが平面視で重ならない部分が発生することを低減させることが可能となる。さらに、端部が曲線を有していることでどの方向にずれた場合においても第２貫通空間５ｂと第３貫通孔５ｃとが平面視で重ならない部分が発生することを低減させることが可能となる。よって、より確実に第１貫通空間５ａと第２貫通空間５ｂとを連続させることが可能となり、本効果を奏することが可能となり、放熱性を確保することが可能となる。
第２貫通空間５ｂまたは／および第３貫通孔５ｃの端部は最も外側に位置する第３貫通孔５ｃまたは／および第２貫通空間５ｂの外辺よりも平面視において外側に位置していてもよい。または、第２貫通空間５ｂまたは／および第３貫通孔５ｃの端部は最も外側に位置する第３貫通孔５ｃまたは／および第２貫通空間５ｂの外辺よりも平面視において内側または重なる位置に位置していてもよい。これにより、第１実施形態に記載の第１貫通空間５ａと第２貫通空間５ｂとの関係と同様の効果を奏することが可能となる。
第３貫通孔５ｃを作製する方法としては、基本的には第１実施形態の第１貫通空間５ａ等と同様である。例えば第３層２ｃが電気絶縁性セラミックからなるとき第１貫通空間５ａまたは第２貫通空間５ｂと同様に金型、パンチングまたはレーザー等で第３層となるセラミックグリーンシートに貫通孔を開けることで設けることが可能となる。
（第３の実施形態）
次に、本発明の第３の実施形態による電子素子実装用基板１について、図１２を参照しつつ説明する。
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、第２層２ｂまたは第３層２ｃの下面に無機基板４が位置している点である。
図１２（ａ）に示す例では、第２層２ｂの下面に位置した、無機基板４をさらに備えている。言い換えると、第２貫通空間５ｂは無機基板４と接するように位置している（を底面に形成されている）。例えば、無機基板４が金属材料等を含む場合、基板２よりも熱伝導率が良い場合がある。そのため、流路の構成の一つである第２貫通空間５ｂが無機基板４と接していることで、本発明の効果を奏するとともに、さらに放熱性を向上させることが可能となる。
また、図１２（ｂ）に示す例では、第３層２ｃの下面に位置した、無機基板４をさらに備えている。言い換えると、第３貫通孔５ｃは無機基板４と接するように位置している（を底面に形成されている）。そのため、図１２（ａ）に記載の第２貫通空間５ｂと無機基板４とが接している（を底面に形成されている）場合と比較して、無機基板４との接触面積（底面の面積）を大きくすることが可能となる。よって、本発明の効果を奏するとともに、無機基板４による放熱を加えて電子素子実装用基板１の放熱性をさらに向上させることが可能となる。
ここで、流路とは、第１貫通空間５ａと第２貫通空間５ｂ（と第３貫通孔５ｃ）の上面または下面に設けられた無機基板４または／およびその他の層２ｆで囲まれた領域を指す。言い換えると流路は第１層２ａ、第２層２ｂ、第３層２ｃ、無機基板４または／およびその他の層２ｆで囲まれた部分であり、基板２において第１貫通空間５ａと第２貫通空間５ｂ（と第３貫通孔５ｃ）とをくりぬいた部分のことを指す。
なお、図１２(a)および図１２（ｂ）のどちらの場合においても、第１貫通空間５ａと第２貫通空間５ｂと第３貫通孔５ｃから形成される流路に基板２の外部から通路６を通して放熱の為の液体または気体を循環させてもよい。これらを循環させることで、放熱の為の液体または気体が無機基板４と接し、さらに放熱性を向上させることが可能となる。
無機基板４を構成する材料は例えば、高い熱伝導率を有する材料を使用していてもよい。高い熱伝導率を有する材料を使用することによって、電子素子１０を使用する際に発生する熱または基板２と無機基板４とを接合材によって接合させる際に加わる熱を、無機基板４全体に広がりやすくすることができる。このことによって、接合材を硬化する工程においてむらなく硬化することが可能となる。また、電子装置２１で発生した熱を基板２に設けられた流路（第１貫通空間５ａと第２貫通空間５ｂと第３貫通孔５ｃ）を介して外部に放熱しやすくすることが可能となる。無機基板４を形成する材料として例えば、窒化アルミニウム質焼結体、窒化珪素質焼結体またはシリコン（Ｓｉ）等である。なお、無機基板４を形成する材料として、例えば窒化アルミニウム質焼結体または窒化ケイ素室焼結体等である場合、無機基板４は複数の絶縁層から成る積層体であってもよい。また、無機基板４は複数の絶縁層からなる積層体の表面に導電層を被着させてもよい。
また、無機基板４の材料としては金属材料を使用していてもよい。金属材料として例えば、ステンレス（ＳＵＳ）、Ｆｅ−Ｎｉ−Ｃｏ合金、４２アロイ、銅（Ｃｕ）または銅合金等が挙げられる。例えば、基板２が約５×１０−６／℃〜１０×１０−６／℃の熱膨張率を有する酸化アルミニウム質焼結体である場合、無機基板４は約１０〜１７×１０−６／℃の熱膨張率を有するステンレス（ＳＵＳ４１０またはＳＵＳ３０４等）を用いることができる。この場合には、基板２と無機基板４との熱収縮差・熱膨張差が小さくなるので、無機基板４の変形を低減することができる。また、金属材料である場合、熱伝導率が高くなるため、より放熱性を確保し工場させることが可能となる。
無機基板４は例えば、1辺の大きさは０．３ｍｍ〜１０ｃｍ程度であり、基板２の大きさに追従する。また例えば、無機基板４の厚みは０．０５ｍｍ以上である。
また、無機基板４が金属材料からなるときまたは表面に電極パッド等を有するときそれぞれの表面にニッケルめっき層および金めっき層を被着してもよい。これにより、無機基板４の表面の酸化腐食を有効に抑制することができる。
基板２と無機基板４とは接合材を介して接合されていてもよい。
接合材を構成する材料として例えば、熱硬化性樹脂またはろう材等が使用される。接合材を形成する材料として使用される熱硬化性樹脂としては例えば、ビスフェノールＡ型液状エポキシ樹脂等が含まれる。また、接合材を形成する材料として使用されるろう材としては例えば、ハンダ、鉛またはガラス等が含まれる。また、接合材は熱伝導率が良いものを選んでもよい。
接合材は例えば導電性を有していてもよい。導電性を有する接合材として例えば、銀エポキシ、はんだ、異方性導電フィルム（ＡＣＦ：Anisotropic Conductive Film）または異方性導電樹脂（ＡＣＰ：Anisotropic conductive paste）等が含まれる。接合材が導電性を有することで、基板２と無機基板４とを電気的に接合することが可能となる。例えば基板２と無機基板４とを接地電極と同電位で電気的に接合させることで、電子素子１０を外部からのノイズから守るシールドの役割を無機基板４に持たせることが可能となる。
図１２に示す電子素子実装用基板１を作製する方法として、例えば第１実施形態または第２実施形態に記載の方法で作製した基板２に無機基板４を接合することで形成することが可能である。
例えば、無機基板４が金属材料からなる場合は、金属材料から成る板材に、従来周知のスタンピング金型を用いた打ち抜き加工またはエッチング加工等によって作製される。また、他の材料から成る場合も同様にそれぞれの材質にあった打ち抜き加工等によって作製することが可能となる。また、無機基板４が電気絶縁性セラミック等からなる場合は、第１実施形態の（１）〜（６）に記載の方法などで無機基板４を作製することができる。なお焼成の温度、印刷方法等は無機基板４に使用される電気絶線性セラミックスの種類によって適宜変更する。次に、接合材を介して、基板２と無機基板４とを接合する。接合材は、ペースト状の熱硬化性樹脂（接着部材）をスクリーン印刷法またはディスペンス法等で、基板２または無機基板４のいずれか一方または両方の接合面に塗布する。
そして、熱硬化性樹脂を乾燥させた後、基板２と無機基板４とを重ねた状態で、トンネル式の雰囲気炉またはオーブン等に通炉させ、加圧し加熱することで接合材を熱硬化させ、基板２と無機基板４とを強固に接着させることで電子素子実装用基板１を作製することができる。
（第４の実施形態）
次に、本発明の第４の実施形態による電子素子実装用基板１について、図１３および図１４を参照しつつ説明する。
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、第１貫通空間５ａの端部が基板２の端部と重なっている点、通路６を有する点である。
図１３（ａ）および図１４（ｂ）に示す例では第１貫通空間５ａと第２貫通空間５（と第３貫通孔５ｃ）で形成される流路に対して基板２の下面側から流路に到達するように位置する通路６を有している。また、第３貫通孔５ｃを備えている場合には、第１貫通空間５ａと第２貫通空間５と第３貫通孔５ｃで形成される流路に対して基板２の下面側から流路に到達するように位置する通路６を有している。言い換えると、図１３（ａ）では第３層２ｃに第２貫通空間５ｂと連続する通路６が位置しており、図１４（ｂ）では第４層２ｄに第３貫通孔５ｃと連続する通路６が位置している。これにより、基板２の外部から放熱の為の液体または気体等を充填し、巡回させることができるようになる。よって、放熱性を向上させることが可能となる。また、基板２の外部から放熱の為に熱伝導率が高い液体または気体等を充填し、通路６を塞ぐことでも放熱性を向上させることが可能となる。このような場合においても、基板２の第１貫通空間５ａと第２貫通空間５ｂとが連続していることで、基板２内部で第１貫通空間５ａと第２貫通空間５ｂとは３次元構造（立体構造）となっている。これにより、基板２の厚み方向に流路を広げることが可能となり、体積を大きくすることが可能となる。よって、電子素子実装用基板１が小型化した場合においても、放熱性を確保することが可能となり、また放熱性を向上させることが可能となる。
図１４（ａ）に示す例では、第１貫通空間５ａの端部は基板２の端部と重なって位置している。さらに、図１４（ａ）に示す例では第３貫通孔５ｃの端部は基板２の端部と重なって位置していてもよい。これにより、基板２の端部と重なっている第１貫通空間５ａまたは／および第３貫通孔５ｃの端部の一部が通路６と同様の役割を果たすことが可能となる。よって、基板２の外部から放熱の為の液体または気体等を充填し、巡回させることができるようになり、放熱性を向上させることが可能となる。また、基板２の外部から放熱の為に熱伝導率が高い液体または気体等を充填し、第１貫通空間５ａまたは／および第３貫通孔５ｃの端部を塞ぐことでも放熱性を向上させることが可能となる。このような場合においても、基板２の第１貫通空間５ａと第２貫通空間５ｂ（と第３貫通孔５ｃ）とが連続していることで、基板２内部で第１貫通空間５ａと第２貫通空間５ｂとは３次元構造（立体構造）となっている。これにより、基板２の厚み方向に流路を広げることが可能となり、体積を大きくすることが可能となる。よって、電子素子実装用基板１が小型化した場合においても、放熱性を確保することが可能となり、また放熱性を向上させることが可能となる。
１２（ｂ）に示す例では、第２貫通空間５ｂの端部は基板２の端部と重なって位置している。これにより、図１４（ａ）に示す例と同様に基板２の端部と重なっている第２貫通空間５ｂの端部の一部が通路６と同様の役割を果たすことが可能となる。よって、図１４（ａ）と同様の効果を奏することが可能となる。
ここで、流路とは、第１貫通空間５ａと第２貫通空間５ｂ（と第３貫通孔５ｃ）の上面または下面に設けられた第３層２ｃ、第４層２ｄまたは／およびその他の層２ｆで囲まれた領域を指す。言い換えると流路は第１層２ａ、第２層２ｂ、第３層２ｃ、第４層２ｄまたは／およびその他の層２ｆで囲まれた部分であり、基板２において第１貫通空間５ａと第２貫通空間５ｂ（と第３貫通孔５ｃ）とをくりぬいた部分のことを指す。
図１３（ａ）および図１４（ｂ）に示す例のような通路６を作製する方法としては、基本的には第１実施形態の第１貫通空間５ａ等と同様である。例えば第３層２ｃまたは第４層２ｄが電気絶縁性セラミックからなるとき第１貫通空間５ａまたは第２貫通空間５ｂと同様に金型、パンチングまたはレーザー等で第３層２ｃまたは第４層２ｄとなるセラミックグリーンシートに貫通孔を開けることで通路６を形成できる。
図１３（ｂ）および図１４（ａ）に示す例のように第１貫通空間５ａまたは／および第３貫通孔５ｃを作製する方法としては、基本的には第１実施形態と同様であり、金型、パンチングまたはレーザー等で貫通孔を形成する際大きさを変更することで作製することができる。
なお、本発明は上述の実施形態の例に限定されるものではなく、本発明に係る各実施形態は、その内容に矛盾をきたさない限り、すべてにおいて組合せ可能であり、数値などの種々の変形も可能である。また、例えば、図１〜図１４に示す例では、第１貫通空間５ａ〜第３貫通孔５ｃは平面視において矩形状であるが、円形状、楕円状等であっても構わない。また、複数の第１貫通空間５ａ〜第３貫通孔５ｃのそれぞれの大きさが異なっていても同じでも構わない。また、例えば、図１〜図１４に示す例では、電極パッド３の形状は平面視において四角形状であるが、円形状やその他の多角形状であってもかまわない。また、本実施形態における電極パッド３の配置、数、形状および電子素子の実装方法などは指定されない。
１・・・・電子素子実装用基板
２・・・・基板
２ａ・・・第１層
２ｂ・・・第２層
２ｃ・・・第３層
２ｄ・・・第４層
２ｆ・・・その他の層
３・・・・電極パッド
４・・・・無機基板
５・・・・貫通孔
５ａ・・・第１貫通空間
５ｂ・・・第２貫通空間
５ｃ・・・第３貫通孔
５ｆ・・・その他の貫通孔
６・・・・通路
１０・・・電子素子
１２・・・蓋体
１３・・・電子素子接合材
１４・・・蓋体接合材
２１・・・電子装置
３１・・・電子モジュール
３２・・・筐体

Claims (16)

  1. 第１層と、前記第１層の下面に位置した第２層とを有するとともに、電子素子が実装される基板と、
    前記第１層を厚み方向に貫通した、複数の第１貫通空間と、
    前記第２層を厚み方向に貫通するとともに、平面視において前記複数の第１貫通空間と重なって位置した第２貫通空間とを備えており、
    前記複数の第１貫通空間のそれぞれと前記第２貫通空間とは連続しており、前記第２貫通空間の端部は、最も外側に位置する前記第１貫通空間の外辺よりも平面視において外側に位置していることを特徴とする電子素子実装用基板。
  2. 第１層と、前記第１層の下面に位置した第２層とを有するとともに、電子素子が実装される基板と、
    前記第１層を厚み方向に貫通するとともに、平面視において第１方向に沿って伸びる、複数の第１貫通空間と、
    前記第２層を厚み方向に貫通するとともに、平面視において前記複数の第１貫通空間と重なって位置した第２貫通空間とを備えており、
    前記複数の第１貫通空間のそれぞれと前記第２貫通空間とは連続しており、平面視において前記第１方向における前記第１貫通空間の端部は、前記第１方向に垂直な方向における前記第１貫通空間の寸法の最大値を有していることを特徴とする電子素子実装用基板。
  3. 前記複数の第１貫通空間は、互いに並行して位置していることを特徴とする請求項１または２に記載の電子素子実装用基板。
  4. 平面視において、前記複数の第１貫通空間および前記第２貫通空間は矩形状であり、
    前記第１貫通空間の長辺のそれぞれは、前記第２貫通空間の長辺よりも長いことを特徴とする請求項１〜３のいずれか１つに記載の電子素子実装用基板。
  5. 前記複数の第１貫通空間のうち平面視において最も外側に位置する部位は、前記第２貫通空間の端部よりも平面視において外側に位置していることを特徴とする請求項１〜４のいずれか１つに記載の電子素子実装用基板。
  6. 前記第１貫通空間の端部は平面視において曲線を有していることを特徴とする請求項１〜５のいずれか１つに記載の電子素子実装用基板。
  7. 前記第２貫通空間の端部は平面視において曲線を有していることを特徴とする請求項１〜６のいずれか１つに記載の電子素子実装用基板。
  8. 少なくとも１つの前記第１貫通空間の端部は前記基板の端部と重なって位置していることを特徴とする請求項１〜７のいずれか１つに記載の電子素子実装用基板。
  9. 前記第２層の下面に位置した、第３層をさらに備えていることを特徴とする請求項１〜８のいずれか１つに記載の電子素子実装用基板。
  10. 前記第３層の下面に位置した、無機基板をさらに備えていることを特徴とする請求項９に記載の電子素子実装用基板。
  11. 前記第２層の下面に位置した、無機基板をさらに備えていることを特徴とする請求項１〜８のいずれか１つに記載の電子素子実装用基板。
  12. 前記複数の第１貫通空間は、３つ以上であって、
    前記第２貫通空間は、全ての前記第１貫通空間の端部同士をつないでいることを特徴とする請求項１〜１１のいずれか１つに記載の電子素子実装用基板。
  13. 前記第２貫通空間は、隣り合う前記第１貫通空間のそれぞれの端部と重なって位置することを特徴とする請求項１〜１２のいずれか１つに記載の電子素子実装用基板。
  14. 前記複数の第１貫通空間と少なくとも１つの前記第２貫通空間は、順次連続してひとつながりになっていることを特徴とする請求項１〜１２のいずれか１つに記載の電子素子実装用基板。
  15. 請求項１〜１４のいずれか１つに記載の電子素子実装用基板と、
    前記電子素子実装用基板に位置した電子素子とを備えていることを特徴とする電子装置。
  16. 請求項１５に記載の電子装置と、
    前記電子装置の上方に位置した筐体とを備えていることを特徴とする電子モジュール。
JP2019557263A 2017-11-28 2018-11-28 電子素子実装用基板、電子装置および電子モジュール Active JP6974499B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017228138 2017-11-28
JP2017228138 2017-11-28
PCT/JP2018/043755 WO2019107400A1 (ja) 2017-11-28 2018-11-28 電子素子実装用基板、電子装置および電子モジュール

Publications (2)

Publication Number Publication Date
JPWO2019107400A1 JPWO2019107400A1 (ja) 2020-11-19
JP6974499B2 true JP6974499B2 (ja) 2021-12-01

Family

ID=66664636

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019557263A Active JP6974499B2 (ja) 2017-11-28 2018-11-28 電子素子実装用基板、電子装置および電子モジュール

Country Status (4)

Country Link
US (1) US11276617B2 (ja)
JP (1) JP6974499B2 (ja)
CN (1) CN111418055B (ja)
WO (1) WO2019107400A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111095542A (zh) * 2017-09-25 2020-05-01 索尼半导体解决方案公司 半导体设备
US20220181369A1 (en) * 2019-03-08 2022-06-09 Dexerials Corporation Method of manufacturing connection structure, connection structure, film structure, and method of manufacturing film structure

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2578099B1 (fr) * 1985-02-26 1987-12-04 Eurofarad Substrat monolithique pour composant electronique de puissance, et procede pour sa fabrication
JPH02121355A (ja) * 1988-10-28 1990-05-09 Shimadzu Corp セラミックス多層基板
JP4031903B2 (ja) * 1999-10-21 2008-01-09 イェーノプティク アクチエンゲゼルシャフト ダイオードレーザを冷却する装置
JP2006100410A (ja) 2004-09-28 2006-04-13 Kyocera Corp 電子部品収納用パッケージおよび電子装置
JP4621531B2 (ja) * 2005-04-06 2011-01-26 株式会社豊田自動織機 放熱装置
JP2007184479A (ja) * 2006-01-10 2007-07-19 Toyota Central Res & Dev Lab Inc 冷却器と、その冷却器上に半導体素子が実装されている半導体装置
WO2007086353A1 (ja) * 2006-01-24 2007-08-02 Nec Corporation 液冷式放熱装置
TWI470762B (zh) * 2007-07-27 2015-01-21 尼康股份有限公司 Laminated semiconductor device
CN102422414A (zh) * 2009-04-28 2012-04-18 株式会社藤仓 器件安装构造以及器件安装方法
EP2565920A4 (en) * 2010-04-28 2016-12-21 Toyota Jidoshokki Kk HEAT DISPOSING DEVICE AND SEMICONDUCTOR DEVICE
KR101624523B1 (ko) * 2012-07-18 2016-05-26 가부시키가이샤 도요다 지도숏키 방열 장치 및, 반도체 장치
US9596751B2 (en) * 2014-04-23 2017-03-14 Kyocera Corporation Substrate for mounting electronic element and electronic device
CN106233456B (zh) * 2014-04-23 2019-01-01 京瓷株式会社 电子元件安装用基板以及电子装置

Also Published As

Publication number Publication date
CN111418055A (zh) 2020-07-14
WO2019107400A1 (ja) 2019-06-06
US20200402873A1 (en) 2020-12-24
JPWO2019107400A1 (ja) 2020-11-19
US11276617B2 (en) 2022-03-15
CN111418055B (zh) 2024-03-12

Similar Documents

Publication Publication Date Title
JP6732932B2 (ja) 撮像素子実装用基体、撮像装置および撮像モジュール
CN106463515B (zh) 摄像元件安装用基板及摄像装置
JP7086536B2 (ja) 電子素子実装用基板、電子装置および電子モジュール
JP6030370B2 (ja) 配線基板および電子装置
JP7011395B2 (ja) 電子素子実装用基板、電子装置および電子モジュール
JP2014127678A (ja) 配線基板および電子装置
JP6974499B2 (ja) 電子素子実装用基板、電子装置および電子モジュール
JP6760796B2 (ja) 電子素子実装用基板、電子装置および電子モジュール
US9883589B2 (en) Wiring board, and electronic device
JP6423141B2 (ja) 発光素子搭載用部品および発光装置
JP7025819B2 (ja) 撮像素子実装用基板、撮像装置および撮像モジュール
CN112020771A (zh) 电子元件安装用基板、电子装置以及电子模块
JP6892252B2 (ja) 電子素子実装用基板および電子装置
JP6626752B2 (ja) 撮像素子実装用基板および撮像装置
JP2023091083A (ja) 電子素子実装用基板、電子装置および電子モジュール
JP6955366B2 (ja) 電子素子実装用基板、電子装置および電子モジュール
JP6329065B2 (ja) 電子素子実装用基板および電子装置
JP7210191B2 (ja) 電子素子実装用基板、電子装置、および電子モジュール
US10681831B2 (en) Electronic component mounting board, electronic device, and electronic module
JP6989292B2 (ja) 電子素子実装用基板、電子装置および電子モジュール
JP6978258B2 (ja) 電子素子実装用基板、電子装置および電子モジュール
WO2020241775A1 (ja) 電子素子実装用基板、電子装置、および電子モジュール
JP7212783B2 (ja) 電子素子実装用基板、電子装置、電子モジュールおよび電子素子実装用基板の製造方法
JP7145037B2 (ja) 電子素子実装用基板、電子装置、および電子モジュール
JP7088749B2 (ja) 電子素子実装用基板、電子装置、および電子モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210305

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20210830

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211005

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211104

R150 Certificate of patent or registration of utility model

Ref document number: 6974499

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150