JP6978258B2 - 電子素子実装用基板、電子装置および電子モジュール - Google Patents

Description

本発明は、電子素子、例えばＣＣＤ（Charge Coupled Device）型またはＣＭＯＳ（Complementary Metal Oxide Semiconductor）型等の撮像素子、ＬＥＤ（Light Emitting Diode）等の発光素子または集積回路等が実装される電子素子実装用基板、電子装置および電子モジュールに関するものである。

従来より、絶縁層からなる配線基板を備えた電子素子実装用基板が知られている。また、このような電子素子実装用基板に電子素子が実装された電子装置が知られている（特許文献１参照）。

国際公開２００８／０７５５２１号

特許文献１の電子素子実装用基板は、側面に凹部を有し、凹部の表面を覆う電極と、複数の絶縁層の間に導体層が設けられている。一部において電子素子実装用基板を作成または電気素子を実装する工程において、電子素子実装用基板を加熱する場合がある。この加熱により、内部配線に使用されている金属体の一部が融解し、内部配線上を移動する場合もある。これにより、内部配線の中で金属元素の偏りが発生する場合がある。この偏りがあることで、例えば外部端子等の周囲で偏りが発生すると、信号配線の電気抵抗が大きくなってしまい電子素子実装用基板、電子装置または電子モジュールにおいて、誤作動が発生するまたは信号にノイズが乗るおそれがあった。

本発明の１つの態様に係る電子素子実装用基板は、電子素子が実装される基板を有している。基板は第１層と、第１層の下面に位置した第２層を有している。基板は、第１層と第２層との間に位置した第１メタライズ層を有している。また、基板は第１メタライズ層の外縁と重なるとともに側面に位置する凹部を有している。基板は凹部に位置した第２メタライズ層を有している。基板に設けられた第１メタライズ層は、第２メタライズ層の周囲に複数の貫通孔を有している。

本発明の１つの態様に係る電子素子実装用基板は、電子素子が実装される基板を有している。基板は第１層と、第１層の下面に位置した第２層を有している。基板は、第１層と第２層との間に位置した第１メタライズ層を有している。基板は、第１メタライズ層の外縁と重なるとともに側面に位置する凹部を有している。基板は凹部に位置した第２メタライズ層を有している。基板の内部には、第２メタライズ層の周囲に複数の貫通孔を有し、前記複数の貫通孔の少なくとも１つの前記貫通孔内には、空間と、前記貫通孔の側壁の少なくとも一部に位置するとともに銅を含有した導体と、が位置している。

本発明の１つの態様に係る電子装置は、電子素子実装用基板と、電子素子実装用基板に実装された電子素子とを備えていることを特徴としている。

本発明の１つの態様に係る電子モジュールは、電子装置の上面または電子装置を囲んで位置した筐体と、を備えている。

本発明の１つの態様に係る電子素子実装用基板は、上記のような構成により、凹部の周囲における電気抵抗が大きくなることを低減させることが可能となる。よって電子素子実装用基板において、電気特性の向上が可能となり、電子素子実装用基板を使用した電子装置または電子モジュールに誤作動が発生するまたは信号にノイズが乗ることを低減させることが可能となる。

図１（ａ）は本発明の第１の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図１（ｂ）は図１（ａ）のＸ１−Ｘ１線に対応する縦断面図である。 図２（ａ）は本発明の第１の実施形態に係る電子モジュールの外観を示す上面図であり、図２（ｂ）は図２（ａ）のＸ２−Ｘ２線に対応する縦断面図である。 図３（ａ）は本発明の第１の実施形態に係る電子素子実装用基板および電子装置の内層の要部Ａの一例を示す拡大平面図であり、図３（ｂ）は第１の実施形態のその他の態様に係る電子素子実装用基板および電子装置の内層の要部Ａの一例を示す拡大平面図である。 図４は第１の実施形態のその他の態様に係る電子素子実装用基板および電子装置の内層の要部Ａの一例を示す拡大平面図である。 図５（ａ）および図５（ｂ）は第１の実施形態のその他の態様に係る電子素子実装用基板および電子装置の内層の要部Ａの一例を示す拡大平面図である。 図６（ａ）は本発明の第１の実施形態に係る電子素子実装用基板および電子装置の内層の要部Ａの一例を示す拡大平面図であり、図６（ｂ）は図６（ａ）のＸ６−Ｘ６線に対応する縦断面図である。 図７（ａ）は本発明の第１の実施形態のその他の実施形態に係る電子素子実装用基板および電子装置の内層の要部Ａの一例を示す拡大平面図であり、図７（ｂ）は図７（ａ）のＸ７−Ｘ７線に対応する縦断面図である。 図８（ａ）は本発明の第１の実施形態のその他の実施形態に係る電子素子実装用基板および電子装置の内層の要部Ａの一例を示す拡大平面図であり、図８（ｂ）は図８（ａ）のＸ８−Ｘ８線に対応する縦断面図である。 図９（ａ）は本発明の第１の実施形態のその他の実施形態に係る電子素子実装用基板および電子装置の内層の要部Ａの一例を示す拡大平面図であり、図９（ｂ）は図９（ａ）のＸ９−Ｘ９線に対応する縦断面図である。 図１０（ａ）は本発明の第２の実施形態に係る電子素子実装用基板および電子装置の内層の要部Ａの一例を示す拡大平面図であり、図１０（ｂ）は図１０（ａ）のＸ１０−Ｘ１０線に対応する縦断面図である。 図１１（ａ）は本発明の第２の実施形態その他の態様に係る電子素子実装用基板および電子装置の内層の要部Ａの一例を示す拡大平面図であり、図１１（ｂ）は図１１（ａ）のＸ１１−Ｘ１１線に対応する縦断面図である。 図１２（ａ）は本発明の第２の実施形態のその他の実施形態に係る電子素子実装用基板および電子装置の内層の要部Ａの一例を示す拡大平面図であり、図１２（ｂ）は図１２（ａ）のＸ１２−Ｘ１２線に対応する縦断面図である。 図１３（ａ）は本発明の第２の実施形態のその他の実施形態に係る電子素子実装用基板および電子装置の内層の要部Ａの一例を示す拡大平面図であり、図１３（ｂ）は図１３（ａ）のＸ１３−Ｘ１３線に対応する縦断面図である。 図１４（ａ）は本発明の第２の実施形態のその他の実施形態に係る電子素子実装用基板および電子装置の内層の要部Ａの一例を示す拡大平面図であり、図１４（ｂ）は図１４（ａ）のＸ１４−Ｘ１４線に対応する縦断面図である。 図１５（ａ）は本発明の第２の実施形態のその他の実施形態に係る電子素子実装用基板および電子装置の内層の要部Ａの一例を示す拡大平面図であり、図１５（ｂ）は図１５（ａ）のＸ１５−Ｘ１５線に対応する縦断面図である。 図１６（ａ）は本発明の第３の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図１６（ｂ）は図１６（ａ）のＸ１６−Ｘ１６線に対応する縦断面図である。 図１７（ａ）は本発明の第３の実施形態に係る電子モジュールの外観を示す上面図であり、図１７（ｂ）は図１７（ａ）のＸ１７−Ｘ１７線に対応する縦断面図である。 図１８は本発明の第３の実施形態に係る電子素子実装用基板および電子装置の内層の要部Ａの一例を示す拡大平面図である。

＜電子素子実装用基板および電子装置の構成＞
以下、本発明のいくつかの例示的な実施形態について図面を参照して説明する。なお、以下の説明では、電子素子実装用基板に電子素子が実装された構成を電子装置とする。また、電子素子実装用基板の上面側に位置するようにまたは電子装置を囲んで設けられた筐体または部材を有する構成を電子モジュールとする。電子素子実装用基板、電子装置および電子モジュールは、いずれの方向が上方若しくは下方とされてもよいが、便宜的に、直交座標系ｘｙｚを定義するとともに、ｚ方向の正側を上方とする。

（第１の実施形態）
図１〜図２を参照して本発明の第１の実施形態における電子モジュール３１、電子装置２１、および電子素子実装用基板１について説明する。また、図３〜図９に要部Ａの説明をする。本実施形態における電子装置２１は、電子素子実装用基板１と電子素子１０とを備えている。なお、本実施形態では図１では電子装置２１を示しており、図２では電子モジュール３１を示しており、図３〜図９では電子素子実装用基板１の内層の要部Ａの拡大図を示している。また、図１〜図２では第１メタライズ層５をドットおよび点線で、図３〜図９では第１メタライズ層５をドットおよび実線で示している。

電子素子実装用基板１は、電子素子１０が実装される基板２を有している。基板２は第１層２ａと、第１層２ａの下面に位置した第２層２ｂを有している。基板２は、第１層２ａと第２層２ｂとの間に位置した第１メタライズ層５を有している。また、基板２の側面に凹部７を有している。凹部７は第１メタライズ層５の外縁と重なっている。基板２は凹部７に位置した第２メタライズ層６を有している。基板２に設けられた第１メタライズ層５は、第２メタライズ層６の周囲に複数の貫通孔４を有している。

電子素子実装用基板１は、電子素子１０が実装される基板２を有している。また、基板２は第１層２ａと、第１層２ａの下面に位置した第２層２ｂを有している。図１に示す例の様に、電子素子実装用基板１は第１層２ａと第２層２ｂの他にその他の層２ｃを有していてもよい。ここで、上述した電子素子１０が実装される位置は、第１層２ａまたは第２層２ｂの上面もしくは下面であってもよいし、第１層２ａの上面または第２層２ｂの下面に設けられたその他の層２ｃの上面または下面に実装されていてもよい。

第１層２ａ、第２層２ｂおよびその他の層２ｃを構成する絶縁層の材料は例えば、電気絶縁性セラミックスまたは樹脂が使用される。樹脂としては例えば、熱可塑性樹脂等が使用される。

第１層２ａ、第２層２ｂおよびその他の層２ｃを形成する絶縁層の材料として使用される電気絶縁性セラミックスとしては例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック焼結体等である。第１層２ａ、第２層２ｂおよびその他の層２ｃを形成する絶縁層
の材料として使用される樹脂としては例えば、熱可塑性の樹脂、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはフッ素系樹脂等である。フッ素系樹脂としては例えば、四フッ化エチレン樹脂等である。

第１層２ａ、第２層２ｂおよびその他の層２ｃから成る基板２は、図１に示すように６層の絶縁層から形成されていてもよいし、５層以下または７層以上の絶縁層から形成されていてもよい。絶縁層が５層以下の場合には、電子素子実装用基板１の薄型化を図ることができる。また、絶縁層が６層以上の場合には、電子素子実装用基板１の剛性を高めることができる。また、図１〜図２に示す例のように、各絶縁層に開口部を設け、設けた開口部の大きさを異ならせた上面に段差部を形成していてもよく、後述する電極パッド３が段差部に設けられていてもよい。

電子素子実装用基板１は例えば、最外周の１辺の大きさは０．３ｍｍ〜１０ｃｍであり、平面視において電子素子実装用基板１が四角形状あるとき、正方形であってもよいし長方形であってもよい。また例えば、電子素子実装用基板１の厚みは０．２ｍｍ以上である。

電子素子実装用基板１の基板２は第１メタライズ層５の外縁と重なるとともに側面に位置する凹部７を有している。ここで凹部７とは、図１〜図９に示す例のように略半円形上であってもよいし、後述する矩形状もしくは楕円形状、その他多角形状であってもよい。また、基板２は凹部７が複数の層の側面に連続して位置しているが、例えば上面側または／および下面側に大きさの異なる凹部７が設けられた層を有していてもよい。また、例えば上面側または／および下面側に凹部７を有さない層を有していてもよい。言い換えると、凹部７は断面視において、上面側または／および下面側に外側に突出した層を有していてもよい。

凹部７を構成する複数の層は断面視において外側に突出した層と内側に凹んでいる層とを有していてもよい。言い換えると、凹部７の側面（外縁）は、断面視で凸凹した形状をしていてもよい。このような構造により、半田などの接合材が凸凹に入り込み、接合強度を向上させることが可能となる。

凹部７の側面の上面側または／および下面側は断面視において外側に向かって傾斜していてもよい。凹部７の側面の上面側が断面視において外側に向かっていることで例えば外部回路と凹部７とを半田または樹脂からなる接合材で接合するときに接合材が上面側へ這い上がることを低減させることが可能となる。また、凹部７の側面の下面側が断面視において外側に向かっていることで、例えば外部回路と凹部７とを半田または樹脂からなる接合材で接合するときに、接合材が側面に乗るため接合強度を向上させることが可能となる。

電子素子実装用基板１の基板２は表面に例えば電子素子１０と接続される電極パッド３を有していてもよい。さらに基板２の上面、側面または下面には、外部回路接続用電極が設けられていてもよい。外部回路接続用電極は、基板２と外部回路基板、あるいは電子装置２１と外部回路基板とを電気的に接続していてもよい。第２メタライズ層６は例えば、基板２と外部回路基板、基板２と後述する筐体３２、あるいは電子装置２１と外部回路基板とを電気的に接続してもよい。

さらに基板２の上面または下面には、電極パッド３、第１メタライズ層５、第２メタライズ層６または／および外部回路接続用電極以外に、絶縁層間に形成される内部配線導体および内部配線導体同士を上下に接続する貫通導体が設けられていてもよい。これら内部配線導体または貫通導体は、基板２の表面に露出していてもよい。この内部配線導体また
は貫通導体によって、電極パッド３、第１メタライズ層５、第２メタライズ層６または／および外部回路接続用電極はそれぞれ電気的に接続されていてもよい。

電極パッド３、第１メタライズ層５、第２メタライズ層６、外部回路接続用電極、内部配線導体または／および貫通導体は、複数の絶縁層が電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等から成る。また、銅からなっていてもよい。また、電極パッド３、第１メタライズ層５、第２メタライズ層６、外部回路接続用電極、内部配線導体または／および貫通導体は、複数の層が樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等から成る。

電極パッド３、第１メタライズ層５、第２メタライズ層６、外部回路接続用電極、内部配線導体または／および貫通導体の露出表面に、めっき層が設けられてもよい。この構成によれば、外部回路接続用の電極、導体層および貫通導体の露出表面を保護して酸化を抑制できる。また、この構成によれば、電極パッド３と電子素子１０とをワイヤボンディング等の電子素子接続材１３を介して良好に電気的接続することができる。めっき層は、例えば、厚さ０．５μｍ〜１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ〜３μｍの金（Ａｕ）めっき層を順次被着させてもよい。

電子素子実装用基板１の第１メタライズ層５、第２メタライズ層６とは、異なる金属材料を含有していてもよいし、同一の金属材料を含有していてもよい。

電子素子実装用基板１の基板２は、基板２は、第１層２ａと第２層２ｂとの間に位置した第１メタライズ層５を有している。また、基板２は凹部７に位置した第２メタライズ層６を有している。ここで、第２メタライズ層６は凹部７に位置しているとは、凹部７の側面に設けられたメタライズ層と、凹部７の周辺の第１層２ａの表裏面または／および第２層２ｂの表裏面に位置したメタライズ層の両方を含んだ状態を指していてもよいし、凹部７の側面に設けられたメタライズ層のみを指していてもよい。

電子素子実装用基板１の凹部７は第１メタライズ層５の外縁と重なっている。このとき、第１メタライズ層５の端部の一部は、凹部７の表面に位置した第２メタライズ層６に覆われていてもよい。

本実施形態における電子素子実装用基板１では、第２メタライズ層６の周辺の第１メタライズ層５に複数の貫通孔４を有している。これにより、仮に電子素子実装用基板１を加熱し、第１メタライズ層５に使用されている金属体の一部が融解し、第１メタライズ層５上を移動した場合であっても、貫通孔４に金属体が流れ込み第２メタライズ層６の周囲にとどまらせることが可能となる。よって、金属体の偏りが発生することを低減させることが可能となり、第２メタライズ層６周囲の電気抵抗が高くなることを低減させることが可能となる。

また、本実施形態における電子素子実装用基板１では、第２メタライズ層６の周辺の第１メタライズ層５に複数の貫通孔４を有している。これにより、仮に電子素子実装用基板１を加熱し、第１メタライズ層５に使用されている金属体の一部が融解し、第１メタライズ層５上を移動した場合であっても、貫通孔４に金属体が流れ込み第２メタライズ層６の周囲にとどまらせることが可能となる。

図１〜図２に示す例では、基板２の外周すべてにおいて等間隔に凹部７および第２メタ
ライズ層６を有しているが、凹部７および第２メタライズ層６は１辺のみに設けられていてもよいし、１辺の１部に複数個設けられていてもよい。いずれの場合においても、本発明の実施形態の特徴を有することで本発明と同様の効果を得ることが可能となる。

第２メタライズ層６は凹部７の側壁を全体的に覆っていてもよいし一部のみを覆っていてもよい。なお、第２メタライズ層６は凹部７の側壁を全体的に覆っていることで、例えば後述する筐体３２の一部または／および外部回路基板と第２メタライズ層６とを半田などの接合材で接合する場合において、接合強度の向上および接合面の抵抗を低減させることが可能となる。また、第２メタライズ層６は凹部７の側壁を一部のみを覆っていることで、例えば後述する筐体３２の一部または／および外部回路基板と第２メタライズ層６とを半田などの接合材で接合する場合において、接合材の量および広がりをコントロールすることが可能となる。なおこのとき、第２メタライズ層６は第１メタライズ層５を覆う程度の大きさであればよい。

図３〜図５に本実施形態およびその他の実施形態にかかる内層の要部Ａの拡大図を示す。

貫通孔４は図３〜図４に示す例では円状であるが、後述する図５に示す例のように矩形状であってもよいし、またはその他多角形状／楕円形状であってもよい。つまり、貫通孔４はそこに第１メタライズ層５から融解した金属体が留まれる形であればよい。

図３（ａ）に示す例では、貫通孔４は複数個設けられており、第２メタライズ層６の周囲に規則正しく並んで設けられている。図３（ａ）に示す例のように複数の貫通孔４は規則正しく並んでいてもよいし、不規則に並んでいてもよい。また、貫通孔４は１つだけであってもよいし、図３に示すように複数個設けられていてもよい。複数個設けられていることで、貫通孔４に流れ込む金属体をより多くし、より電気抵抗が高くなることを低減させることが可能となる。

図３（ｂ）および図４に示す例では、複数の貫通孔４は第２メタライズ層６を囲むように設けられている。このような構成であることで、第２メタライズ層６の全周囲において本実施形態の効果を奏することができる。つまり、第１メタライズ層５に使用されている金属体の一部が融解し、第１メタライズ層５上を移動した場合においても、第２メタライズ層６の周囲において、融解した金属体をとどまらせることが可能となるため、電気抵抗が高くなることを低減させることが可能となる。

また、このような構成の場合、貫通孔４が基板２の外辺近傍まで設けられることになる。よって、電子素子実装用基板１を加熱し、第１メタライズ層５に使用されている金属体の一部が融解し、第１メタライズ層５上を移動した場合であっても、貫通孔４に金属体が流れ込み第２メタライズ層６の周囲にとどまらせることが可能となる。よって、側面に金属体が露出することを低減させることが可能となる。

なお、複数の貫通孔４は図３（ｂ）に示す例のように矩形状に囲んでいてもよい。また、図４に示す例のように円弧状に囲っていてもよい。

図５（ａ）に示す例のように、貫通孔４が複数列または／および行設けられているとき、貫通孔４は隣に位置する貫通孔４の列または／および行の貫通孔４同士の間に位置するように設けられていてもよい。言い換えると、複数の貫通孔４は隣の列または／および行の貫通孔４とピッチをずらして設けられていてもよい。これにより、１メタライズ層５に使用されている金属体の一部が融解し、第１メタライズ層５上を移動した場合においても、第２メタライズ層６の周囲において、第１メタライズ５が連なった部分が短く、融解した金属体が移動したとしても貫通孔４に留まりやすくなる。よって、本発明の効果を向上させることが可能となる。

図５（ｂ）に示す例のように、一つに連なった貫通孔４が第２メタライズ層６の周囲を囲っていてもよい。このような構造であることで、電子素子実装用基板１を加熱し、第１メタライズ層５に使用されている金属体の一部が融解し、第１メタライズ層５上を移動した場合であっても、貫通孔４に金属体が流れ込み第２メタライズ層６の周囲にとどまらせることが可能となる。

また、図５（ａ）および図５（ｂ）に示す例のように貫通孔４はそれぞれ大きさが異なっていてもよい。また、この時、第２のメタライズ層６から離れるにしたがって複数の貫通孔４はその面積が小さくなっていてもよい。このような構成により、電子素子実装用基板１を加熱し、第１メタライズ層５に使用されている金属体の一部が融解し、第１メタライズ層５上を移動した場合に、第２メタライズ層６の周囲により多くの金属体をとどまらせることが可能となる。よって、第２メタライズ層６の周囲の電気抵抗を低減させることが可能となる。なお、この時例えば1つの貫通孔４は上面視において第２メタライズ層６から基板２の中心方向に向かって小さくなっていてもよい。言い換えると、1つの貫通孔４は基板２の中心から第２メタライズ層６の方向に扇形またはそれに類似するような形状で広がって（大きくなって）いてもよい。このような場合においても、のような構成により、電子素子実装用基板１を加熱し、第１メタライズ層５に使用されている金属体の一部が融解し、第１メタライズ層５上を移動した場合に、第２メタライズ層６の周囲により多くの金属体をとどまらせることが可能となる。よって、第２メタライズ層６の周囲の電気抵抗を低減させることが可能となる。

図６に本実施形態およびその他の実施形態にかかる内層の要部Ａおよび要部Ａの断面図の拡大図を示す。

図６に示す例では、複数の貫通孔４は断面視において、空間となっている。このような構成によって貫通孔４の空間に第１メタライズ層５が融解して移動した金属体が留まることで本効果を奏することが可能となる。

＜電子装置の構成＞
図１に電子装置２１の例を示す。電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１の上面または下面に実装された電子素子１０を備えている。

電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１に実装された電子素子１０を有している。電子素子１０の一例としては、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）、ＣＣＤ（Charge Coupled Device）等の撮像素子、またはＬＥＤ（Light Emitting Diode）などの発光素子、またはＬＳＩ（Large Scale Integrated Circuit）等の集積回路等である。なお、電子素子１０は、接着材を介して、基板２の上面に配置されていてもよい。この接着材は、例えば、銀エポキシまたは熱硬化性樹脂等が使用される。

電子装置２１は、電子素子１０を覆うとともに、電子素子実装用基板１の上面に接合された蓋体１２を有していてもよい。ここで、電子素子実装用基板１は基板２の枠状部分の上面に蓋体１２を接続してもよいし、蓋体１２を支え、基板２の上面であって電子素子１０を取り囲むように設けられた枠状体を設けてもよい。また、枠状体と基板２とは同じ材料から構成されていてもよいし、別の材料で構成されていてもよい。

枠状体と基板２と、が同じ材料から成る場合、基板２は枠状体とは開口部を設けるなど
して最上層の絶縁層と一体化するように作られていてもよい。また、別に設ける、ろう材等でそれぞれ接合してもよい。

また、基板２と枠状体とが別の材料から成る例として枠状体が蓋体１２と基板２とを接合する蓋体接合材１４と同じ材料から成る場合がある。このとき、蓋体接合材１４を厚く設けることで、接着の効果と枠状体（蓋体１２を支える部材）としての効果を併せ持つことが可能となる。このときの蓋体接合材１４は例えば熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等が挙げられる。また、枠状体と蓋体１２とが同じ材料から成る場合もあり、このときは枠状体と蓋体１２は同一個体として構成されていてもよい。

蓋体１２は、例えば電子素子１０がＣＭＯＳ、ＣＣＤ等の撮像素子、またはＬＥＤなどの発光素子である場合ガラス材料等の透明度の高い部材が用いられる。また蓋体１２は例えば、電子素子１０が集積回路等であるとき、金属製材料、セラミック材料または有機材料が用いられていてもよい。

蓋体１２は、蓋体接合材１４を介して電子素子実装用基板１と接合している。蓋体接合材１４を構成する材料として例えば、熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等がある。

電子装置２１が図１に示すような電子素子実装用基板１を有することで、電気特性を向上させ、ノイズの発生を低減させることができる。その結果、誤作動が発生することを低減させることが可能となる。

＜電子モジュールの構成＞
図２に電子素子実装用基板１を用いた電子モジュール３１の一例を示す。電子モジュール３１は、電子装置２１と電子装置２１の上面または電子装置２１を覆うように設けられた筐体３２とを有している。なお、以下に示す例では説明のため撮像モジュールを例に説明する。

電子モジュール３１は筐体３２（レンズホルダー）を有していてもよい。筐体３２を有することでより気密性の向上または外部からの応力が直接電子装置２１に加えられることを低減することが可能となる。筐体３２は、例えば樹脂または金属材料等から成る。また、筐体３２がレンズホルダーであるとき筐体３２は、樹脂、液体、ガラスまたは水晶等からなるレンズが１個以上組み込まれていてもよい。また、筐体３２は、上下左右の駆動を行う駆動装置等が付いていて、電子素子実装用基板１の第２メタライズ層６またはその他のパッド等と半田などの接合材を介して電気的に接続されていてもよい。

なお、筐体３２は上面視において４方向の少なくとも一つの辺において開口部が設けられていてもよい。そして、筐体３２の開口部から外部回路基板が挿入され電子素子実装用基板１と電気的に接続していてもよい。また筐体３２の開口部は、外部回路基板が電子素子実装用基板１と電気的に接続された後、樹脂等の封止材等で開口部の隙間を閉じて電子モジュール３１の内部が気密されていてもよい。

電子モジュール３１が図２に示すような電子素子実装用基板１および電子装置２１を有することで、電気特性を向上させノイズの発生を低減させることができる。この結果、誤作動が発生することを低減させることが可能となる。

＜電子素子実装用基板および電子装置の製造方法＞
次に、本実施形態の電子素子実装用基板１および電子装置２１の製造方法の一例について説明する。なお、下記で示す製造方法の一例は、多数個取り配線基板を用いた基板２の
製造方法である。

（１）まず、基板２を構成するセラミックグリーンシートを形成する。例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）質焼結体である基板２を得る場合には、Ａｌ_２Ｏ_３の粉末に焼結助材としてシリカ（ＳｉＯ_２）、マグネシア（ＭｇＯ）またはカルシア（ＣａＯ）等の粉末を添加し、さらに適当なバインダー、溶剤および可塑剤を添加し、次にこれらの混合物を混錬してスラリー状となす。その後、ドクターブレード法またはカレンダーロール法等の成形方法によって多数個取り用のセラミックグリーンシートを得る。

なお、基板２が、例えば樹脂から成る場合は、所定の形状に成形できるような金型を用いて、トランスファーモールド法またはインジェクションモールド法等で成形することによって基板２を形成することができる。また、基板２は、例えばガラスエポキシ樹脂のように、ガラス繊維から成る基材に樹脂を含浸させたものであってもよい。この場合には、ガラス繊維から成る基材にエポキシ樹脂の前駆体を含浸させ、このエポキシ樹脂前駆体を所定の温度で熱硬化させることによって基板２を形成できる。

（２）次に、スクリーン印刷法等によって、上記（１）の工程で得られたセラミックグリーンシートに第１メタライズ層５、電極パッド３、外部回路接続用電極、内部配線導体および貫通導体となる部分に、金属ペーストを塗布または充填する。この金属ペーストは、前述した金属材料から成る金属粉末に適当な溶剤およびバインダーを加えて混練することによって、適度な粘度に調整して作製される。なお、金属ペーストは、基板２との接合強度を高めるために、ガラスまたはセラミックスを含んでいても構わない。なお、このとき各層に後述する手法で凹部７を設けその表面にスクリーン印刷法等を用いて金属ペーストを塗布または充填することで、第２メタライズ層６を作製することが可能となる。

また、基板２が樹脂から成る場合には、第１メタライズ層５、電極パッド３、外部回路接続用電極、内部配線導体および貫通導体は、スパッタ法、蒸着法等によって作製することができる。また、表面に金属膜を設けた後に、めっき法を用いて作製してもよい。

この工程において、例えば第１メタライズ層５をスクリーン印刷法によって作成するとき、貫通孔４に当たる部分を印刷しないことで貫通孔４を作成することが可能となる。

（３）次に、前述のグリーンシートを金型等によって加工する。ここで基板２が凹部またはノッチ等を有する場合、基板２となるグリーンシートの所定の箇所に、凹部（貫通孔）またはノッチ等を形成してもよい。また、この時、金型またはレーザー加工等によって、凹部７を設け、前述した手法で第２メタライズ層６を作製してもよい。

（４）次に、各絶縁層となるセラミックグリーンシートを積層して加圧する。このことにより各絶縁層となるグリーンシートを積層し、基板２（電子素子実装用基板１）となるセラミックグリーンシート積層体を作製してもよい。また、この時、積層したセラミックグリーンシートに金型またはレーザー加工等によって、凹部７を設け、前述した手法で第２メタライズ層６を作製してもよい。

（５）次に、このセラミックグリーンシート積層体を約１５００℃〜１８００℃の温度で焼成して、基板２（電子素子実装用基板１）が複数配列された多数個取り配線基板を得る。なお、この工程によって、前述した金属ペーストは、基板２（電子素子実装用基板１）となるセラミックグリーンシートと同時に焼成され、第１メタライズ層５、第２メタライズ層６、電極パッド３、外部回路接続用電極、内部配線導体および貫通導体となる。

（６）次に、焼成して得られた多数個取り配線基板を複数の基板２（電子素子実装用基
板１）に分断する。この分断においては、基板２（電子素子実装用基板１）の外縁となる箇所に沿って多数個取り配線基板に分割溝を形成しておき、この分割溝に沿って破断させて分割する方法またはスライシング法等により基板２（電子素子実装用基板１）の外縁となる箇所に沿って切断する方法等を用いることができる。なお、分割溝は、焼成後にスライシング装置により多数個取り配線基板の厚みより小さく切り込むことによって形成することができるが、多数個取り配線基板用のセラミックグリーンシート積層体にカッター刃を押し当てたり、スライシング装置によりセラミックグリーンシート積層体の厚みより小さく切り込んだりすることによって形成してもよい。なお、上述した多数個取り配線基板を複数の基板２（電子素子実装用基板１）に分割する前もしくは分割した後に、それぞれ電解または無電解めっき法を用いて、電極パッド３、第２メタライズ層６、外部接続用パッドおよび露出した配線導体にめっきを被着させてもよい。

（７）次に、電子素子実装用基板１の上面または下面に電子素子１０を実装する。電子素子１０はワイヤボンディング等の電子素子接続材１３で電子素子実装用基板１と電気的に接合させる。またこのとき、電子素子１０または電子素子実装用基板１に接着材等を設け、電子素子実装用基板１に固定しても構わない。また、電子素子１０を電子素子実装用基板１に実装した後、蓋体１２を蓋体接合材１４で接合してもよい。

以上（１）〜（７）の工程のようにして電子素子実装用基板１を作製し、電子素子１０を実装することで、電子装置２１を作製することができる。なお、上記（１）〜（７）の工程順番は指定されない。

次に、本発明の第１の実施形態における他の実施形態による電子素子実装用基板１について、図７〜図９を参照しつつ説明する。なお、図７〜図９では第１メタライズ層５をドットおよび実線で、導体５ａを斜線で示している。

電子素子実装用基板１の第１メタライズ層５は、銅を含有していてもよい。また、銅から成っていてもよい。銅を含有していることで、第１メタライズ層５の電気抵抗を低減させることが可能となる。また、基板２が電気絶縁性セラミックス等からなるとき電子素子実装用基板１を作製する工程においては高温での焼成工程が含まれる。そのため、融点が比較的低い銅は融解しやすく、第１メタライズ層５上を移動する場合があるが、本実施形態であることで銅が移動したとしても第２メタライズ層６の周囲にとどまらせることが可能となるため、電気抵抗が高くなることを低減させることが可能となる。

図７〜図９で示す例では、電子素子実装用基板１の第１メタライズ層５に設けられた貫通孔４内に、銅を含有した導体５ａが位置している。銅を含有した導体５ａが第１メタライズ層５に設けられた貫通孔４内に位置していることで、第２メタライズ層６の周囲の電気抵抗が高くなることを低減させることが可能となる。なお、この時、第１メタライズ層５には銅が含有していてもよいし、含有していなくてもよい。第１メタライズ層５に銅が含有していると上述したように第１メタライズ層５に設けられた貫通孔４内に銅を含んだ第１メタライズ層５が融解し、流れ込み、銅を含有した導体５ａとして位置させることができる。

また、第１メタライズ層５に設けられた貫通孔４内はあらかじめ銅を含んだメタライズにしていてもよい。このような構成であることで、第１メタライズ層５が融解した場合において、メタライズを塗布していることで金属体が流れこみやすくなり、第２メタライズ層６の周囲の電気抵抗が高くなることを低減させることが可能となる。また、第１メタライズ層５に設けた貫通孔４にあらかじめ塗布している銅を含有したメタライズ（導体５ａ）の量を調整することで、第１メタライズ層５が溶融し、貫通孔４に流れ込む金属体の量を調整することができる。また、第１メタライズ層５に銅を含有していない時は、あらかじめ銅を含んだメタライズを貫通孔４内に塗布しておくことで、設けることが可能となり、第２メタライズ層６の周囲の電気抵抗が高くなることを低減させることが可能となる。なお、この時第１メタライズ層５から融解した金属体が貫通孔４上にとどまることができるように貫通孔４にあらかじめ塗布しておく銅からなるメタライズは第１メタライズ層５よりも薄く設けていてもよい。

図７に示す例のように、貫通孔４内に位置する銅を含有した導体５の厚みは第１メタライズ層５の厚みと同程もしくはそれ以上に大きくてもよい。このような構成によることで、第２メタライズ層６の周囲の電気抵抗が高くなることをより低減させることが可能となる。

図８に示す例のように貫通孔４内に位置する銅を含有した導体５の厚みは第１メタライズ層５の厚みよりも小さくてもよい。また、図９に示す例のように貫通孔４内に位置する銅を含有した導体５ａは貫通孔４の側面に沿うように設けられていてもよい。このような構造つまり、貫通孔４に空間を残していることで、第１メタライズ層５がさらに融解し、金属体が移動したとしても貫通孔４にとどまらせることが可能となる。言い換えると、例えば電子素子実装用基板１を作製後の電子装置２１を作成するための工程の加熱の工程または、電子モジュールの作成の工程においても本効果を奏することができる。よって、第２メタライズ層６の周囲の電気抵抗が高くなることを低減させることが可能となる。

貫通孔４が複数個あるとき、導体５ａはすべての貫通孔４内に位置していてもよいし、一部だけに設けられていてもよい。すべてに位置していることで、第２メタライズ層６の周囲の第１メタライズ層５の電気抵抗が高くなることをより低減させることが可能となる。また、一部だけに位置していることで、第１メタライズ層５がさらに融解し、金属体が移動したとしても貫通孔４にとどまらせることが可能となる。

導体５ａは銅を含んでいるがそのほかの金属材料も含有していてもよいし、銅の割合が非常高くてもよい。また、導体５ａと第１メタライズ層５とが同じ材料からなっていてもよい。

図７〜図９に示す例のような電子素子実装用基板１を作製する方法としては基本的には上述した第１実施形態に記載の工程と同様である。製造工程において、第１メタライズ層５を作成する工程で、貫通孔４に当たる位置に導体５ａを別途印刷または塗布することで作製することが可能となる。または、第１メタライズ層５に導体５ａを含有させ、焼成等の加熱の工程により、貫通孔４へ金属体を移動させ導体５ａを貫通孔４内に位置させる等しても作製することが可能となる。

（第２の実施形態）
図１０〜図１１を参照して本発明の第２の実施形態における電子素子実装用基板１の要部Ａの説明をする。本実施形態における電子装置２１は、電子素子実装用基板１と電子素子１０とを備えている。なお、本実施形態では図１０〜図１５に電子素子実装用基板１の内層の要部Ａの拡大図を示している。また、図１０〜図１５では第１メタライズ層５をドットおよび実線で示している。

電子素子実装用基板１は、電子素子１０が実装される基板２を有している。基板２は第１層２ａと、第１層２ａの下面に位置した第２層２ｂを有している。基板２は、第１層２ａと第２層２ｂとの間に位置した第１メタライズ層５を有している。また、基板２の側面に凹部７を有している。凹部７は第１メタライズ層５の外縁と重なっている。基板２は凹部７に位置した第２メタライズ層６を有している。基板２の内部は、第２メタライズ層６の周囲に複数の貫通孔４を有している。

ここで、電子装置２１の構造、基本的な構造並びに電子素子実装用基板１を構成する第１層２ａ、第２層２ｂ、その他の層２ｃ、電極パッド３、第１メタライズ層５、第２メタライズ層６と、凹部７およびその他、基板２の基本的な材料／条件／構成は第１の実施形態と類似であるため説明は省略する。以下、第２の実施形態における特徴部分のみ説明をする。

本実施形態における電子素子実装用基板１では、第２メタライズ層６の周辺の基板２の内部に貫通孔４を有している。これにより、仮に電子素子実装用基板１を加熱し、第１メタライズ層５に使用されている金属体の一部が融解し、第１メタライズ層５上を移動した場合であっても、貫通孔４の側面および内部に金属体が流れ込み第２メタライズ層６の周囲にとどまらせることが可能となる。よって、金属体の偏りが発生することを低減させることが可能となり、第２メタライズ層６周囲の電気抵抗が高くなることを低減させることが可能となる。

図１０〜図１２に示す例では、基板２の外周すべてにおいて等間隔に凹部７および第２メタライズ層６を有していてもよいし、凹部７および第２メタライズ層６は１辺のみに設けられている、または１辺の１部に複数個設けられていてもよい。いずれの場合においても、本発明の実施形態の特徴を有することで本発明と同様の効果を得ることが可能となる。

第２メタライズ層６は凹部７の側壁を全体的に覆っていてもよいし一部のみを覆っていてもよい。なお、第２メタライズ層６は凹部７の側壁を全体的に覆っていることで、例えば後述する筐体３２の一部または／および外部回路基板と第２メタライズ層６とを半田などの接合材で接合する場合において、接合強度の向上および接合面の抵抗を低減させることが可能となる。また、第２メタライズ層６は凹部７の側壁を一部のみを覆っていることで、例えば後述する筐体３２の一部または／および外部回路基板と第２メタライズ層６とを半田などの接合材で接合する場合において、接合材の量および広がりをコントロールすることが可能となる。なおこのとき、第２メタライズ層６は第１メタライズ層５を覆う程度の大きさであればよい。

貫通孔４は図１０および図１１に示す例では上面視において円状であるが、矩形状であってもよいし、またはその他多角形状／楕円形状であってもよい。つまり、貫通孔４はそこに第１メタライズ層５から融解した金属体が留まれる形であればよい。また、断面視において貫通孔４の側面は傾斜していてもよいし、各層毎に大きさが異なっていてもよい。

図１０に示す例では貫通孔４は複数の第１層２ａおよび第２層２ｂを貫通しているが、図１１に示す例のように貫通孔４は１層のみを貫通していてもよい。また断面視において層の途中までの深さであってもよい。図１０に示す例のように貫通孔４が複数の第１層２ａおよび第２層２ｂを貫通していることで、複数の層に貫通孔４を設けたい場合、その金型等を兼用することが可能となる。また、図１１に示す例のように貫通孔４は１層のみを貫通している、または断面視において層の途中までの深さであることで、基板２の外部からの応力に対する強度が低くなりすぎることを低減させることが可能となる。

なお、基板２の内部に貫通孔４が設けられている例については図１０〜図１１に記載の内容にとどまらない。例えば、複数の貫通孔４は図３〜図５に示す例のように位置している状態と組み合わせることで、第１実施形態に記載のようにそれぞれの効果をさらに得ることが可能となる。

＜電子素子実装用基板および電子装置の製造方法＞
次に、本実施形態の電子素子実装用基板１および電子装置２１の製造方法の一例につい
て説明する。本実施形態の電子素子実装用基板１および電子装置２１の製造方法は基本的には第１の実施形態に記載の製造方法と類似である。ここでは、基板２の内部に設けられた貫通孔４の形成方法ついて説明する。

基板２の内部に設けられた貫通孔４を形成する方法としては例えば第１の実施形態の製造方法と同様の手法で用意したセラミックグリーンシートを金型またはレーザー等によって所定の位置に貫通孔４を形成する。このことで、本実施形態における基板２の内部に設けられた貫通孔４を設けることが可能となる。

次に、本発明の第２の実施形態における他の実施形態による電子素子実装用基板１について、図１２〜図１５を参照しつつ説明する。なお、図１２〜図１５では第１メタライズ層５をドットおよび実線で、導体５ａを斜線で示している。

電子素子実装用基板１の第１メタライズ層５は、銅を含有していてもよい。銅を含有していることで、第１メタライズ層５の電気抵抗をより低下させることが可能となる。また、基板２が電気絶縁性セラミックス等からなるとき電子素子実装用基板１を作製する工程においては高温での焼成工程が含まれる。そのため、融点が比較的低い銅は融解しやすく、第１メタライズ層５上を移動する場合があるが、本実施形態であることで銅が移動したとしても基板２の内部に設けられた貫通孔４にとどまらせることが可能となるため、電気抵抗が高くなることを低減させることが可能となる。

図１２〜図１５で示す例では、電子素子実装用基板１の基板２の内部に設けられた貫通孔４内に、銅を含有した導体５ａが位置している。銅を含有した導体５ａが基板２の内部に設けられた貫通孔４内に位置していることで、より第２メタライズ層６の周囲の電気抵抗が高くなることを低減させることが可能となる。なお、この時第１メタライズ層５には銅が含有していてもよいし、含有していなくてもよい。第１メタライズ層５に銅が含有していると上述したように貫通孔４内に銅を含んだ融解した第１メタライズ層５を位置させることができる。なおのとき、貫通孔４内にあらかじめ銅を含んだメタライズを基板２の内部に設けられた貫通孔４の側壁に塗布していてもよい。これにより、貫通孔４に第１メタライズ層５から融解した金属体がより貫通孔４内に広がりやすくなる。また、前述した側壁の銅のメタライズ量を調整することで、第１メタライズ層５から融解した金属体が基板２内部に設けられた貫通孔４に入り込む量を調整することができる。また、第１メタライズ層５に銅を含有していない時は、あらかじめ銅を含んだメタライズを基板２の内部に設けられた貫通孔４の内部または側壁に塗布しておくことで、設けることが可能となる。これにより、第２メタライズ層６の周囲の電気抵抗が高くなることを低減させることが可能となる。なお、この時第１メタライズ層５から融解した金属体が貫通孔４上にとどまることができるように基板２の内部に設けられた貫通孔４にあらかじめ塗布しておく銅からなるメタライズは貫通孔４の側壁だけに設けていてもよい。

図１２に示す例のように、基板２の内部に設けられた貫通孔４内に位置する銅を含有した導体５は断面視において貫通孔４の途中まで設けられていてもよい。このような構成によっても、第１メタライズ層５が加熱等で融解し、金属体が移動したとしても貫通孔４にとどまらせることが可能となる。よって、第２メタライズ層６の周囲の第１メタライズ層５の電気抵抗が高くなることをより低減させることが可能となる。

図１３および図１４に示す例のように、基板２の内部に設けられた貫通孔４内に位置する銅を含有した導体５は断面視において貫通孔４の上面から下面まで設けられていてもよい。このような構成によっても、第１メタライズ層５が加熱等で融解し、金属体が移動したとしても貫通孔４にとどまらせることが可能となる。よって、第２メタライズ層６の周囲の第１メタライズ層５の電気抵抗が高くなることをより低減させることが可能となる。
なお、図１３に示す例では、銅を含有した導体５が断面視において貫通孔４の上面から下面までの側壁のみに設けられている図である。また、図１４に示す例では、銅を含有した導体５が断面視において貫通孔４の上面から下面までの側壁と下の層に設けられた第１メタライズ層５の上面であって貫通孔４の底面に当たる部分にまで設けられている。どちらの場合においても、本効果を奏することができるとともに、図１４に示す例のほうが相対的に銅を含有した導体５ａの量が多くなるため電気抵抗をより低減させることが可能となる。

図１５に示す例のように、基板２の内部に設けられた貫通孔４内に位置する銅を含有した導体５は断面視において貫通孔４をすべて満たしていてもよい。このような構成によっても、第１メタライズ層５が加熱等で融解し、金属体が移動したとしても貫通孔４にとどまらせることが可能となる。また、貫通孔２内に位置する銅を含有した導体５が貫通孔４を満たしていることでよりその近辺の電気抵抗を低減させることが可能となる。これらのことから、第２メタライズ層６の周囲の第１メタライズ層５の電気抵抗が高くなることをより低減させることが可能となる。

図１３〜図１５に示す例のように、基板２の内部に設けられた貫通孔４内に位置する銅を含有した導体５は下方に位置する第２層２ｂの表面に設けられた下層の第１メタライズ層５と電気的に導通していてもよい。このような構成によって、第１メタライズ層５と下層に設けられた第１メタライズ層５とが同一の電位である場合貫通孔４およびその内側に設けられた銅を含有した導体５ａによって、並列回路を構成することが可能となる。よって、第１メタライズ層５の抵抗を基板２全体で低減させることが可能となるため、第２メタライズ層６の周囲の第１メタライズ層５の電気抵抗が高くなることをより低減させることが可能となる。

基板２の内部に設けられた貫通孔４が複数個あるとき、導体５ａはすべての貫通孔４内に位置していてもよいし、一部だけに設けられていてもよい。すべてに位置していることで、第２メタライズ層６の周囲の第１メタライズ層５の電気抵抗が高くなることをより低減させることが可能となる。また、一部だけに位置していることで、第１メタライズ層５がさらに融解し、金属体が移動したとしても貫通孔４にとどまらせることが可能となる。

導体５ａは銅を含んでいるがそのほかの金属材料も含有していてもよいし、銅の割合が高くてもよい。また、導体５ａと第１メタライズ層５とが同じ材料からなっていてもよいし、銅を含有した導体５ａのほうが銅の割合が高くてもよい。

図１２〜図１５に示す例のような電子素子実装用基板１を作製する方法としては基本的には上述した第２実施形態に記載の工程と同様である。製造工程において、第１メタライズ層５を作成する工程で、貫通孔４に当たる位置に導体５ａを別途印刷または塗布することで作製することが可能となる。または、第１メタライズ層５に導体５ａを含有させ、焼成等の加熱の工程により、基板２の内部に設けられた貫通孔４へ金属体を移動させ導体５ａを貫通孔４内に位置させる等しても作製することが可能となる。

（第３の実施形態）
次に、本発明の第３の実施形態による電子素子実装用基板１について、図１６〜図１８を参照しつつ説明する。なお、図１６および図１７は本実施形態における電子素子実装用基板１、電子装置および電子モジュールの形状を示しており、図１８は要部Ｂの内層を示す。本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、基板２が基板２の上面から下面にかけて開口した開口部２ｄを有する（電子素子１０の実装方法が異なる）点、凹部７が基板２の上面から下面まで連続していない点である。なお図１６および図１７では第１メタライズ層５をドットおよび破線
で示している。また、図１８では第１メタライズ層５をドットおよび実線で示している。

図１６〜図１７に示す例では、電子素子実装用基板１の基板２は、上面から下面にかけて開口した開口部２ｄを有する。また、電子装置２１に実装された電子素子１０は上面視において基板２に設けられた開口部２ｄと重なる位置に位置するように設けられている。つまり、開口部２ｄは、上面視において電子素子１０と同程度の大きさもしくは電子素子１０よりもわずかに小さくてよい。このような構成であっても、電子素子実装用基板１の第２メタライズ層６周辺に貫通孔４を有していることで、貫通孔４の側面および内部に第１メタライズ層５から融解し移動した金属体が流れ込み第２メタライズ層６の周囲にとどまらせることが可能となる。よって、金属体の偏りが発生することを低減させることが可能となり、第２メタライズ層６周囲の電気抵抗が高くなることを低減させることが可能となる。

また、図１７に示す例のような構成により、例えば電子素子１０が撮像素子である場合において、基板２の下に撮像素子が実装され、レンズと撮像素子との距離を確保することができるため、より電子モジュール３１の低背化が可能となる。また、電子素子実装用基板１は表面に電子部品を有していてもよく、図１６および図１７に示す構造においてはより多くの電子部品を実装することが可能となるため、電子装置の更なる小型化が可能となる。なお、開口部２ｄは基板２の中央部に設けられていてもよいし、基板２の中央部から偏心して設けられていてもよい。

電子部品は例えばチップコンデンサ、インダクタ、抵抗等の受動部品、またはＯＩＳ（Optical Image Stabilization）、信号処理回路、ジャイロセンサー等の能動部品などである。これら電子部品はハンダ、導電性樹脂等によって接合材により、基板２に設けられたパッドに接続されている。なお、これら電子部品は基板２に設けられた、上述した第１メタライズ層５、第２メタライズ層６、内部配線導体および貫通導体等の導体または貫通孔４に設けられた導体５ａを介して電子素子１０と接続していても構わない。

なお図１６に示す例の様な実装の場合、電子素子１０は金バンプまたは半田ボール等の電子素子接続材１３で電子素子実装用基板１に接続された後、封止材で接続を強化し、さらに封止されていてもよい。また、例えばＡＣＦ（Anisotropic Conductive Film）等の
電子素子接続材１３で接続されていてもよい。

図１６に示す例では凹部７は上面視において略矩形状である。このような構造であることでも本願の効果を奏する。さらに、例えば図１７に示す例のように凹部７が筐体３２の足部をはめ込む用途に使用される場合などにおいては、筐体３２の足部を大きく作成しやすく、また安定性を向上させることが可能となる。また、凹部７は上面視において略矩形状であることで、凹部７を幅広く儲けたい場合においても、略円形状であるときと比較して基板２の中央部側へ凹部７が突出することを低減させることが可能となる。

図１７に本実施形態の電子モジュール３１を示している。図１７に示す例のように、レンズ筐体３２は基板２の上面に設けられており、凹部７（および第２メタライズ層６）の部分は筐体３２の一部が入り込んでいてもよい。このような構成において、電子素子実装用基板１の第２メタライズ層６周辺に貫通孔４を有していることで、貫通孔４の側面および内部に第メタライズ層５から融解し移動した金属体が流れ込み第２メタライズ層６の周囲にとどまらせることが可能となる。よって、金属体の偏りが発生することを低減させることが可能となり、第２メタライズ層６周囲の電気抵抗が高くなることを低減させることが可能となる。

図１７に示す例では、凹部７の下面であってその下の層が飛び出ている個所において第
２メタライズ層６は外側へ延出するように設けられている。これにより、筐体３２との接続を筐体３２の端部でも接合できるため、接合強度及び接合信頼性を向上させることが可能となる。

次に図１８に本発明の第３の実施形態に係る電子素子実装用基板および電子装置の内層を示す平面図を示す。電子素子実装用基板１の第２メタライズ層６の周囲に設けられた貫通孔４の配置の例については図１８に記載の内容にとどまらない。例えば、複数の貫通孔４は図３〜図５に示す例のように位置している状態と組み合わせることで、第１実施形態に記載のようにそれぞれの効果をさらに得ることが可能となる。

また、本実施形態にかかる貫通孔４は第１実施形態に記載のように第１メタライズ層５に設けられていてもよいし、第２実施形態に記載のように基板２の内部に設けられていてもよい。またはそれぞれを複合されていてもよい。つまり、第１メタライズ層５に設けられた貫通孔４と基板２の内部に設けられた貫通孔４をそれぞれ有していてもよく、またそれらは１つの第２メタライズ層６の周囲に設けられた複数の貫通孔４の中に入り混じって配置されていてもよい。これらを組み合わせることで、第１実施形態または第２実施形態に記載のようにそれぞれの効果をさらに得ることが可能となる。

図１６〜図１８に示す例の様な電子素子実装用基板１の製造方法は、第１の実施形態に記載の工程に加えて、基板２となるセラミックグリーンシートの開口部２ｄを設ける位置に金型またはレーザーを用いて貫通させることで作成することが可能となる。その後、第１の実施形態に記載した工程と同様に作成することで、図１６〜図１８に示す例のような電子素子実装用基板１を作製することができる。

なお、本発明は上述の実施形態の例に限定されるものではなく、本発明に係る各実施形態は、その内容に矛盾をきたさない限り、すべてにおいて組合せ可能であり、数値などの種々の変形も可能である。また、例えば、図１〜図１８に示す例では、貫通孔４は上面視において円形状であるが、矩形状、楕円状等であっても構わない。また、複数の貫通孔４のそれぞれの大きさが異なっていても同じでも構わない。また、例えば、図１〜図１８に示す例では、電極パッド３の形状は上面視において四角形状であるが、円形状やその他の多角形状であってもかまわない。また、例えば、図１〜図１８に示す例では、凹部７は半円状または略矩形状であるが、楕円形上もしくは多角形状であってもよく、それぞれが複数組み合わさって設置されていてもよい。また、本実施形態における電極パッド３の配置、数、形状および電子素子の実装方法などは指定されない。

１・・・・電子素子実装用基板
２・・・・基板
２ａ・・・第１層
２ｂ・・・第２層
２ｃ・・・その他の層
２ｄ・・・開口部
３・・・・電極パッド
４・・・・貫通孔
５・・・・第１メタライズ層
５ａ・・・導体
６・・・・第２メタライズ層
７・・・・凹部
１０・・・電子素子
１２・・・蓋体
１３・・・電子素子接合材
１４・・・蓋体接合材
２１・・・電子装置
３１・・・電子モジュール
３２・・・筐体

Claims (8)

1. 第１層と、前記第１層の下面に位置した第２層と、前記第１層と前記第２層との間に位置した第１メタライズ層と、前記第１メタライズ層の外縁と重なるとともに側面に位置する凹部と、を有するとともに、電子素子が実装される基板と、
   前記基板の前記凹部に位置した第２メタライズ層とを備えており、
   前記第１メタライズ層は、前記第２メタライズ層の周囲に複数の貫通孔を有することを特徴とする電子素子実装用基板。
2. 前記第１メタライズ層は、銅を含有していることを特徴とする請求項１に記載の電子素子実装用基板。
3. 前記貫通孔内に、銅を含有した導体が位置していることを特徴とする請求項１または２に記載の電子素子実装用基板。
4. 第１層と、前記第１層の下面に位置した第２層と、前記第１層と前記第２層との間に位置した第１メタライズ層と、前記第１メタライズ層の外縁と重なるとともに側面に位置する凹部と、を有するとともに、電子素子が実装される基板と、
   前記基板の前記凹部に位置した第２メタライズ層とを備えており、
   前記基板の内部は、前記第２メタライズ層の周囲に複数の貫通孔を有し、
   前記複数の貫通孔の少なくとも１つの前記貫通孔内には、空間と、前記貫通孔の側壁の少なくとも一部に位置するとともに銅を含有した導体と、が位置していることを特徴とする電子素子実装用基板。
5. 前記導体は、前記貫通孔の上端及び下端の少なくともいずれか一方にまで達して位置していることを特徴とする請求項４に記載の電子素子実装用基板。
6. 前記基板は、上面から下面にかけて開口した開口部を有することを特徴とする請求項１〜５のいずれか１つに記載の電子素子実装用基板。
7. 請求項１〜６のいずれか１つに記載の電子素子実装用基板と、
   前記電子素子実装用基板に実装された電子素子とを備えたことを特徴とする電子装置。
8. 請求項７に記載の電子装置と、
   前記電子装置の上面に位置した筐体とを備えたことを特徴とする電子モジュール。

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