CN107230665A - 微间距封装结构 - Google Patents

微间距封装结构 Download PDF

Info

Publication number
CN107230665A
CN107230665A CN201610399692.0A CN201610399692A CN107230665A CN 107230665 A CN107230665 A CN 107230665A CN 201610399692 A CN201610399692 A CN 201610399692A CN 107230665 A CN107230665 A CN 107230665A
Authority
CN
China
Prior art keywords
chip
edge
micro
width
covering portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610399692.0A
Other languages
English (en)
Inventor
吴非艰
谢庆堂
徐佑铭
吴国玄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chipbond Technology Corp
Original Assignee
Chipbond Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipbond Technology Corp filed Critical Chipbond Technology Corp
Publication of CN107230665A publication Critical patent/CN107230665A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3672Foil-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3675Cooling facilitated by shape of device characterised by the shape of the housing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736Metallic materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

本发明是有关于一种微间距封装结构,其包含线路基板、芯片及散热片,该线路基板具有多个线路,所述线路的厚度介于4‑8μm之间,且所述线路之间的宽度介于10‑18μm之间,该芯片设置于该线路基板,该芯片的正面朝向该线路基板的表面并与所述线路电性连接,该散热片设置于该芯片的背面及该线路基板的该表面,以将该芯片所产生的热能引导至空气及该线路基板,该微间距封装结构借由所述线路及该散热片同时达到微细化及快速散热的功效。

Description

微间距封装结构
技术领域
本发明关于一种封装结构,特别是一种具有微间距线路的封装结构。
背景技术
为了符合电子商品微小化及高效能的需求,通常会使芯片体积微小化,并通过IC设计提升芯片效能以符合需求,因此微小化芯片中的导接件(如导接垫或凸块)及导接件之间的间距亦必须随着微小化。
现有习知的线路基板是用以电性连接芯片,该线路基板具有多个线路,所述线路是经由图案化金属层所制成,因此该金属层的厚度在图案化制造过程中将影响相邻线路之间的间距,也就是说,当该金属层的厚度越厚时,相邻线路之间的间距越大,而当相邻线路之间的间距越大时,会造成该线路基板上的线路无法配合微小化芯片中的导接件,使得该线路基板无法与微小化芯片电性连接。
发明内容
本发明的主要目的在于,提供一种微间距封装结构,所要解决的技术问题是降低线路厚度以缩短相邻线路之间的间距,使得线路基板形成微间距(fine pitch)线路,用以电性连接微小化芯片。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。本发明的一种微间距封装结构,其包含线路基板、芯片及散热片,该线路基板具有多个线路,所述线路的厚度介于4-8μm之间,相邻的两个该线路之间具有微间距,该微间距的宽度介于10-18μm之间,该线路基板的表面具有芯片设置区及至少一个导接区,该导接区位于该芯片设置区外侧,该芯片设置于该芯片设置区并显露该导接区,该芯片具有正面及背面,该正面朝向该线路基板的该表面,该芯片与所述线路电性连接,该散热片设置于该芯片的该背面及该导接区。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的微间距封装结构,其中该散热片至少具有一体成形的包覆部、第一侧包覆部及第一导接部,该第一侧包覆部位于该包覆部及该第一导接部之间,该包覆部设置于该芯片的该背面,该第一侧包覆部覆盖该芯片的第一侧面,该第一导接部设置于该导接区。
前述的微间距封装结构,其中该散热片另具有第二侧包覆部及第二导接部,该第二侧包覆部位于该包覆部及该第二导接部之间,该第二侧包覆部覆盖该芯片的第二侧面,该第二侧面为该第一侧面的相对面,该第二导接部设置于该导接区。
前述的微间距封装结构,其中该芯片的第三侧面及第四侧面之间具有第一宽度,该第四侧面为该第三侧面的相对面,该包覆部具有第一边缘及第二边缘,该第一边缘邻近该第三侧面,该第二边缘邻近该第四侧面,该第一边缘及该第二边缘之间具有第二宽度,该芯片的该正面及该背面之间具有厚度,且该芯片的该正面与该线路基板的该表面之间具有间隙,该第二宽度不大于该第一宽度、两倍该厚度及两倍该间隙的总和。
前述的微间距封装结构,其中该第二宽度实质上等于该第一宽度。
前述的微间距封装结构,其中该包覆部至少具有主体部及第一外侧部,该主体部设置于该芯片的该背面,该第一外侧部覆盖该第三侧面,该第二宽度大于该第一宽度。
前述的微间距封装结构,其中该第一边缘为该第一外侧部的边缘,该第一边缘不接触该线路基板。
前述的微间距封装结构,其中该包覆部另具有第二外侧部,该主体部位于该第一外侧部及该第二外侧部之间,该第二外侧部覆盖该第四侧面。
前述的微间距封装结构,其中该第一侧包覆部具有第三边缘及第四边缘,该第三边缘邻近该第一边缘,该第四边缘邻近该第二边缘,该第三边缘及该第四边缘之间具有第三宽度,该第三宽度小于该第二宽度。
前述的微间距封装结构,其另包含底胶,该底胶填充于该芯片的该正面及该线路基板的该表面之间,该第一侧包覆部遮盖该底胶。
本发明与现有技术相比具有明显的优点和有益效果。本发明借由限制所述线路的厚度介于4-8μm之间,使经图案化所形成的该微间距的宽度介于10-18μm之间,以提高所述线路的微细化程度。
上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段,而可依照说明书的内容予以实施,并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂,以下特举较佳实施例,并配合附图,详细说明如下。
附图说明
图1:依据本发明的第一实施例,一种微间距封装结构的分解立体图。
图2:依据本发明的第一实施例,该微间距封装结构的组合立体图。
图3:依据本发明的第一实施例,线路基板与芯片的仰视图。
图4:依据本发明的第一实施例,该微间距封装结构的剖视图。
图5:依据本发明的第一实施例,该微间距封装结构的剖视图。
图6:依据本发明的第二实施例,一种微间距封装结构的分解立体图。
图7:依据本发明的第二实施例,该微间距封装结构的组合立体图。
图8:依据本发明的第二实施例,散热片的仰视图。
图9:依据本发明的第二实施例,该微间距封装结构的剖视图。
图10:芯片温度测试分析图。
【主要元件符号说明】
100:微间距封装结构 110:线路基板
111:表面 111a:芯片设置区
111b:导接区 112:线路
113:载板 114:保护层
120:芯片 121:正面
122:背面 123:第一侧面
124:第二侧面 125:第三侧面
126:第四侧面 127:连接件
130:散热片 131:包覆部
131a:第一边缘 131b:第二边缘
131c:主体部 131d:第一外侧部
131e:第二外侧部 132:第一侧包覆部
132a:第三边缘 132b:第四边缘
133:第一导接部 134:第二侧包覆部
134a:第五边缘 134b:第六边缘
135:第二导接部 140:底胶
D:厚度 FP:微间距
G:间隙 W1:第一宽度
W2:第二宽度 W3:第三宽度
W4:第四宽度
具体实施方式
请参阅图1及图2,其为本发明的第一实施例,一种微间距封装结构100包含线路基板110、芯片120及散热片130,该芯片120位于该线路基板110及该散热片130之间,该线路基板110的表面111具有芯片设置区111a及至少一个导接区111b,该导接区111b位于该芯片设置区111a外侧,该芯片120设置于该芯片设置区111a并显露该导接区111b,该芯片120具有正面121及背面122,该正面121朝向该线路基板110的该表面111,具可挠性的该散热片130设置于该背面122及该导接区111b,该散热片130用以将该芯片120所产生热能引导至空气及该线路基板110,以达快速散热的功效,较佳地,该散热片130的材质可选自于含有金、铜或铝的导热材料,在本实施例中,该线路基板110为铜箔基板。
请参阅图3及图4,该线路基板110具有多个线路112,该芯片120与所述线路112电性连接,在本实施例中,该芯片120是以多个设置于该正面121的连接件127与所述线路112电性连接,较佳地,该线路基板110另包含载板113及保护层114,所述线路112位于该载板113及该保护层114之间,该保护层114覆盖所述线路112并显露该芯片设置区111a,在本实施例中,该芯片设置区111a位于该载板113的表面,该导接区111b位于该保护层114的表面。
请参阅图3,相邻的两个该线路112之间具有微间距FP,所述线路112及所述微间距FP是经由图案化该线路基板110的金属层(图未绘出)所形成,由于该金属层的厚度介于4-8μm之间,因此在图案化制造过程中,可控制所述线路112之间的所述微间距FP的宽度介于10-18μm之间,以达线路微细化的目的,在本实施例中,所述线路112的厚度实质上等于该金属层的厚度,即所述线路112的厚度介于4-8μm之间。
请参阅图1、图2及图4,该芯片120另具有第一侧面123及第二侧面124,该第二侧面124为该第一侧面123的相对面,在本实施例中,该散热片130至少具有一体成形的包覆部131、第一侧包覆部132及第一导接部133,该第一侧包覆部132位于该包覆部131及该第一导接部133之间,较佳地,该散热片130另具有第二侧包覆部134及第二导接部135,该第二侧包覆部134位于该包覆部131及该第二导接部135之间,该包覆部131设置于该芯片120的该背面122,该第一侧包覆部132覆盖该芯片120的该第一侧面123,该第二侧包覆部134覆盖该芯片120的该第二侧面124,该第一导接部133及该第二导接部135分别设置于该导接区111b。
请参阅图4,在本实施例中,该微间距封装结构100另具有底胶140,该底胶140填充于该芯片120的该正面121及该线路基板110的该表面111之间,该第一侧包覆部132及该第二侧包覆部134遮盖该底胶140,以使该散热片130与该芯片120及该线路基板110贴合。
请参阅图1及图5,在本实施例中,该芯片120另具有第三侧面125及第四侧面126,该第四侧面126为该第三侧面125的相对面,该第三侧面125及该第四侧面126之间具有第一宽度W1,该第一宽度W1为该第三侧面125及该第四侧面126之间的最短距离,该包覆部131具有第一边缘131a及第二边缘131b,该第一边缘131a邻近该第三侧面125,该第二边缘131b邻近该第四侧边126,该第一边缘131a及该第二边缘131b之间具有第二宽度W2,该第二宽度W2为该第一边缘131a及该第二边缘131b之间的最短距离。
请参阅图5,在本实施例中,该芯片120的该正面121及该背面122之间具有厚度D,该厚度D为该正面121及该背面122之间的最短距离,而该芯片120的该正面121与该线路基板110的该表面111之间具有间隙G,其中,该表面111为该载板113的表面,该间隙G为该正面121及该表面111之间的最短距离,较佳地,该第二宽度W2不大于该第一宽度W1、两倍该厚度D及两倍该间隙G的总和,在本实施例中,该第二宽度W2实质上等于该第一宽度W1,或者在其他实施例中,该第二宽度W2是大于该第一宽度W1的一半且小于该第一宽度W1。
请参阅图6、图7及图8,其为本发明的第二实施例,该第二实施例与该第一实施例的差异在于该包覆部131具有主体部131c及第一外侧部131d,较佳地,该包覆部131另具有第二外侧部131e,该主体部131c位于该第一外侧部131d及该第二外侧部131e之间,该主体部131c设置于该芯片120的该背面122,该第一外侧部131d覆盖该芯片120的该第三侧面125,该第二外侧部131e覆盖该芯片120的该第四侧面126,在本实施例中,该包覆部131的该第一边缘131a为该第一外侧部131d的边缘,该包覆部131的该第二边缘131b为该第二外侧部131e的边缘,因此该第二宽度W2大于该第一宽度W1。
请参阅图8,在本实施例中,该第一侧包覆部132具有第三边缘132a及第四边缘132b,该第三边缘132a邻近该第一边缘131a,该第四边缘132b邻近该第二边缘131b,该第三边缘132a及该第四边缘132b之间具有第三宽度W3,该第三宽度W3为该第三边缘132a及该第四边缘132b之间的最短距离,该第二侧包覆部134具有第五边缘134a及第六边缘134b,该第五边缘134a邻近该第一边缘131a,该第六边缘134b邻近该第二边缘131b,该第五边缘134a及该第六边缘134b之间具有第四宽度W4,该第四宽度W4为该第五边缘134a及该第六边缘134b之间的最短距离,其中,该第三宽度W3小于该第二宽度W2,且该第四宽度W4小于该第二宽度W2。
请参阅图9,在本实施例中,当该散热片130贴合于该芯片120及该线路基板110时,该包覆部131的该第一边缘131a及该第二边缘131b不会接触该线路基板110,因此该散热片130与该线路基板110之间具有空隙,在本发明的该第一实施例或该第二实施例中,由于该散热片130与该线路基板110之间不会形成密闭空间,因此当该芯片120所产生的热能造成空气体积膨胀时,膨胀的空气可由该散热片130与该线路基板110之间的空隙排出,以避免因空气膨胀造成该散热片130翘曲变形而脱离该线路基板110或该芯片120。
请参阅图10及下表,其为芯片温度测试分析图,对照组不具有该散热片130,借由改变线路厚度以观察该对照组、该第一实施例及该第二实施例中的芯片温度,当线路厚度越薄时,线路的电阻值会越大,则会造成芯片温度越高,比较对照组与该第一实施例及该第二实施例可清楚发现,本发明的该散热片130确实可有效减缓因线路电阻值过大所造成的高温,举例来说,当线路厚度为4μm时,对照组的芯片温度为161.6℃,该第一实施例的芯片温度为121.0℃,该第二实施例的芯片温度为109.9℃,该散热片130可使芯片温度降低约40-50℃,以有效避免芯片因高温而损坏。
线路厚度(μm) 4 6 8 12
对照组 161.6℃ 141.1℃ 130.3℃ 119.5℃
第一实施例 121.0℃ 112.7℃ 106.9℃ 99.6℃
第二实施例 109.9℃ 103.2℃ 98.7℃ 92.8℃
请再参阅图10,具有4μm线路的该第一实施例芯片温度(121.0℃)接近具有12μm线路的该对照组芯片温度(119.5℃),而具有4μm线路的该第二实施例芯片温度(109.9℃)低于具有12μm线路的该对照组芯片温度(119.5℃),由此可知,本发明的该微间距封装结构100可借由控制该线路112的厚度及该散热片130同时达成微细化(fine pitch)及快速散热的功效,以有效提高产品的效能。
以上所述,仅是本发明的较佳实施例而已,并非对本发明做任何形式上的限制,虽然本发明已以较佳实施例揭露如上,然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。

Claims (10)

1.一种微间距封装结构,其特征在于其包含:
线路基板,具有多个线路,所述线路的厚度介于4-8μm之间,相邻的两个该线路之间具有微间距,该微间距的宽度介于10-18μm之间,该线路基板的表面具有芯片设置区及至少一个导接区,该导接区位于该芯片设置区外侧;
芯片,设置于该芯片设置区并显露该导接区,该芯片具有正面及背面,该正面朝向该线路基板的该表面,该芯片与所述线路电性连接;以及
散热片,设置于该芯片的该背面及该导接区。
2.根据权利要求1所述的微间距封装结构,其特征在于:其中该散热片至少具有一体成形的包覆部、第一侧包覆部及第一导接部,该第一侧包覆部位于该包覆部及该第一导接部之间,该包覆部设置于该芯片的该背面,该第一侧包覆部覆盖该芯片的第一侧面,该第一导接部设置于该导接区。
3.根据权利要求2所述的微间距封装结构,其特征在于:其中该散热片另具有第二侧包覆部及第二导接部,该第二侧包覆部位于该包覆部及该第二导接部之间,该第二侧包覆部覆盖该芯片的第二侧面,该第二侧面为该第一侧面的相对面,该第二导接部设置于该导接区。
4.根据权利要求2所述的微间距封装结构,其特征在于:其中该芯片的第三侧面及第四侧面之间具有第一宽度,该第四侧面为该第三侧面的相对面,该包覆部具有第一边缘及第二边缘,该第一边缘邻近该第三侧面,该第二边缘邻近该第四侧面,该第一边缘及该第二边缘之间具有第二宽度,该芯片的该正面及该背面之间具有厚度,且该芯片的该正面与该线路基板的该表面之间具有间隙,该第二宽度不大于该第一宽度、两倍该厚度及两倍该间隙的总和。
5.根据权利要求4所述的微间距封装结构,其特征在于:其中该第二宽度实质上等于该第一宽度。
6.根据权利要求4所述的微间距封装结构,其特征在于:其中该包覆部至少具有主体部及第一外侧部,该主体部设置于该芯片的该背面,该第一外侧部覆盖该第三侧面,该第二宽度大于该第一宽度。
7.根据权利要求6所述的微间距封装结构,其特征在于:其中该第一边缘为该第一外侧部的边缘,该第一边缘不接触该线路基板。
8.根据权利要求6所述的微间距封装结构,其特征在于:其中该包覆部另具有第二外侧部,该主体部位于该第一外侧部及该第二外侧部之间,该第二外侧部覆盖该第四侧面。
9.根据权利要求4或6所述的微间距封装结构,其特征在于:其中该第一侧包覆部具有第三边缘及第四边缘,该第三边缘邻近该第一边缘,该第四边缘邻近该第二边缘,该第三边缘及该第四边缘之间具有第三宽度,该第三宽度小于该第二宽度。
10.根据权利要求2所述的微间距封装结构,其特征在于:其另包含底胶,该底胶填充于该芯片的该正面及该线路基板的该表面之间,该第一侧包覆部遮盖该底胶。
CN201610399692.0A 2016-03-24 2016-06-07 微间距封装结构 Pending CN107230665A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW105109267A TW201735277A (zh) 2016-03-24 2016-03-24 微間距封裝結構
TW105109267 2016-03-24

Publications (1)

Publication Number Publication Date
CN107230665A true CN107230665A (zh) 2017-10-03

Family

ID=57435239

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610399692.0A Pending CN107230665A (zh) 2016-03-24 2016-06-07 微间距封装结构
CN201620548615.2U Active CN205680672U (zh) 2016-03-24 2016-06-07 微间距封装结构

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201620548615.2U Active CN205680672U (zh) 2016-03-24 2016-06-07 微间距封装结构

Country Status (4)

Country Link
JP (1) JP2017175097A (zh)
KR (1) KR20170112866A (zh)
CN (2) CN107230665A (zh)
TW (1) TW201735277A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI657545B (zh) * 2018-03-12 2019-04-21 頎邦科技股份有限公司 半導體封裝結構及其線路基板
CN113327899A (zh) * 2021-04-22 2021-08-31 成都芯源系统有限公司 倒装芯片封装单元及封装方法
CN113725169A (zh) * 2021-04-22 2021-11-30 成都芯源系统有限公司 倒装芯片封装单元及相关封装方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201735277A (zh) * 2016-03-24 2017-10-01 頎邦科技股份有限公司 微間距封裝結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163494A (ja) * 1997-11-28 1999-06-18 Toshiba Corp 表面実装デバイスの実装方法、bgaパッケージの実装構造、及び電子機器
JP2000156460A (ja) * 1998-11-20 2000-06-06 Mitsui High Tec Inc 半導体装置
JP2008004960A (ja) * 2003-12-05 2008-01-10 Mitsui Mining & Smelting Co Ltd プリント配線基板および回路装置
CN102573279A (zh) * 2010-11-17 2012-07-11 三星电子株式会社 半导体封装及其形成方法
CN205680672U (zh) * 2016-03-24 2016-11-09 颀邦科技股份有限公司 微间距封装结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09139450A (ja) * 1995-11-13 1997-05-27 Sony Corp ヒートシンクの固定方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163494A (ja) * 1997-11-28 1999-06-18 Toshiba Corp 表面実装デバイスの実装方法、bgaパッケージの実装構造、及び電子機器
JP2000156460A (ja) * 1998-11-20 2000-06-06 Mitsui High Tec Inc 半導体装置
JP2008004960A (ja) * 2003-12-05 2008-01-10 Mitsui Mining & Smelting Co Ltd プリント配線基板および回路装置
CN102573279A (zh) * 2010-11-17 2012-07-11 三星电子株式会社 半导体封装及其形成方法
CN205680672U (zh) * 2016-03-24 2016-11-09 颀邦科技股份有限公司 微间距封装结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI657545B (zh) * 2018-03-12 2019-04-21 頎邦科技股份有限公司 半導體封裝結構及其線路基板
US20190279926A1 (en) 2018-03-12 2019-09-12 Chipbond Technology Corporation Semiconductor package and circuit substrate thereof
US10504828B2 (en) 2018-03-12 2019-12-10 Chipbond Technology Corporation Semiconductor package and circuit substrate thereof
CN113327899A (zh) * 2021-04-22 2021-08-31 成都芯源系统有限公司 倒装芯片封装单元及封装方法
CN113725169A (zh) * 2021-04-22 2021-11-30 成都芯源系统有限公司 倒装芯片封装单元及相关封装方法
CN113725169B (zh) * 2021-04-22 2024-06-14 成都芯源系统有限公司 倒装芯片封装单元及相关封装方法

Also Published As

Publication number Publication date
CN205680672U (zh) 2016-11-09
KR20170112866A (ko) 2017-10-12
JP2017175097A (ja) 2017-09-28
TW201735277A (zh) 2017-10-01

Similar Documents

Publication Publication Date Title
CN107230665A (zh) 微间距封装结构
US10043730B2 (en) Stacked silicon package assembly having an enhanced lid
US10236229B2 (en) Stacked silicon package assembly having conformal lid
CN100429775C (zh) 集成电路封装装置及其制造方法
US9082743B2 (en) 3DIC packages with heat dissipation structures
US5572405A (en) Thermally enhanced ball grid array package
US7999359B2 (en) Semiconductor package with electromagnetic shield
CN102522380B (zh) 一种PoP封装结构
US9355932B2 (en) Heat dissipation structure for an integrated circuit (IC) chip
CN103200765B (zh) 电子封装结构
JPH05275865A (ja) 高密度パツケージ
CN103887247A (zh) 功率模块封装件
US10325829B2 (en) TIM strain mitigation in electronic modules
KR102228461B1 (ko) 반도체 패키지 장치
US20080017402A1 (en) Substrate module with high thermal conductivity and its fabrication method of same
CN106898587A (zh) 散热封装构造
CN113097162A (zh) 散热片、芯片及电路板
CN106158785A (zh) 散热型封装结构及其散热件
CN117223100A (zh) 用于功率模块的基板、功率模块和用于制造功率模块的方法
CN108346630A (zh) 散热型封装结构
US6586825B1 (en) Dual chip in package with a wire bonded die mounted to a substrate
US9257358B2 (en) Chip stacking packaging structure
TWM625063U (zh) 積體電路晶片封裝裝置
JPH07321471A (ja) 多層基板
TWM528521U (zh) 微間距封裝結構

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20171003