TW201735277A - 微間距封裝結構 - Google Patents

微間距封裝結構 Download PDF

Info

Publication number
TW201735277A
TW201735277A TW105109267A TW105109267A TW201735277A TW 201735277 A TW201735277 A TW 201735277A TW 105109267 A TW105109267 A TW 105109267A TW 105109267 A TW105109267 A TW 105109267A TW 201735277 A TW201735277 A TW 201735277A
Authority
TW
Taiwan
Prior art keywords
edge
wafer
width
package structure
micro
Prior art date
Application number
TW105109267A
Other languages
English (en)
Inventor
吳非艱
謝慶堂
徐佑銘
吳國玄
Original Assignee
頎邦科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 頎邦科技股份有限公司 filed Critical 頎邦科技股份有限公司
Priority to TW105109267A priority Critical patent/TW201735277A/zh
Priority to CN201620548615.2U priority patent/CN205680672U/zh
Priority to CN201610399692.0A priority patent/CN107230665A/zh
Priority to JP2016114287A priority patent/JP2017175097A/ja
Priority to KR1020160074950A priority patent/KR20170112866A/ko
Publication of TW201735277A publication Critical patent/TW201735277A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

一種微間距封裝結構包含一線路基板、一晶片及一散熱片，該線路基板具有複數個線路，該些線路之厚度介於4-8μm之間，且該些線路之間的寬度介於10-18μm之間，該晶片設置於該線路基板，該晶片之一主動面朝向該線路基板之一表面並與該些線路電性連接，該散熱片設置於該晶片之一背面及該線路基板之該表面，以將該晶片所產生的熱能引導至空氣及該線路基板，該微間距封裝結構藉由該些線路及該散熱片同時達到微細化及快速散熱之功效。

Description

微間距封裝結構
本發明關於一種封裝結構，特別是一種具有微間距線路的封裝結構。
為了符合電子商品微小化及高效能的需求，通常會使晶片體積微小化，並透過IC設計提昇晶片效能以符合需求，因此微小化晶片中的導接件(如導接墊或凸塊)及導接件之間的間距亦必須隨之微小化。
習知的一線路基板係用以電性連接一晶片，該線路基板具有複數個線路，該些線路是經由圖案化一金屬層所製成，因此該金屬層的厚度於圖案化製程中將影響相鄰線路之間的間距，也就是說，當該金屬層的厚度越厚時，相鄰線路之間的間距越大，而當相鄰線路之間的間距越大時，會造成該線路基板上的線路無法配合微小化晶片中的導接件，使得該線路基板無法與微小化晶片電性連接。
本發明之主要目的在於降低線路厚度以縮短相鄰線路之間的間距，使得線路基板形成微間距(fine pitch)線路，用以電性連接微小化晶片。
本發明之一種微間距封裝結構，其包含一線路基板、一晶片及一散熱片，該線路基板具有複數個線路，該些線路之厚度介於4-8μm之間，相鄰的兩個該線路之間具有一微間距，該微間距之寬度介於10-18μm之間，該線路基板之一表面具有一晶片設置區及至少一導接區，該導接區位於該晶片設置區外側，該晶片設置於該晶片設置區並顯露該導接區，該晶片具有一主動面及一背面，該主動面朝向該線路基板之該表面，該晶片與該些線路電性連接，該散熱片設置於該晶片之該背面及該導接區。
本發明藉由限制該些線路之厚度介於4-8μm之間，使經圖案化所形成的該微間距之寬度介於10-18μm之間，以提高該些線路的微細化程度。
請參考第1及2圖，其為本發明之第一實施例，一種微間距封裝結構100包含一線路基板110、一晶片120及一散熱片130，該晶片120位於該線路基板110及該散熱片130之間，該線路基板110之一表面111具有一晶片設置區111a及至少一導接區111b，該導接區111b位於該晶片設置區111a外側，該晶片120設置於該晶片設置區111a並顯露該導接區111b，該晶片120具有一主動面121及一背面122，該主動面121朝向該線路基板110之該表面111，具可撓性的該散熱片130設置於該背面122及該導接區111b，該散熱片130用以將該晶片120所產生熱能引導至空氣及該線路基板110，以達快速散熱之功效，較佳地，該散熱片130之材質可選自於含有金、銅或鋁的導熱材料，在本實施例中，該線路基板110為銅箔基板。
請參考第3及4圖，該線路基板110具有複數個線路112，該晶片120與該些線路112電性連接，在本實施例中，該晶片120係以複數個設置於該主動面121的連接件127與該些線路112電性連接，較佳地，該線路基板110另包含一載板113及一保護層114，該些線路112位於該載板113及該保護層114之間，該保護層114覆蓋該些線路112並顯露該晶片設置區111a，在本實施例中，該晶片設置區111a位於該載板113之表面，該導接區111b位於該保護層114之表面。
請參考第3圖，相鄰的兩個該線路112之間具有一微間距FP，該些線路112及該些微間距FP係經由圖案化該線路基板110之一金屬層(圖未繪出)所形成，由於該金屬層之厚度介於4-8μm之間，因此在圖案化製程中，可控制該些線路112之間的該些微間距FP之寬度介於10-18μm之間，以達線路微細化之目的，在本實施例中，該些線路112之厚度實質上等於該金屬層之厚度，即該些線路112之厚度介於4-8μm之間。
請參考第1、2及4圖，該晶片120另具有一第一側面123及一第二側面124，該第二側面124為該第一側面123之對向面，在本實施例中，該散熱片130至少具有一體成形的一包覆部131、一第一側包覆部132及一第一導接部133，該第一側包覆部132位於該包覆部131及該第一導接部133之間，較佳地，該散熱片130另具有一第二側包覆部134及一第二導接部135，該第二側包覆部134位於該包覆部131及該第二導接部135之間，該包覆部131設置於該晶片120之該背面122，該第一側包覆部132覆蓋該晶片120之該第一側面123，該第二側包覆部134覆蓋該晶片120之該第二側面124，該第一導接部133及該第二導接部135分別設置於該導接區111b。
請參考第4圖，在本實施例中，該微間距封裝結構100另具有一底膠140，該底膠140填充於該晶片120之該主動面121及該線路基板110之該表面111之間，該第一側包覆部132及該第二側包覆部134遮蓋該底膠140，以使該散熱片130與該晶片120及該線路基板110貼合。
請參考第1及5圖，在本實施例中，該晶片120另具有一第三側面125及一第四側面126，該第四側面126為該第三側面125之對向面，該第三側面125及該第四側面126之間具有一第一寬度W1，該第一寬度W1為該第三側面125及該第四側面126之間的最短距離，該包覆部131具有一第一邊緣131a及一第二邊緣131b，該第一邊緣131a鄰近該第三側面125，該第二邊緣131b鄰近該第四側邊126，該第一邊緣131a及該第二邊緣131b之間具有一第二寬度W2，該第二寬度W2為該第一邊緣131a及該第二邊緣131b之間的最短距離。
請參考第5圖，在本實施例中，該晶片120之該主動面121及該背面122之間具有一厚度D，該厚度D為該主動面121及該背面122之間的最短距離，而該晶片120之該主動面121與該線路基板110之該表面111之間具有一間隙G，其中，該表面111為該載板113之表面，該間隙G為該主動面121及該表面111之間的最短距離，較佳地，該第二寬度W2不大於該第一寬度W1、兩倍該厚度D及兩倍該間隙G的總和，在本實施例中，該第二寬度W2實質上等於該第一寬度W1，或者在其他實施例中，該第二寬度W2係大於該第一寬度W1的一半且小於該第一寬度W1。
請參考第6、7及8圖，其為本發明之第二實施例，該第二實施例與該第一實施例的差異在於該包覆部131具有一主體部131c及一第一外側部131d，較佳地，該包覆部131另具有一第二外側部131e，該主體部131c位於該第一外側部131d及該第二外側部131e之間，該主體部131c設置於該晶片120之該背面122，該第一外側部131d覆蓋該晶片120之該第三側面125，該第二外側部131e覆蓋該晶片120之該第四側面126，在本實施例中，該包覆部131之該第一邊緣131a為該第一外側部131d之邊緣，該包覆部131之該第二邊緣131b為該第二外側部131e之邊緣，因此該第二寬度W2大於該第一寬度W1。
請參考第8圖，在本實施例中，該第一側包覆部132具有一第三邊緣132a及一第四邊緣132b，該第三邊緣132a鄰近該第一邊緣131a，該第四邊緣132b鄰近該第二邊緣131b，該第三邊緣132a及該第四邊緣132b之間具有一第三寬度W3，該第三寬度W3為該第三邊緣132a及該第四邊緣132b之間的最短距離，該第二側包覆部134具有一第五邊緣134a及一第六邊緣134b，該第五邊緣134a鄰近該第一邊緣131a，該第六邊緣134b鄰近該第二邊緣131b，該第五邊緣134a及該第六邊緣134b之間具有一第四寬度W4，該第四寬度W4為該第五邊緣134a及該第六邊緣134b之間的最短距離，其中，該第三寬度W3小於該第二寬度W2，且該第四寬度W4小於該第二寬度W2。
請參考第9圖，在本實施例中，當該散熱片130貼合於該晶片120及該線路基板110時，該包覆部131之該第一邊緣131a及該第二邊緣131b不會接觸該線路基板110，因此該散熱片130與該線路基板110之間具有空隙，在本發明之該第一實施例或該第二實施例中，由於該散熱片130與該線路基板110之間不會形成密閉空間，因此當該晶片120所產生的熱能造成空氣體積膨脹時，膨脹的空氣可由該散熱片130與該線路基板110之間的空隙排出，以避免因空氣膨脹造成該散熱片130翹曲變形而脫離該線路基板110或該晶片120。
請參考第10圖及下表，其為晶片溫度測試分析圖，對照組不具有該散熱片130，藉由改變線路厚度以觀察該對照組、該第一實施例及該第二實施例中的晶片溫度，當線路厚度越薄時，線路的電阻值會越大，則會造成晶片溫度越高，比較對照組與該第一實施例及該第二實施例可清楚發現，本發明之該散熱片130確實可有效減緩因線路電阻值過大所造成的高溫，舉例來說，當線路厚度為4μm時，對照組的晶片溫度為161.6°C，該第一實施例的晶片溫度為121.0°C，該第二實施例的晶片溫度為109.9°C，該散熱片130可使晶片溫度降低約40-50°C，以有效避免晶片因高溫而損壞。
請再參考第10圖，具有4μm線路的該第一實施例晶片溫度(121.0°C)接近具有12μm線路的該對照組晶片溫度(119.5°C)，而具有4μm線路的該第二實施例晶片溫度(109.9°C)低於具有12μm線路的該對照組晶片溫度(119.5°C)，由此可知，本發明之該微間距封裝結構100可藉由控制該線路112之厚度及該散熱片130同時達成微細化(fine pitch)及快速散熱之功效，以有效提高產品之效能。
本發明之保護範圍當視後附之申請專利範圍所界定者為準，任何熟知此項技藝者，在不脫離本發明之精神和範圍內所作之任何變化與修改，均屬於本發明之保護範圍。
100‧‧‧微間距封裝結構
110‧‧‧線路基板
111‧‧‧表面
111a‧‧‧晶片設置區
111b‧‧‧導接區
112‧‧‧線路
113‧‧‧載板
114‧‧‧保護層
120‧‧‧晶片
121‧‧‧主動面
122‧‧‧背面
123‧‧‧第一側面
124‧‧‧第二側面
125‧‧‧第三側面
126‧‧‧第四側面
127‧‧‧連接件
130‧‧‧散熱片
131‧‧‧包覆部
131a‧‧‧第一邊緣
131b‧‧‧第二邊緣
131c‧‧‧主體部
131d‧‧‧第一外側部
131e‧‧‧第二外側部
132‧‧‧第一側包覆部
132a‧‧‧第三邊緣
132b‧‧‧第四邊緣
133‧‧‧第一導接部
134‧‧‧第二側包覆部
134a‧‧‧第五邊緣
134b‧‧‧第六邊緣
135‧‧‧第二導接部
140‧‧‧底膠
D‧‧‧厚度
FP‧‧‧微間距
G‧‧‧間隙
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
W4‧‧‧第四寬度
第1圖：依據本發明之第一實施例，一種微間距封裝結構之立體分解圖。 第2圖：依據本發明之第一實施例，該微間距封裝結構之立體組合圖。 第3圖：依據本發明之第一實施例，一線路基板與一晶片之上視圖。 第4圖：依據本發明之第一實施例，該微間距封裝結構之剖視圖。 第5圖：依據本發明之第一實施例，該微間距封裝結構之剖視圖。 第6圖：依據本發明之第二實施例，一種微間距封裝結構之立體分解圖。 第7圖：依據本發明之第二實施例，該微間距封裝結構之立體組合圖。 第8圖：依據本發明之第二實施例，一散熱片之上視圖。 第9圖：依據本發明之第二實施例，該微間距封裝結構之剖視圖。 第10圖：晶片溫度測試分析圖。
100‧‧‧微間距封裝結構
110‧‧‧線路基板
112‧‧‧線路
113‧‧‧載板
114‧‧‧保護層
120‧‧‧晶片
121‧‧‧主動面
122‧‧‧背面
125‧‧‧第三側面
126‧‧‧第四側面
127‧‧‧連接件
131‧‧‧包覆部
131a‧‧‧第一邊緣
131b‧‧‧第二邊緣
140‧‧‧底膠
D‧‧‧厚度
FP‧‧‧微間距
G‧‧‧間隙
W1‧‧‧第一寬度
W2‧‧‧第二寬度

Claims (10)

  1. 一種微間距封裝結構，其包含： 一線路基板，具有複數個線路，該些線路之厚度介於4-8μm之間，相鄰的兩個該線路之間具有一微間距，該微間距之寬度介於10-18μm之間，該線路基板之一表面具有一晶片設置區及至少一導接區，該導接區位於該晶片設置區外側； 一晶片，設置於該晶片設置區並顯露該導接區，該晶片具有一主動面及一背面，該主動面朝向該線路基板之該表面，該晶片與該些線路電性連接；以及 一散熱片，設置於該晶片之該背面及該導接區。
  2. 如申請專利範圍第1項所述之微間距封裝結構，其中該散熱片至少具有一體成形的一包覆部、一第一側包覆部及一第一導接部，該第一側包覆部位於該包覆部及該第一導接部之間，該包覆部設置於該晶片之該背面，該第一側包覆部覆蓋該晶片之一第一側面，該第一導接部設置於該導接區。
  3. 如申請專利範圍第2項所述之微間距封裝結構，其中該散熱片另具有一第二側包覆部及一第二導接部，該第二側包覆部位於該包覆部及該第二導接部之間，該第二側包覆部覆蓋該晶片之一第二側面，該第二側面為該第一側面之對向面，該第二導接區設置於該導接區。
  4. 如申請專利範圍第2項所述之微間距封裝結構，其中該晶片之一第三側面及一第四側面之間具有一第一寬度，該第四側面為該第三側面之對向面，該包覆部具有一第一邊緣及一第二邊緣，該第一邊緣鄰近該第三側面，該第二邊緣鄰近該第四側面，該第一邊緣及該第二邊緣之間具有一第二寬度，該晶片之該主動面及該背面之間具有一厚度，且該晶片之該主動面與該線路基板之該表面之間具有一間隙，該第二寬度不大於該第一寬度、兩倍該厚度及兩倍該間隙的總和。
  5. 如申請專利範圍第4項所述之微間距封裝結構，其中該第二寬度實質上等於該第一寬度。
  6. 如申請專利範圍第4項所述之微間距封裝結構，其中該包覆部至少具有一主體部及一第一外側部，該主體部設置於該晶片之該背面，該第一外側部覆蓋該第三側面，該第二寬度大於該第一寬度。
  7. 如申請專利範圍第6項所述之微間距封裝結構，其中該第一邊緣為該第一外側部之邊緣，該第一邊緣不接觸該線路基板。
  8. 如申請專利範圍第6項所述之微間距封裝結構，其中該包覆部另具有一第二外側部，該主體部位於該第一外側部及該第二外側部之間，該第二外側部覆蓋該第四側面。
  9. 如申請專利範圍第4或6項所述之微間距封裝結構，其中該第一側包覆部具有一第三邊緣及一第四邊緣，該第三邊緣鄰近該第一邊緣，該第四邊緣鄰近該第二邊緣，該第三邊緣及該第四邊緣之間具有一第三寬度，該第三寬度小於該第二寬度。
  10. 如申請專利範圍第2項所述之微間距封裝結構，其另包含一底膠，該底膠填充於該晶片之該主動面及該線路基板之該表面之間，該第一側包覆部遮蓋該底膠。
TW105109267A 2016-03-24 2016-03-24 微間距封裝結構 TW201735277A (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
TW105109267A TW201735277A (zh) 2016-03-24 2016-03-24 微間距封裝結構
CN201620548615.2U CN205680672U (zh) 2016-03-24 2016-06-07 微间距封装结构
CN201610399692.0A CN107230665A (zh) 2016-03-24 2016-06-07 微间距封装结构
JP2016114287A JP2017175097A (ja) 2016-03-24 2016-06-08 ファインピッチパッケージ
KR1020160074950A KR20170112866A (ko) 2016-03-24 2016-06-16 미세피치 패키징 구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105109267A TW201735277A (zh) 2016-03-24 2016-03-24 微間距封裝結構

Publications (1)

Publication Number Publication Date
TW201735277A true TW201735277A (zh) 2017-10-01

Family

ID=57435239

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105109267A TW201735277A (zh) 2016-03-24 2016-03-24 微間距封裝結構

Country Status (4)

Country Link
JP (1) JP2017175097A (zh)
KR (1) KR20170112866A (zh)
CN (2) CN107230665A (zh)
TW (1) TW201735277A (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201735277A (zh) * 2016-03-24 2017-10-01 頎邦科技股份有限公司 微間距封裝結構
TWI657545B (zh) * 2018-03-12 2019-04-21 頎邦科技股份有限公司 半導體封裝結構及其線路基板
CN113725169A (zh) * 2021-04-22 2021-11-30 成都芯源系统有限公司 倒装芯片封装单元及相关封装方法
CN113327899A (zh) * 2021-04-22 2021-08-31 成都芯源系统有限公司 倒装芯片封装单元及封装方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09139450A (ja) * 1995-11-13 1997-05-27 Sony Corp ヒートシンクの固定方法
JPH11163494A (ja) * 1997-11-28 1999-06-18 Toshiba Corp 表面実装デバイスの実装方法、ｂｇａパッケージの実装構造、及び電子機器
JP2000156460A (ja) * 1998-11-20 2000-06-06 Mitsui High Tec Inc 半導体装置
JP4709813B2 (ja) * 2003-12-05 2011-06-29 三井金属鉱業株式会社 プリント配線基板、回路装置およびプリント配線基板の製造方法
KR20120053332A (ko) * 2010-11-17 2012-05-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
TW201735277A (zh) * 2016-03-24 2017-10-01 頎邦科技股份有限公司 微間距封裝結構

Also Published As

Publication number Publication date
KR20170112866A (ko) 2017-10-12
CN205680672U (zh) 2016-11-09
JP2017175097A (ja) 2017-09-28
CN107230665A (zh) 2017-10-03

Similar Documents

Publication Publication Date Title
US11329006B2 (en) Semiconductor device package with warpage control structure
US10290620B2 (en) Package with SoC and integrated memory
KR102250997B1 (ko) 반도체 패키지
JP2008218669A (ja) 半導体装置
TW201735277A (zh) 微間距封裝結構
US9318407B2 (en) Pop package structure
JP6586036B2 (ja) 半導体装置の製造方法
TWI609465B (zh) 散熱封裝構造
US10952310B2 (en) High-frequency module
JP2014220278A (ja) 半導体装置
JP2011035352A (ja) 半導体装置
TWI548050B (zh) 封裝結構及其製法與封裝基板
TWM528521U (zh) 微間距封裝結構
US9839159B1 (en) Dispense pattern for thermal interface material for a high aspect ratio thermal interface
JPH0573079B2 (zh)
JP3205910U (ja) ファインピッチパッケージ
TWM518405U (zh) 散熱封裝構造
JP2007184424A (ja) 半導体装置
TWI625833B (zh) 封裝結構
US11553616B2 (en) Module with power device
KR100984857B1 (ko) 메모리 모듈 및 그의 제조방법
JP5955911B2 (ja) 半導体装置
CN112490202A (zh) 功率器件封装结构
WO2016203927A1 (ja) 複合型半導体装置およびその製造方法
TWM582231U (zh) 噴墨晶片封裝結構