JP2014220278A - 半導体装置 - Google Patents

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浩靖 宮本
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    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
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    • H01L2224/37599—Material
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    • H01L2224/401—Disposition
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    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
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    • H01L2224/40499—Material of the auxiliary connecting means
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
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    • H01L2224/8412—Aligning
    • H01L2224/84121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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Abstract

【課題】半導体装置の実装面積を小さくする。
【解決手段】ＢＧＡ５において、長方形のコントロールチップ２とメモリチップ３のそれぞれの長辺２ａａ，２ａｂ、３ａａ，３ａｂが、配線基板１の上面１ａの第１辺１ａａ，１ａｂにそれぞれ沿って配置されている。リッドは、１組の第１縁部と１組の第２縁部とを備え、かつ上記第２縁部の幅が上記第１縁部より広く形成されており、配線基板１の上面１ａのコントロールチップ２とメモリチップ３のそれぞれの短辺２ａｃ，２ａｄ，３ａｃ，３ａｄ側の外側の領域にチップ部品９の搭載領域１ｇと上記リッドの接合代領域１ｈを確保することで、上記リッドの幅広の上記第２縁部を接合代領域１ｈに配置できる。これにより、ＢＧＡ５の実装面積を小さくできる。
【選択図】図２

Description

本発明は、半導体装置に関し、例えば、配線基板上に複数の半導体チップが搭載された半導体装置に適用して有効な技術に関する。
特開２０１２−５４５９７号公報（特許文献１）には、半導体素子が搭載されたパッケージ基板と、半導体素子を収める凹部とこの凹部の外周部に形成されたつば部とを有するリッドと、半導体素子とリッドの凹部との間に形成された接着層と、パッケージ基板とリッドのつば部との間に形成された接着層とを備えた構造が記載されている。
また、特開平７−５０３６０号公報（特許文献２）には、半田層を設ける下地として、パッケージ本体に対面する面の周縁に沿って形成される金属層の幅が、部分的又は間欠的に、狭く又は広く変化して形成され、かつリッド基板（リッド）を有した構造が記載されている。
また、特開平８−５１１６７号公報（特許文献３）には、半導体パッケージ基体の半導体チップ搭載部に搭載する半導体チップを封止する半導体パッケージ封止用リッドを有する構造が記載されている。
特開２０１２−５４５９７号公報 特開平７−５０３６０号公報 特開平８−５１１６７号公報
携帯端末機器等の電子機器に搭載される半導体装置（以降、パッケージもしくは半導体パッケージ等とも呼ぶ）として、配線基板上に複数の半導体チップがそれぞれフリップチップ実装されるパッケージ構造が知られている。特に、外部との信号の送受信で高速処理（例えば、応答周波数１２ＧＢＰＳ程度）が行われる半導体装置において、フリップチップ実装は有効な実装技術である。
さらに、配線基板上でのパッケージの実装面積の低減化を図ることに対しても、フリップチップ実装は有効な実装技術である。
ただし、このような高速動作を行う半導体チップが搭載された半導体装置では、半導体チップから発せられる熱の放熱対策も重要であり、例えば、配線基板に対してフリップチップ実装された半導体チップ上にリッドと呼ばれる蓋部材を接合し、半導体チップの放熱を図る構造が知られている。
ところが、上記のようなリッドが設けられた構造の半導体装置を携帯端末機器等の電子機器に搭載する場合、電子機器内のマザーボードに半導体装置を実装するため、パッケージの実装面積を極力小さくする必要がある。さらに、パッケージの実装高さも極力低くしなければならない。
上記特許文献１〜３には、それぞれリッドを有した半導体装置（パッケージ）の構造が記載されているが、その実装面積を極力小さくする、あるいはその実装高さを極力低くすることについて、十分に考慮されていない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置は、第１主面が長方形の第１半導体チップと、第２主面が長方形の第２半導体チップと、第１面上に第１および第２半導体チップがそれぞれ複数の突起電極を介して搭載され、かつ第１面が、相互に対向する一対の第１辺および相互に対向する一対の第２辺からなる四角形に形成された配線基板と、第１および第２半導体チップを覆う蓋部材と、を有する。半導体装置は、第１半導体チップの第１主面および第２半導体チップの第２主面が、それぞれ配線基板の第１面と対向して配置され、第１および第２半導体チップそれぞれの長辺は、配線基板の第１面の第１辺に沿って配置されている。半導体装置は、蓋部材が、配線基板の第１面の第１辺に沿って配置される１組の第１縁部と、第２辺に沿って配置される１組の第２縁部とを備え、第２縁部の幅は、第１縁部の幅より広く形成されている。
一実施の形態によれば、半導体装置の実装面積を小さくすることができる。
実施の形態の半導体装置の構造の一例を示す平面図である。 図１に示す半導体装置の構造を蓋部材を透過して示す平面図である。 図１に示すＡ−Ａ線に沿って切断した構造を示す断面図である。 図１に示すＢ−Ｂ線に沿って切断した構造を示す断面図である。 図３に示すＣ部を拡大して示す部分拡大断面図である。 図４に示すＣ部を拡大して示す部分拡大断面図である。 図１に示す半導体装置の裏面側の構造を示す裏面図である。 図１に示す半導体装置に搭載されるチップ部品の構造の一例を示す斜視図である。 図１に示す半導体装置に設けられた蓋部材の構造の一例を示す平面図および側面図である。 実施の形態の第１変形例の半導体装置の構造を示す断面図である。 第１比較例の半導体装置の構造を示す断面図である。 実施の形態の第２変形例の半導体装置の構造を示す断面図である。 第２比較例の半導体装置の構造を示す断面図である。 チップ部品へのアンダーフィル付着による半田押し出し状態を示す断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲等についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態）
図１は実施の形態の半導体装置の構造の一例を示す平面図、図２は図１に示す半導体装置の構造を蓋部材を透過して示す平面図、図３は図１に示すＡ−Ａ線に沿って切断した構造を示す断面図、図４は図１に示すＢ−Ｂ線に沿って切断した構造を示す断面図、図５は図３に示すＣ部を拡大して示す部分拡大断面図、図６は図４に示すＣ部を拡大して示す部分拡大断面図である。また、図７は図１に示す半導体装置の裏面側の構造を示す裏面図、図８は図１に示す半導体装置に搭載されるチップ部品の構造の一例を示す斜視図、図９は図１に示す半導体装置に設けられた蓋部材の構造の一例を示す平面図および側面図である。
図１に示す本実施の形態の半導体装置は、配線基板であるパッケージ基板上に２つの半導体チップが平置きで、かつフリップチップ実装により搭載され、さらに２つの半導体チップの上に、これらの半導体チップを覆うようにリッド（Ｌｉｄ）と呼ばれる蓋部材が設けられた半導体パッケージである。
また、本実施の形態では、上記半導体装置の一例として、上記半導体装置の外部接続用端子が、配線基板の下面に設けられた複数のボール電極の場合を説明する。したがって、本実施の形態で説明する半導体装置は、ＢＧＡ（Ball Grid Array)型の半導体パッケージでもある。
さらに、本実施の形態の半導体装置は、内部のチップ間、もしくは外部との信号の送受信において高速処理（一例として、パッケージ内のチップ間では、応答周波数１．２ＧＢＰＳ程度、外部とは応答周波数１２ＧＢＰＳ程度）が行われるものである。
図１〜図７を用いて本実施の形態のＢＧＡ５の構造について説明すると、図２〜図４に示すように配線基板１上にフリップチップ実装された第１半導体チップと、上記第１半導体チップの横に並んで（平置きで）同じくフリップチップ実装された第２半導体チップを有しており、さらに配線基板１上には、上記第１半導体チップと第２半導体チップを覆うようにリッド（蓋部材）７が設けられている。
本実施の形態では、第１半導体チップがコントロールチップ２であり、第２半導体チップがメモリチップ３の場合を一例として説明する。すなわち、メモリチップ３は、コントロールチップ２によって制御される。
ここで、コントロールチップ２は、主面（第１主面）２ａとその反対側の裏面（第１裏面）２ｂとを有しており、主面２ａが比較的細長い長方形に形成されている。すなわち、図２に示すように、コントロールチップ２は、平面視が細長い長方形の半導体チップである。
一方、メモリチップ３は、主面（第２主面）３ａとその反対側の裏面（第２裏面）３ｂとを有しており、主面３ａが比較的正方形に近い大きな面積の長方形に形成されている。すなわち、図２に示すように、メモリチップ３は、平面視が正方形に近い形の長方形であり、かつ主面３ａがコントロールチップ２の主面２ａに比べて大きな面積の半導体チップである。つまり、メモリチップ３では、記憶容量が大きい方が好ましいため、主面３ａの面積も大きくなっている（チップサイズがコントロールチップ２に比べて遥かに大きい）。
なお、図５に示すように、コントロールチップ２の主面２ａには、複数の電極パッド（電極）２ｃが形成されており、一方、図６に示すように、メモリチップ３の主面３ａにも、複数の電極パッド（電極）３ｃが形成されている。さらに、コントロールチップ２およびメモリチップ３のそれぞれの内部には、半導体集積回路が形成されており、これら回路は、複数の電極パッド２ｃや電極パッド３ｃと電気的に接続されている。
また、図３に示すように、配線基板１は、上面（第１面）１ａとその反対側の下面（第２面）１ｂとを有しており、間に基材１ｅを介して上面１ａと下面１ｂとが配置されている。さらに、図２に示すように、上面１ａが、相互に対向する一対の第１辺１ａａ，１ａｂおよび相互に対向する一対の第２辺１ａｃ，１ａｄからなる四角形に形成されている。一方、図７に示すように、下面１ｂも上面１ａと同様の四角形に形成されている。
そして、図５、図６に示すように、配線基板１の上面１ａには複数のランド（端子、電極）１ｃが設けられており、一方、下面１ｂにも複数のランド（端子、電極）１ｄが設けられている。なお、上面１ａ側および下面１ｂ側のそれぞれの表面にはソルダレジスト膜（絶縁膜）１ｆが形成されており、上面１ａ側および下面１ｂ側のそれぞれのソルダレジスト膜１ｆの複数の開口部の各々に、上面１ａ側のランド１ｃや下面１ｂ側のランド１ｄが露出している。
したがって、配線基板１においては、その上面１ａ側の複数のランド１ｃと、これらにそれぞれ対応する下面１ｂ側の複数のランド１ｄとが、図示しない内部配線もしくはビア配線等を介して電気的に接続されている。
このような配線基板１に対して、その上面１ａ上にコントロールチップ２とメモリチップ３がそれぞれフリップチップ実装によって搭載されている。すなわち、コントロールチップ２の主面２ａおよびメモリチップ３の主面３ａは、それぞれ配線基板１の上面１ａと対向して配置され、かつ複数のバンプ電極（バンプ、突起電極）４を介して配線基板１の上面１ａのランド１ｃに電気的に接続されている。
また、配線基板１の下面１ｂ側には、図３、図４および図７に示すように、外部接続用端子であるボール電極（外部電極端子）８がグリッド状（格子状）に並んで設けられている。
以上により、ＢＧＡ５では、配線基板１の上面１ａに搭載されたコントロールチップ２やメモリチップ３のそれぞれの電極パッド２ｃ，３ｃが、それぞれに対応するバンプ電極４、ランド１ｃおよびランド１ｄを介して、配線基板１の下面１ｂ側の複数のボール電極８と電気的に接続されている。
なお、ＢＧＡ５では、図３〜図６に示すように、コントロールチップ２およびメモリチップ３のそれぞれは、配線基板１との間にアンダーフィル（樹脂、接着材）６が充填されている。これにより、各チップと配線基板１との間の熱膨張係数の差をアンダーフィル６によって緩和し、パッケージ組み立て後の加熱処理（例えば、温度サイクル試験等）で、パッケージ（半導体装置）に熱が付与される際にフリップチップ接合部にかかる熱応力の低減化を図ることができる。
すなわち、アンダーフィル６によってコントロールチップ２とメモリチップ３のそれぞれのフリップチップ接合部を補強することができる。
また、アンダーフィル６は、コントロールチップ２およびメモリチップ３のそれぞれの側面２ｄ，３ｄも覆うように形成されており、したがって、アンダーフィル６によってコントロールチップ２およびメモリチップ３自身もそれぞれ保護することができる。
また、本実施の形態のＢＧＡ５では、図２に示すように、平面視で、配線基板１の上面１ａは、正方形である。すなわち、上面１ａの対向する第１辺１ａａ，１ａｂおよび第２辺１ａｃ，１ａｄは４辺とも等しい長さとなっている。
このような正方形を成す配線基板１の上面１ａに対して、コントロールチップ２の主面２ａの対向する長辺２ａａ，２ａｂ、およびメモリチップ３の主面３ａの対向する長辺３ａａ，３ａｂが、それぞれ配線基板１の上面１ａの第１辺１ａａ（第１辺１ａｂでもよい）に沿って（略平行に）配置されている。
別の言い方をすると、コントロールチップ２の主面２ａの対向する短辺２ａｃ，２ａｄ、およびメモリチップ３の主面３ａの対向する短辺３ａｃ，３ａｄが、それぞれ配線基板１の上面１ａの第２辺１ａｃ（第２辺１ａｄでもよい）に沿って（略平行に）配置されている。
そして、ＢＧＡ５では、配線基板１の上面１ａのコントロールチップ２およびメモリチップ３のそれぞれの短辺２ａｃ，２ａｄ、短辺３ａｃ，３ａｄの外側に、複数のチップ部品（本実施の形態では、チップコンデンサ）９（９ａ）が搭載されている。
詳細には、配線基板１の上面１ａにおいて、コントロールチップ２の短辺２ａｃ（短辺２ａｄ）と配線基板１の上面１ａの第２辺１ａｃ（第２辺１ａｄ）との間の領域に、複数のチップ部品９ａ（９）が搭載されている。さらに、メモリチップ３の短辺３ａｃ（短辺３ａｄ）と配線基板１の上面１ａの第２辺１ａｃ（第２辺１ａｄ）との間の領域に、同様に複数のチップ部品９ａ（９）が搭載されている。
さらに、図３および図７に示すように、配線基板１の下面１ｂにも、複数のチップ部品９ｂ（９）が搭載されている。
これら複数のチップ部品９ａ，９ｂ（９）は、ＢＧＡ５においてノイズ対策である。すなわち、ＢＧＡ５では、チップ間もしくは外部との信号の送受信において高速処理（例えば、応答周波数１．２ＧＢＰＳ以上）が行われるため、信号がノイズの影響を受け易い。特に、半導体チップのディジタル回路から発振されるノイズがアナログ回路に悪影響を及ぼす可能性が高く、したがって、半導体チップの近傍にチップコンデンサであるチップ部品９を多数搭載することにより、ノイズの除去効果を高めることができる。
本実施の形態のＢＧＡ５では、チップ部品９の数が配線基板１の上面１ａ側だけでは足りないため、配線基板１の下面１ｂ側にも搭載されている。
ここで、チップ部品９は、図８に示すように、その本体部９ｃの両側に端子部（電極部）９ｄが形成された構造となっており、図４および図６に示すように、配線基板１に半田１３を介して実装されている。なお、搭載するチップ部品９の数をなるべく少なくするには、なるべく半導体チップの近傍に実装することや、容量が大きな（サイズが大きい）チップ部品（チップコンデンサ）９を実装することである。
しかしながら、ユーザ仕様等で、パッケージサイズ（高さ等）に制約もあるため、サイズが大きいチップ部品（チップコンデンサ）９を実装することは困難であり、したがって、ＢＧＡ５でも、高さが低いチップ部品９を多数実装することで、ノイズ対策を図らなければならない。
そこで、本実施の形態のＢＧＡ５では、図２に示すように、上面１ａが正方形の配線基板１に対して、長方形のコントロールチップ２とメモリチップ３のそれぞれの長辺方向と短辺方向とで、配線基板１の一方の方向は端部ぎりぎりまで半導体チップを搭載し、他方の方向にはスペースを確保して複数のチップ部品９を搭載している。
詳細には、配線基板１の一方の方向（第２辺１ａｃ，１ａｄに沿った方向）には、可能な範囲までコントロールチップ２とメモリチップ３を、それぞれの短辺２ａｃ，２ａｄおよび短辺３ａｃ，３ａｄが上記一方の方向に沿うように配置している。さらに、配線基板１の他方の方向（第１辺１ａａ，１ａｂに沿った方向）には、コントロールチップ２とメモリチップ３のそれぞれの長辺２ａａ，２ａｂおよび長辺３ａａ，３ａｂが沿うように配置している。
そして、上記他方の方向（第１辺１ａａ，１ａｂに沿った方向）の端部には、複数のチップ部品９の搭載領域１ｇの外側の領域に、リッド（蓋部材）７の接合代を設けている。言い換えると、配線基板１の一方の方向（第２辺１ａｃ，１ａｄに沿った方向）の端部には、コントロールチップ２とメモリチップ３の搭載スペースを確保するため、第１辺１ａａ，１ａｂ側の端部においてリッド７との上記接合代領域１ｈは設けていない。
つまり、上面１ａが正方形の配線基板１において、長方形の２つの半導体チップと各チップ近傍に複数のチップ部品９とを搭載する上で、図２に示すように、各半導体チップの長辺同士を同じ方向に向けて搭載し、かつ各半導体チップの短辺側の外側の領域に、チップ部品９の搭載領域１ｇとリッド７の接合代領域１ｈとを確保する配置が、最も半導体装置の実装面積を小さくすることができる。
その結果、上記チップ配置、およびチップ部品９の配置、さらにリッド７との上記接合代領域１ｈの配置とすることで、ＢＧＡ５の平面視の大きさを最も小さくすることができる。
したがって、リッド７は、図４に示すように、配線基板１の上面１ａの第２辺１ａｃ，１ａｄ側では、上面１ａの端部に、図２に示す接合代領域１ｈが設けられているため、接着材１０を介して配線基板１と接合されているが、一方、図３に示すように、上面１ａの第１辺１ａａ，１ａｂ側では、上記接合代領域１ｈが設けられていないため、配線基板１と接合されていない。
なお、図２に示す領域Ｃがリッド７によって覆われる領域である。
ここで、リッド７は、図１，３，４に示すように、配線基板１の上面１ａの第１辺１ａａ，１ａｂに沿って配置される１組の縁部（第１縁部、鍔部）７ａ，７ｂと、第２辺１ａｃ，１ａｄに沿って配置される１組の縁部（第２縁部、鍔部）７ｃ，７ｄとを備えている。
すなわち、リッド７には、その周縁部に鍔状の縁部７ａ，７ｂ，７ｃ，７ｄが形成されており、これら周縁部より内側の領域は、曲げ加工からなる曲げ部７ｅによって縁部７ａ，７ｂ，７ｃ，７ｄより高さが高くなるように形成された天井部７ｆとなっている。ここで、曲げ部７ｅの曲げ量は、例えば、０．２ｍｍである。
したがって、リッド７では、曲げ加工により高さが高く形成された天井部７ｆの周囲に鍔状の縁部７ａ，７ｂ，７ｃ，７ｄが形成されている。
なお、図５，６，９に示すように、縁部７ｃ，７ｄの幅Ｍは、縁部７ａ，７ｂの幅Ｌより広くなっている（Ｍ＞Ｌ、例えば、Ｍ＝１．５ｍｍ、Ｌ＝０．５ｍｍ）。これは、配線基板１の正方形の上面１ａにおいて、第２辺１ａｃ，１ａｄ側の端部にリッド７との接合代領域１ｈが設けられていて、第１辺１ａａ，１ａｂ側の端部には上記接合代領域１ｈが設けられていないためである。これにより、接合代領域１ｈが設けられている側の端部に対応したリッド７の縁部７ｃ，７ｄの幅Ｍの方が、接合代領域１ｈが設けられていない側の端部に対応した縁部７ａ，７ｂの幅Ｌより大きくなっている。
したがって、ＢＧＡ５では、図４および図６に示すように、配線基板１の上面１ａの第２辺１ａｃ，１ａｄ側の端部の接合代領域１ｈで、接着材１０を介してリッド７の縁部７ｃ，７ｄは配線基板１と接合し、一方、図３および図５に示すように、配線基板１の上面１ａの第１辺１ａａ，１ａｂ側の端部では、リッド７の縁部７ａ，７ｂは、配線基板１と接合せずに、空間部１１が介在されている。
なお、リッド７と配線基板１とを接合する接着材１０は、例えば、エポキシ樹脂系の接着材１０である。
また、ＢＧＡ５では、図２に示すように、配線基板１上に２つの長方形の半導体チップが搭載されており、２つの半導体チップ（コントロールチップ２とメモリチップ３）のそれぞれの短辺２ａｃ，２ａｄ、短辺３ａｃ，３ａｄが、配線基板１の上面１ａの第２辺１ａｃ，１ａｄに沿うようにフリップチップ実装されている。
したがって、ＢＧＡ５を組み立てた後の加熱処理（例えば、温度サイクル試験等）による熱応力がフリップチップ接合部に印加された際に、各半導体チップのアンダーフィル６の熱収縮により、配線基板１の第２辺１ａｃ，１ａｄに対して（各半導体チップの短辺２ａｃ，２ａｄおよび短辺３ａｃ，３ａｄの延在方向に対して）反りが発生し易い。
そこで、本実施の形態のＢＧＡ５では、リッド７の縁部（第２縁部）７ｃ，７ｄの幅が、縁部（第１縁部）７ａ，７ｂの幅より広く、縁部７ｃ，７ｄで接着材１０を介して配線基板１と接合していることにより、配線基板１の第２辺１ａｃ，１ａｄの延在方向に対して（各半導体チップの短辺２ａｃ，２ａｄおよび短辺３ａｃ，３ａｄの延在方向に対して）、基板の強度が高められている。
したがって、ＢＧＡ５において、各半導体チップのアンダーフィル６の熱収縮が起こった際にも、基板の反りの発生を抑えることができる。
なお、リッド７は、例えば銅板等の金属板からなる。リッド７の表面には、図３および図４に示すように、金属めっき７ｇが施されている。さらに、リッド７は、コントロールチップ２の裏面（上方を向いた面）２ｂおよびメモリチップ３の裏面（上方を向いた面）３ｂと、それぞれ熱伝導性接着材（導電性樹脂）１２を介して接合されている（もしくは半田材を介して接合されている）。
上記熱伝導性接着材１２は、例えば、銀ペーストやアルミニウム系ペースト等である。
このようにコントロールチップ２やメモリチップ３が、熱伝導性接着材１２を介して金属板からなるリッド７と接合していることにより、コントロールチップ２やメモリチップ３から発せられる熱を、熱伝導性接着材１２を介してリッド７から放出することができ、ＢＧＡ５の信頼性を向上させることができる。
また、図１および図２に示すように、配線基板１の上面１ａの４つの角部のうちの１箇所には、マーク１ｉが付されている。
このマーク１ｉは、配線基板１に対して半導体チップやリッド７を搭載する際に、それらの方向を合わせるための目印であり、このマーク１ｉの方向に合わせて配線基板１に半導体チップやリッド７を搭載することで、配線基板１、コントロールチップ２、メモリチップ３およびリッド７の搭載方向を間違えることなく、搭載することができ、ＢＧＡ５の形態が形成された後も、半導体装置の方向を表示することが可能である。
また、本実施の形態のＢＧＡ５では、図２および図３に示すように、配線基板１の上面１ａのコントロールチップ２とメモリチップ３の間の領域に樹脂拡散回避部が形成されている。本実施の形態では、上記樹脂拡散回避部は、配線基板１の上面１ａの表面に形成されたソルダレジスト膜１ｆを凹状に形成した溝（凹部）１ｊである。もしくは、ソルダレジスト膜１ｆを部分的に除去してソルダレジスト膜１ｆの下層の配線層（銅）が露出するように形成した溝（凹部）１ｊであってもよい。
これは、ＢＧＡ５では、その組み立てにおいて、配線基板１上に大きさの異なったコントロールチップ２とメモリチップ３が搭載され、チップ搭載後、それぞれの半導体チップと配線基板１との間にアンダーフィル６を滴下して充填した際に、それぞれの半導体チップのアンダーフィル６が接触した際に、表面張力のバランスによっては片側に引き寄せられてしまう現象が発生することがある。
この現象は、塗布面積に対する塗布量が多い場合に濡れ広がりやすいため、塗布量のばらつきによる影響が出やすい（塗布面積が小さい）アンダーフィル６が濡れ広がる傾向があり、面積あたりの塗布量が比較的安定する（塗布面積が大きい）アンダーフィル６に引き寄せられる現象であり、ＢＧＡ５において、コントロールチップ２に塗布したアンダーフィル６ａ（塗布面積が小さい）が、メモリチップ３に塗布したアンダーフィル６ｂ（塗布面積が大きい）に引き寄せられて塗布量のバランスが崩れる現象である。
したがって、配線基板１の上面１ａのコントロールチップ２とメモリチップ３の間の領域、詳細には、アンダーフィル６ａとアンダーフィル６ｂのそれぞれの塗布領域の間の領域に、溝１ｊを形成しておくことにより、拡散しようとするアンダーフィル６ａが濡れ広がることを阻害し、アンダーフィル６ｂ側（メモリチップ３側）への拡散を阻止することができる。
さらに、ＢＧＡ５においては、図２および図４に示すように、配線基板１の上面１ａのコントロールチップ２またはメモリチップ３のうちの少なくとも何れかの半導体チップと複数のチップ部品９との間の領域に樹脂拡散回避部である溝（凹部）１ｋが形成されている。本実施の形態では、メモリチップ３の長辺３ａａ，３ａｂの長さの方が、コントロールチップ２の長辺２ａａ，２ａｂの長さより長いため、アンダーフィル６ｂの方がアンダーフィル６ａよりチップ部品９に近づくことになる。
したがって、配線基板１の上面１ａにおいて、メモリチップ３と複数のチップ部品９との間の領域に溝１ｋが形成されている。
これにより、メモリチップ３にアンダーフィル６ｂを滴下して充填した際に、チップ部品９の領域に拡散しようとするアンダーフィル６ｂが濡れ広がることを阻害し、チップ部品９の搭載領域１ｇへのアンダーフィル６ｂの拡散を阻止することができる。
ここで、チップ部品９の半田接続部にアンダーフィル（樹脂）６ｂが付着した際に発生する不具合について説明する。
図１４は、チップ部品へのアンダーフィル付着による半田押し出し状態を示す断面図である。チップ部品９の半田接続部にアンダーフィル（樹脂）６ｂが付着すると、温度変化等の繰り返し曲げによってアンダーフィル６ｂの付着部分の開口部２２から半田２３が押し出され（図１４に示すＰ方向に）、押し出された半田２３がチップ部品９の端子部９ｄ上でこぶ状に形成されることがある。
その結果、押し出された半田２３がその周囲の部品とショートしたり、脱落して他の部品とのショートを引き起こすという不具合が発生する可能性がある。
したがって、図２に示すように、メモリチップ３と複数のチップ部品９との間の領域に溝１ｋを設けることにより、アンダーフィル６ｂの濡れ広がりを阻害し、チップ部品９には付着しないようにして、上記不具合の発生を阻止することができる。
また、図３および図７に示すように、ＢＧＡ５の配線基板１の下面１ｂには、複数のボール電極（外部接続用端子）８および複数のチップ部品（チップコンデンサ）９ｂが設けられており、さらに、複数のボール電極８のそれぞれの下面１ｂからの高さは、図３に示すように、下面１ｂに設けられた複数のチップ部品９ｂの下面１ｂからの高さよりも高くなっている。
これにより、ＢＧＡ５を実装基板等に実装した際に、配線基板１の下面１ｂに搭載された複数のチップ部品９ｂが上記実装基板に接触するというようなＢＧＡ５の実装不良の抑制化を図ることができる。
本実施の形態のＢＧＡ５によれば、２つの半導体チップの長辺２ａａ，２ａｂ、３ａａ，３ａｂが、配線基板１の上面１ａの第１辺１ａａ，１ａｂに沿って配置され、かつリッド７が、上記第１辺１ａａ，１ａｂに沿って配置される１組の縁部７ａ，７ｂと、第２辺１ａｃ，１ａｄに沿って配置される１組の縁部７ｃ，７ｄとを備え、縁部７ｃ，７ｄの幅が縁部７ａ，７ｂより広い構造となっている。
これにより、配線基板１の上面１ａにおいて、コントロールチップ２およびメモリチップ３のそれぞれの短辺２ａｃ，２ａｄ側および短辺３ａｃ，３ａｄ側に領域を確保して、リッド７の幅広の縁部７ｃ，７ｄを配置することができる。
すなわち、ＢＧＡ５では、長方形の２つの半導体チップのそれぞれの長辺方向と短辺方向を同じ向きで配置し、配線基板１の上面１ａの一方の方向（第２辺１ａｃ，１ａｄに沿った方向）には、半導体チップをぎりぎりまで搭載し、かつ第２辺１ａｃ，１ａｄの端部（第１辺１ａａ，１ａｂに沿った方向の両端部）側には、チップ部品９の搭載領域１ｇとリッド７の接合代領域１ｈとを確保している。
その結果、配線基板１の上面１ａのリッド７の接合代領域１ｈに、リッド７の幅広の縁部７ｃ，７ｄを配置することができ、この接合代領域１ｈでリッド７を配線基板１と接着材１０を介して接合することができる。
これにより、２つの長方形のコントロールチップ２およびメモリチップ３と、これらの半導体チップを覆うリッド７が設けられたＢＧＡ５において、このＢＧＡ５の平面視の面積を小さくすることができる。
すなわち、２つの長方形の半導体チップと複数のチップ部品９とを配線基板１上に搭載し（２つの半導体チップは平置き）、かつリッド７を設けた構造において、最も実装面積を小さくしたＢＧＡ５を実現することができる。
次に本実施の形態の変形例について説明する。
図１０は実施の形態の第１変形例の半導体装置の構造を示す断面図、図１１は第１比較例の半導体装置の構造を示す断面図、図１２は実施の形態の第２変形例の半導体装置の構造を示す断面図、図１３は第２比較例の半導体装置の構造を示す断面図である。
図１０に示す第１変形例は、メモリチップ３（コントロールチップ２でもよい）を薄く形成した構造を取り上げたものである。
すなわち、ディジタル回路が組み込まれた半導体チップから発振されるノイズの対策として、この半導体チップの厚さを薄くすることが知られている。つまり、半導体チップの厚さを薄く形成することで、半導体チップの断面積を小さくし、抵抗値を大きくしてノイズを移動しにくくするものである。
なお、図１１に示す第１比較例のＢＧＡ２０は、例えば、メモリチップ３（コントロールチップ２でもよい）を薄く形成した構造であるが、メモリチップ３を薄く形成したことにより、メモリチップ３上に配置されたリッド７の設置高さが低くなり、配線基板１上に実装されたチップ部品９とリッド７とが接触するという不具合が発生する。
そこで、図１０に示す第１変形例のＢＧＡ１４は、厚さを薄くしたメモリチップ３に貫通電極３ｅを形成したものであり、メモリチップ３上に厚さが薄い別のメモリチップ１５を積層した構造となっている。
これにより、リッド７を配置する高さを高くすることができる。
すなわち、ＢＧＡ１４は、複数の貫通電極３ｅが形成された薄いメモリチップ３上に、他の薄いメモリチップ１５を積層したものであり、これにより、リッド７が取り付けられる高さが、図１１のＢＧＡ２０に比べて高くなるため、リッド７とチップ部品９の接触を回避することができ、かつノイズを発振しにくくすることができる。
ここで、上段のメモリチップ１５は、下段のメモリチップ３と樹脂系の接着材１７を介して接合されており、下段のメモリチップ３とは貫通電極３ｅおよびバンプ１８を介して電気的に接続されている。
なお、第１変形例のＢＧＡ１４においても、上記実施の形態のＢＧＡ５と同様に、実装面積を小さくする効果を得ることができる。
また、メモリチップ３上に積層するメモリチップ１５は、メモリチップに限定されるものではなく、ダミーチップやスペーサ等を採用してもよい。
次に、図１２に示す第２変形例は、リッド７の高さを高く形成した構造を取り上げたものである。
すなわち、ディジタル回路が組み込まれた半導体チップから発振されるノイズの対策として、チップコンデンサであるチップ部品９の大きさを大きく（高く）して、ノイズの除去効果を高めるものである。
なお、図１３に示す第２比較例のＢＧＡ２１は、例えば、チップコンデンサであるチップ部品９の大きさを大きく（高く）して容量を大きくし、ノイズの除去効果を高めた構造であるが、チップ部品９の高さが高くなったことにより、メモリチップ３上に配置されたリッド７と、配線基板１上に実装されたチップ部品９とが接触するという不具合が発生する。
そこで、図１２に示す第２変形例のＢＧＡ１６は、メモリチップ３に貫通電極３ｅを形成したものであり、メモリチップ３上に別のメモリチップ１５を積層してリッド７が取り付けられる高さを高くし、さらにリッド７の高さを高くしたものである。
すなわち、ＢＧＡ１６は、複数の貫通電極３ｅが形成されたメモリチップ３上に、他の薄いメモリチップ１５を積層したものであり、これにより、リッド７が取り付けられる高さが、図１３のＢＧＡ２１に比べて高くなる。さらに、リッド７の高さも高く形成しており、これにより、リッド７とチップ部品９の接触を回避し、かつノイズの除去効果も高めることができる。
ここで、第１変形例と同様に、上段のメモリチップ１５は、下段のメモリチップ３と樹脂系の接着材１７を介して接合されており、下段のメモリチップ３とは貫通電極３ｅおよびバンプ１８を介して電気的に接続されている。
また、第２変形例のＢＧＡ１６においても、上記実施の形態のＢＧＡ５と同様に、実装面積を小さくする効果を得ることができる。
さらに、メモリチップ３上に積層するメモリチップ１５は、メモリチップに限定されるものではなく、ダミーチップやスペーサ等を採用してもよい。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、アンダーフィル（樹脂）６の拡散を阻止する樹脂拡散回避部が溝１ｊ，１ｋの場合を説明したが、上記樹脂拡散回避部は、溝１ｊ，１ｋに限らず、ソルダレジスト膜等で形成された凸状のダム部であってもよい。
ただし、チップ搭載後にアンダーフィル６をノズルを介して滴下する方法を採用する場合には、上記凸状のダム部が、上記ノズルの移動の妨げになる場合があるため、上記樹脂拡散回避部は、配線基板１の表面より凹んだ溝状の方が好ましい。
また、上記実施の形態では、配線基板１の上面１ａの形状が正方形の場合を説明したが、配線基板１の上面１ａの形状は、必ずしも正方形でなくてもよい。すなわち、配線基板１の上面１ａ（平面視での配線基板１の形状）の形状は、正方形に近い長方形であってもよい。
配線基板１の上面１ａの形状が正方形に近い長方形の場合、この上面１ａの長辺に沿って、コントロールチップ２とメモリチップ３のそれぞれの長辺２ａａ，２ａｂ、長辺３ａａ，３ａｂを配置することで、半導体装置の実装面積を小さくすることができる。
ただし、２つの長方形の半導体チップと複数のチップ部品９とを配線基板１上に搭載し（２つの半導体チップは平置き）、かつリッド７を設けた構造において、最も半導体装置の実装面積を小さくするためには、配線基板１の上面１ａの形状を正方形にすることが好ましい。
また、前記実施の形態では、半導体装置がＢＧＡの場合を一例として説明したが、上記半導体装置は、配線基板１の下面１ｂの複数のランド１ｄのそれぞれの表面に導電性部材が設けられたＬＧＡ（Land Grid Array)等であってもよい。ただし、上記ＬＧＡの場合、配線基板１の下面１ｂにチップ部品９は搭載されていなくてもよい。
１ 配線基板
１ａ 上面（第１面）
１ａａ，１ａｂ 第１辺
１ａｃ，１ａｄ 第２辺
１ｂ 下面（第２面）
１ｃ，１ｄ ランド（端子、電極）
１ｅ 基材
１ｆ ソルダレジスト膜（絶縁膜）
１ｇ 搭載領域
１ｈ 接合代領域
１ｉ マーク
１ｊ，１ｋ 溝（樹脂拡散回避部、凹部）
２ コントロールチップ（第１半導体チップ）
２ａ 主面（第１主面）
２ａａ，２ａｂ 長辺
２ａｃ，２ａｄ 短辺
２ｂ 裏面（第１裏面）
２ｃ 電極パッド（電極）
２ｄ 側面
３ メモリチップ（第２半導体チップ）
３ａ 主面（第２主面）
３ａａ，３ａｂ 長辺
３ａｃ，３ａｄ 短辺
３ｂ 裏面（第２裏面）
３ｃ 電極パッド（電極）
３ｄ 側面
３ｅ 貫通電極
４ バンプ電極（バンプ、突起電極）
５ ＢＧＡ（Ball Grid Array 、半導体装置）
６，６ａ，６ｂ アンダーフィル（樹脂）
７ リッド（蓋部材）
７ａ，７ｂ 縁部（第１縁部、鍔部）
７ｃ，７ｄ 縁部（第２縁部、鍔部）
７ｅ 曲げ部
７ｆ 天井部
７ｇ 金属めっき
８ ボール電極（外部接続用端子、外部電極端子）
９，９ａ，９ｂ チップ部品
９ｃ 本体部
９ｄ 端子部（電極部）
１０ 接着材
１１ 空間部
１２ 熱伝導性接着材（導電性樹脂、半田）
１３ 半田
１４ ＢＧＡ（Ball Grid Array 、半導体装置）
１５ メモリチップ
１６ ＢＧＡ（Ball Grid Array 、半導体装置）
１７ 接着材
１８ バンプ
２０，２１ ＢＧＡ
２２ 開口部
２３ 半田

Claims (15)

  1. 第１主面とその反対側の第１裏面とを有し、前記第１主面が長方形に形成された第１半導体チップと、
    第２主面とその反対側の第２裏面とを有し、前記第２主面が長方形に形成された第２半導体チップと、
    第１面とその反対側の第２面とを有し、前記第１面上に前記第１および第２半導体チップがそれぞれ複数の突起電極を介して搭載され、かつ前記第１面が、相互に対向する一対の第１辺および相互に対向する一対の第２辺からなる四角形に形成された配線基板と、
    前記配線基板の前記第１面上に配置され、前記第１および第２半導体チップを覆う蓋部材と、
    を有し、
    前記第１半導体チップの前記第１主面および前記第２半導体チップの前記第２主面は、それぞれ前記配線基板の前記第１面と対向して配置され、
    前記第１半導体チップの前記第１主面の長辺および前記第２半導体チップの前記第２主面の長辺は、それぞれ前記配線基板の前記第１面の前記第１辺に沿って配置され、
    前記蓋部材は、前記配線基板の前記第１面の前記第１辺に沿って配置される１組の第１縁部と、前記第２辺に沿って配置される１組の第２縁部とを備え、
    前記第２縁部の幅は、前記第１縁部の幅より広い、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記配線基板の前記第１面は、正方形である、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記配線基板の前記第１面の前記第１および第２半導体チップのそれぞれの短辺の外側に、複数のチップ部品が搭載されている、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記蓋部材の前記第２縁部と前記配線基板の前記第１面とは、接着材を介して接合されている、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記蓋部材の前記第１縁部と前記配線基板の前記第１面とは、空間部を介して配置されている、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第１および第２半導体チップは、それぞれ前記配線基板との間に樹脂が充填されている、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記配線基板の前記第１面の前記第１半導体チップと前記第２半導体チップの間の領域に樹脂拡散回避部が形成されている、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記配線基板の前記第１面の前記第１半導体チップまたは前記第２半導体チップのうちの何れかの半導体チップと複数のチップ部品との間の領域に前記樹脂拡散回避部が形成されている、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記樹脂拡散回避部は、溝である、半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記第１半導体チップの前記第１裏面および前記第２半導体チップの前記第２裏面は、それぞれ熱伝導性接着材もしくは半田材を介して前記蓋部材と接合している、半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記蓋部材は、金属板からなる、半導体装置。
  12. 請求項１に記載の半導体装置において、
    前記配線基板の前記第２面に、複数の外部接続用端子および複数のチップ部品が設けられている、半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記複数の外部接続用端子それぞれの前記第２面からの高さは、前記第２面に設けられた前記複数のチップ部品の前記第２面からの高さよりも高い、半導体装置。
  14. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、コントロールチップであり、前記第２半導体チップは、メモリチップであり、前記メモリチップは、前記コントロールチップによって制御される、半導体装置。
  15. 請求項３に記載の半導体装置において、
    前記複数のチップ部品のそれぞれは、チップコンデンサであり、前記配線基板の前記第２面に設けられた複数の外部接続用端子は、ボール電極である、半導体装置。
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