KR100779345B1 - 반도체패키지 - Google Patents

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KR100779345B1
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Abstract

본 발명은 반도체패키지에 관한 것으로, 반도체패키지 자체에 수동소자가 실장되도록 함으로써 실장밀도를 높일 수 있고, 플립칩 기술의 장점을 가지면서 더욱 효율적이고, 고집적화되며 전기적 성능이 우수하도록, 상,하면에 회로패턴이 형성된 대략 판상의 섭스트레이트와, 상기 섭스트레이트 상면의 중앙에 도전성범프에 의해 상기 회로패턴에 연결된 반도체칩과, 상기 반도체칩의 외주연에 접착된 스티프너와, 상기 반도체칩 및 스티프너 상부에 접착된 히트싱크와, 상기 섭스트레이트 하면의 회로패턴에 융착된 다수의 도전성볼로 이루어진 반도체패키지에 있어서, 상기 스티프너는 다수의 통공이 형성되어 있고, 상기 통공에는 수동소자가 위치되어 상기 섭스트레이트의 회로패턴에 전기적으로 연결된 것을 특징으로 함.

Description

반도체패키지{Semiconductor package}
도1a는 종래의 반도체패키지를 도시한 단면도이고, 도1b는 상기 도1a의 반도체패키지 및 수동소자가 마더보드에 실장된 상태를 도시한 단면도이다.
도2는 본 발명에 의한 반도체패키지를 도시한 단면도이다.
도3a 및 도3b는 본 발명의 반도체패키지에 이용된 스티프너를 도시한 평면도이다.
- 도면중 주요 부호에 대한 설명 -
100; 본 발명에 의한 반도체패키지 10; 섭스트레이트(Substrate)
12; 수지층 14; 회로패턴
14a; 범프랜드(Bump Land) 14b; 볼랜드(Ball Land)
16; 도전성 비아(Via) 18; 커버코트(cover Coat)
20; 반도체칩 22; 입출력패드
24; 도전성범프 26; 언더필(Under Fill)
28; 접착수단 30; 스티프너(Stiffener)
40; 히트싱크(Heat Sink) 42; 제1통공
44; 제2통공 50; 수동소자
52; 솔더 페이스트(Solder Paste) 60; 글럽탑(Glop Top)
70; 도전성볼 80; 마더보드
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 수동소자를 갖는 반도체패키지에 관한 것이다.
통상 반도체패키지라 함은 소정의 전기적 기능을 수행하는 반도체칩을 섭스트레이트에 전기적으로 연결하고, 이를 봉지재로 봉지하여 일정한 외형을 형성함으로써, 마더보드에 실장 가능한 형태로 된 것을 말한다.
이러한 반도체패키지는 매우 다양한 종류가 있지만, 여기서는 도1a를 참조하여 종래의 방열성능을 향상시킨 플립칩형(Flip Chip Type) 반도체패키지(100')를 설명하면 다음과 같다.
먼저 대략 판상의 섭스트레이트(10)가 구비되어 있다. 상기 섭스트레이트(10)는 열경화성 수지층(12)을 중심으로, 그 상,하면에 복잡한 회로패턴(14)이 형성되어 있고, 상기 상,하면의 회로패턴(14)은 도전성 비아(16)를 통하여 전기적으로 연결되어 있다. 또한, 상기 회로패턴(14)중 차후 반도체칩(20) 및 도전성볼(70)과 연결되는 영역 즉, 범프랜드(14a) 및 볼랜드(14b)를 제외한 영역은 절연성의 커버코트(18)로 코팅되어 있다.
여기서, 상기 회로패턴(14)의 범프랜드(14a)는 수지층(12)의 상면 중앙에 어레이(Array)되어 있고, 상기 회로패턴(14)의 볼랜드(14b)는 수지층(12) 하면 전체 에 어레이되어 있다.
상기 섭스트레이트(10)의 상면 중앙 즉, 범프랜드(14a)에는 도전성범프(24)가 개재되어 반도체칩(20)이 전기적으로 연결되어 있다. 즉, 반도체칩(20)의 입출력패드(22)에는 도전성범프(24)가 형성된 채, 상기 범프랜드(14a)에 페이스 다운 본딩(Face Down Bonding)되어 있다(이러한 기술을 플립칩 기술이라 한다). 또한, 상기 반도체칩(20)과 섭스트레이트(10) 사이에는 접착성의 언더필(26)이 충진되어 상기 반도체칩(20)이 상기 섭스트레이트(10)에 더욱 안정적으로 고정될 수 있도록 되어 있다.
상기 반도체칩(20)의 외주연인 섭스트레이트(10)의 상면에는 경질(硬質)의 스티프너(30)가 접착수단(28)에 의해 접착되어 있다. 여기서, 상기 스티프너(30)의 두께는 상기 반도체칩(20)의 두께와 유사하며, 도시된 바와 같이 상기 반도체칩(20)이 위치될 수 있도록 중앙에 통공(42)이 형성되어 있다.
또한, 상기 반도체칩(20) 및 스티프너(30)의 상면에는 접착수단(28)으로 히트싱크(40)가 접착되어 있으며, 이는 상기 반도체칩(20)의 열을 외부로 신속히 방출하는 역할을 한다.
마지막으로, 상기 섭스트레이트(10)의 하면에 어레이된 볼랜드(14b)에는 솔더볼과 같은 도전성볼(70)이 융착되어 있으며, 이는 차후 반도체패키지(100)를 마더보드(80)에 전기적으로 연결하는 역할을 한다.
한편, 상기와 같은 반도체패키지(100')를 포함하여 통상의 반도체패키지는 마더보드(80)에 실장된 후 자체적으로 독립되고 완전한 전기적 기능을 수행하지는 못한다. 즉, 반도체칩(20)의 신호 처리 속도를 높이거나 필터링 기능 등을 수행할 수 있도록, 상기 반도체패키지(100')의 외주연에는 통상 다수의 수동소자(50)가 실장된다.
즉, 도1b에 도시된 바와 같이 마더보드(80)에는 반도체패키지(100')뿐만 아니라, 상기 반도체패키지(100')가 완전하고 독립된 전기적 기능을 수행할 수 있도록 저항, 콘덴서 또는 인덕터와 같은 수동소자(50)가 상기 반도체패키지(100)의 외주연인 마더보드(80)에 솔더 페이스트(52)로 연결된다.
그러나, 상기와 같이 반도체패키지의 주변에 실장되는 수동소자는 마더보드의 면적을 증가시키고, 반도체패키지의 실장 밀도를 크게 저하시키는 단점이 있다.
또한, 반도체칩과 상기 수동소자를 전기적으로 연결하여야 하기 때문에, 회로패턴의 길이가 과도하게 길어지고 이에 따라 반도체패키지의 전체적인 전기적 성능이 저하되는 단점이 있다.
더불어, 반도체패키지를 실장하는 공정에서 그 주변에 수동소자도 함께 실장하여야 함으로써, 그만큼 작업성도 저하된다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 반도체패키지 자체에 수동소자가 실장되도록 함으로써 실장밀도를 높일 수 있는 반도체패키지의 제공에 있다.
본 발명의 다른 목적은 플립칩 기술의 장점을 가지면서 더욱 효율적이고, 고집적화되며 전기적 성능이 우수한 반도체패키지를 제공하는데 있다.
본 발명의 또다른 목적은 반도체패키지 내에서 수동소자와 반도체칩 사이의 전기적 간섭을 최소화할 수 있는 반도체패키지를 제공하는데 있다.
(구성)
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 상,하면에 회로패턴이 형성된 대략 판상의 섭스트레이트와, 상기 섭스트레이트 상면의 중앙에 도전성범프에 의해 상기 회로패턴에 연결된 반도체칩과, 상기 반도체칩의 외주연에 접착된 스티프너와, 상기 반도체칩 및 스티프너 상부에 접착된 히트싱크와, 상기 섭스트레이트 하면의 회로패턴에 융착된 다수의 도전성볼로 이루어진 반도체패키지에 있어서, 상기 스티프너는 다수의 통공이 형성되어 있고, 상기 통공에는 수동소자가 위치되어 상기 섭스트레이트의 회로패턴에 전기적으로 연결된 것을 특징으로 한다.
여기서, 상기 스티프너는 평면상 중앙에 반도체칩이 위치될 수 있도록 제1통공이 형성되어 있고, 상기 제1통공의 외주연에는 수동소자가 위치될 수 있도록 다수의 제2통공이 어레이(Array)될 수 있다.
또한, 상기 스티프너는 평면상 중앙에 반도체칩이 위치될 수 있도록 제1통공이 형성되어 있고, 상기 제1통공의 외주연에는 수동소자가 위치될 수 있도록 각 변을 따라 사다리꼴의 제2통공이 형성될 수도 있다.
또한, 상기 스티프너의 통공 또는 제2통공에는 글럽탑(Glop Top)이 충진될 수도 있다.
(작용)
상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 반도체패키지의 구성 요소중 섭스트레이트에 수동소자가 직접 실장됨으로써, 상기 반도체패키지가 실장되는 마더보드의 실장밀도가 높아짐은 물론, 그 마더보드의 면적도 상당히 줄일 수 있게 된다.
또한, 플립칩 기술과 시스템인패키지(System In Package) 기술을 접목함으로써, 더욱 효율적이고, 고집적화되어 전기적 성능이 우수한 반도체패키지를 제공하게 된다.
더불어, 상기 수동소자는 히트싱크에 의해 상면에 차폐됨으로써, 반도체칩 및/또는 수동소자간의 전기적 간섭이 최소화된다.
또한, 고온의 리플로우(Reflow, 섭스트레이트에 도전성볼을 융착하거나 또는 반도체패키지를 마더보드에 실장하는 공정) 공정중에 상기 수동소자의 실장을 위해 사용된 솔더 페이스트가 상기 스티프너에 형성된 통공 또는 제2통공에 의해 제한됨으로써, 딜라미네이션(Delamination)되는 현상도 억제하게 된다.
(실시예)
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2는 본 발명에 의한 반도체패키지(100)를 도시한 단면도이고, 도3a 및 도3b는 본 발명의 반도체패키지(100)에 이용된 스티프너(30)를 도시한 평면도이다.
여기서, 종래 기술과 동일한 부분은 도1a 및 도1b와 동일한 도면부호를 이용하기로 한다.
먼저 상,하면에 회로패턴(14)이 형성된 대략 판상의 섭스트레이트(10)가 구비되어 있고, 상기 섭스트레이트(10) 상면의 중앙에는 도전성범프(24)에 의해 상기 회로패턴(14)에 반도체칩(20)이 연결되어 있다. 또한, 상기 반도체칩(20)의 외주연에는 스티프너(30)가 접착되어 있으며, 상기 반도체칩(20) 및 스티프너(30) 상부에는 히트싱크(40)가 접착되어 있다. 또한, 상기 섭스트레이트(10) 하면의 회로패턴(14)에는 도전성볼(70)이 융착되어 있으며, 이러한 구성은 종래와 동일하므로 더 이상의 설명은 생략한다.
단, 본 발명은 상기 스티프너(30)에 다수의 통공(44)이 형성되어 있고, 상기 통공(44)에는 수동소자(50)가 위치되어 상기 섭스트레이트(10)의 회로패턴(14)에 전기적으로 연결된 것이 특징이다.
즉, 도3a에 도시된 바와 같이 상기 스티프너(30)는 평면상 중앙에 반도체칩(20)이 위치될 수 있도록 제1통공(42)이 형성되어 있고, 상기 제1통공(42)의 외주연에는 수동소자(50)가 위치될 수 있도록 다수의 제2통공(44)이 어레이되어 있다.
또한, 상기 제2통공(44) 내측에 위치된 수동소자(50)는 솔더 페이스트(52)에 의해 섭스트레이트(10) 상면의 소정 회로패턴(14)에 전기적으로 연결되어 있다.
또한, 상기 제2통공(44)에는 상기 수동소자(50)를 감쌀 수 있도록 글럽탑(60)이 충진될 수도 있다. 상기 글럽탑(60)은 반도체패키지(100)의 리플로우 공정중 솔더 페이스트(52)의 흐름을 방지함으로써, 상기 수동소자(50)와 섭스트레이트(10) 사이의 딜라미네이이션 현상을 억제한다.
또한, 상기 수동소자(50)는 상기 스티프너(30)와 함께 상면이 금속성의 히트싱크(40)로 차폐되어 있기 때문에, 반도체칩(20) 또는 다른 수동소자와의 전기적 간섭이 최소화되기도 한다.
한편, 도3b에 도시된 바와 같이 상기 스티프너(30)는 평면상 중앙에 반도체칩(20)이 위치될 수 있도록 제1통공(42)이 형성되어 있고, 그 외주연에는 수동소자(50)가 위치될 수 있도록 각각의 변을 따라 사다리꼴의 제2통공(44)이 형성될 수도 있다. 여기서, 상기 제2통공(44)은 4개가 형성되어 있으며, 이것으로 본 발명을 한정하는 것은 아니다.
물론, 상기 제2통공(44)에는 상기 수동소자(50)를 감쌀 수 있도록 글럽탑(60)이 충진될 수도 있다. 이러한 글럽탑(60)은 상술한 바와 같이 반도체패키지(100)의 리플로우 공정중 솔더 페이스트(52)의 흐름을 방지한다.
또한, 상술한 바와 같이 상기 수동소자(50)는 상기 스티프너(30)와 함께 상면이 금속성의 히트싱크(40)로 차폐되어 있기 때문에, 반도체칩(20) 또는 다른 수동소자와의 전기적 간섭이 최소화되기도 한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기 에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 반도체패키지에 의하면, 반도체패키지의 구성 요소중 섭스트레이트에 수동소자가 직접 실장됨으로써, 상기 반도체패키지가 실장되는 마더보드의 실장밀도가 높아짐은 물론, 그 마더보드의 면적도 상당히 줄일 수 있는 효과가 있다.
또한, 플립칩 기술과 시스템인패키지(System In Package) 기술을 접목함으로써, 더욱 효율적이고, 고집적화되어 전기적 성능이 우수한 반도체패키지를 제공하는 효과가 있다.
더불어, 상기 수동소자는 히트싱크에 의해 상면에 차폐됨으로써, 반도체칩 및/또는 수동소자간의 전기적 간섭이 최소화되는 효과가 있다.
또한, 고온의 리플로우(Reflow, 섭스트레이트에 도전성볼을 융착하거나 또는 반도체패키지를 마더보드에 실장하는 공정) 공정중에 상기 수동소자의 실장을 위해 사용된 솔더 페이스트가 상기 스티프너에 형성된 통공 또는 제2통공에 의해 제한됨으로써, 딜라미네이션(Delamination)되는 현상도 억제되는 효과가 있다.

Claims (4)

  1. 삭제
  2. 상,하면에 회로패턴이 형성된 판상의 섭스트레이트와, 상기 섭스트레이트 상면의 중앙에 도전성범프에 의해 상기 회로패턴에 연결된 반도체칩과, 상기 반도체칩의 외주연인 상기 섭스트레이트에 접착된 스티프너와, 상기 반도체칩 및 스티프너 상부에 접착된 히트싱크와, 상기 섭스트레이트 하면의 회로패턴에 융착된 다수의 도전성볼로 이루어진 반도체패키지에 있어서,
    상기 스티프너는 평면상 상기 섭스트레이트의 중앙에 반도체칩이 위치될 수 있도록 제1통공이 형성되고, 상기 제1통공의 외주연에는 수동소자가 위치될 수 있도록 다수의 제2통공이 어레이(Array)되며, 상기 제1통공 및 제2통공을 통해서는 섭스트레이트의 회로패턴이 노출된 것을 특징으로 하는 반도체패키지.
  3. 상,하면에 회로패턴이 형성된 판상의 섭스트레이트와, 상기 섭스트레이트 상면의 중앙에 도전성범프에 의해 상기 회로패턴에 연결된 반도체칩과, 상기 반도체칩의 외주연인 상기 섭스트레이트에 접착된 스티프너와, 상기 반도체칩 및 스티프너 상부에 접착된 히트싱크와, 상기 섭스트레이트 하면의 회로패턴에 융착된 다수의 도전성볼로 이루어진 반도체패키지에 있어서,
    상기 스티프너는 평면상 중앙에 반도체칩이 위치될 수 있도록 제1통공이 형성되어 있고, 상기 제1통공의 외주연에는 수동소자가 위치될 수 있도록 각 변을 따라 사다리꼴의 제2통공이 형성되며, 상기 제1통공 및 제2통공을 통해서는 섭스트레이트의 회로패턴이 노출된 것을 특징으로 하는 반도체패키지.
  4. 제2항 또는 제3항에 있어서, 상기 스티프너의 제1통공 또는 제2통공에는 글럽탑(Glop Top)이 충진된 것을 특징으로 하는 반도체패키지.
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