JP4557757B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4557757B2
JP4557757B2 JP2005070316A JP2005070316A JP4557757B2 JP 4557757 B2 JP4557757 B2 JP 4557757B2 JP 2005070316 A JP2005070316 A JP 2005070316A JP 2005070316 A JP2005070316 A JP 2005070316A JP 4557757 B2 JP4557757 B2 JP 4557757B2
Authority
JP
Japan
Prior art keywords
semiconductor
chip
semiconductor device
organic material
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005070316A
Other languages
English (en)
Other versions
JP2006253519A (ja
Inventor
信人 鈴谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005070316A priority Critical patent/JP4557757B2/ja
Priority to US11/373,142 priority patent/US7397132B2/en
Publication of JP2006253519A publication Critical patent/JP2006253519A/ja
Application granted granted Critical
Publication of JP4557757B2 publication Critical patent/JP4557757B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate

Description

本発明は、有機材料系基板を部材として有する半導体装置に係り、特に、有機材料系基板の両面にそれぞれ半導体チップ、半導体パッケージが実装された半導体装置に関する。
半導体装置(半導体パッケージ)のひとつの態様として、パッケージの基板にガラスエポキシ樹脂のような有機材料系の基板を使用して、その片面ほぼ中央に半導体チップをフリップチップ接続し、他方の面にLGA(land grid array)などの別の半導体パッケージを2次実装したものがある。このような態様は、パッケージオンパッケージ(PoP)と呼ばれる半導体パッケージのひとつである。
上記別の半導体チップが2次実装される基板面の半田接合部を2次実装部と呼ぶ。PoPにおいて2次実装部の信頼性は、2次実装のパッケージのスタンドオフ、サイズ、材質、厚さ、2次実装パッケージ下のアンダーフィル樹脂の有無、その材質のほか、PoPの側の基板材質、サイズ、厚さ、および反対側面にフリップチップ実装された半導体チップのサイズ、位置、厚さなど、多くの要素およびそれらの相互関係に依存している。
2次実装部の信頼性は、2次実装パッケージ下のPoP側の基板との間にアンダーフィル樹脂を設けることで一般に向上する。また、2次実装パッケージとPoP側基板とを半田ボールを介して接続するのも一般的に信頼性向上に効果がある。これは2次実装パッケージのスタンドオフを大きくするように2次実装部に半田が設けられることでそれに発生する応力が小さくなるからである。しかしながら、前者では、アンダーフィル樹脂の追加によって工程増加、コスト高を招き、後者では、PoPパッケージとしての高さが増加するため、携帯電話等のアプリケーションの場合などのように薄型パッケージを要求される場合に難がある。
なお、本発明に係る半導体装置とは構成が異なるが、PoPの例には、例えば特開2004−15068号公報、国際公開(WO)第01/026155号パンフレットに開示されたものがある。
特開2004−15068号公報 国際公開(WO)第01/026155号パンフレット
本発明は、PoPの半導体装置において、2次実装の信頼性の向上を図ることができる半導体装置を提供することを目的とする。
本発明の一態様に係る半導体装置は、有機材料系基板と、前記有機材料系基板の一方の面の中央にフリップチップ接続された半導体チップと、前記有機材料系基板と前記半導体チップとの間に設けられた第1の樹脂と、前記有機材料系基板の他方の面上でその全体が樹脂封止されることなく、前記フリップチップされた半導体チップに対向する位置を避けて該他方の面上に実装された、BGA(ball grid array)、LGA(land grid array)、またはQFP(quad flat package)の半導体パッケージと、前記有機材料系基板の前記一方の面の、前記半導体チップが位置する領域の周縁領域に設けられた外部接続端子とを具備することを特徴とする。
また、本発明の別の態様に係る半導体装置は、有機材料系基板と、前記有機材料系基板の一方の面のほぼ中央にフリップチップ接続された半導体チップと、接続端子を有し、前記有機材料系基板の他方の面に、前記フリップチップされた半導体チップと重なりが生じるように前記接続端子を介して実装され、該重なりにおける前記接続端子の少なくとも一部が電気的信号の伝送に用いられないダミー端子である半導体パッケージとを具備することを特徴とする。
本発明によれば、PoPの半導体装置において、2次実装の信頼性の向上を図ることができる。
本発明の一態様に係る半導体装置では、有機材料系基板における半導体チップのフリップチップ実装された領域の反対側(真裏)を避けて半導体パッケージが実装されている。半導体チップのフリップチップ実装された領域の有機材料系基板の熱による変形は、シリコンの半導体チップの相対的に小さな熱膨張により規制され、他の領域とは異なる様相を呈する。そこで、半導体チップのフリップチップ実装された領域の反対側(真裏)とそうではない領域とにまたがるように半導体パッケージを2次実装するのではなく、半導体チップのフリップチップ実装された領域の反対側(真裏)を避けて半導体パッケージを2次実装する。これにより、2次実装部の応力発生を抑制することができる。したがって、PoPの半導体装置において、2次実装の信頼性の向上を図ることができる。
本発明の実施態様として、前記半導体パッケージは、複数である、とすることができる。例えば、2つや4つなどとすることができる。半導体パッケージの平面形状は、正方形状に限らず長方形状とすることもできる。
また、実施態様として、前記外部接続端子は、半田ボールを伴っている、とすることができる。フリップチップ接続された半導体チップの高さ分を空間として実装時に確保するように、実装に必要な半田ボールをあらかじめ設けた態様である。
また、実施態様として、前記有機材料系基板と前記半導体パッケージとの間に設けられた第2の樹脂をさらに具備する、としてもよい。樹脂で封止すれば2次実装の信頼性をさらに高めることができる。
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図1は、本発明の一実施形態に係る半導体装置の構成を模式的に示す斜視図である。図1(b)は、図1(a)の反対側面を示す。
図1(a)に示すように、この半導体装置は、有機材料系基板であるガラスエポキシ樹脂配線基板11を有し、その一方の面が半導体パッケージ13a、13bが2次実装される面(2次実装面)になっている。この面の反対側は、そのほぼ中央に半導体チップ14がフリップチップ接続され、フリップチップ接続された半導体チップ14の外側周縁領域は、半田ボール12を伴った外部接続端子になっている。2次実装半導体パッケージ13a、13bは、LGAのパッケージであり、2次実装面に、クリーム半田をリフローさせた接続半田で実装されている。
2次実装半導体パッケージ13a、13bとフリップチップ接続の半導体チップ14との位置関係は、互いに重なりが生じない位置となっている。これは、後述するが、配線基板11の熱変形が半導体チップ14の実装されている領域とそれ以外の領域とで異なり、それらをまたがるように2次実装の半導体パッケージ13a、13bを実装すると、2次実装の信頼性が低下するからである。
なお、図1は模式的な記載であり、実際には、2実装半導体パッケージ13a、13bの端子数は例えば113、外部接続端子である半田ボール12の数は例えば300である。
図2は、図1に示す半導体装置のA−Aa位置における矢視方向の断面図である。図2において、図1中に示した部位と同一のものには同一の符号を付している。この実施形態では、配線基板11は、合計4層の配線パターン11aを有し、その上下両面の必要な領域には、半田レジスト11bのパターンが形成されている。配線パターン11aは必要なところで縦方向の導電体により電気的導通している。また、最外層の配線パターン11aの一部は、半導体チップ14をフリップチップ接続するため、および半導体パッケージ13a、13bを2次実装するためのランドを含んでいる。
半導体チップ14は、その有するパッド上に設けた接続バンプ16により、配線基板11の最外層の配線パターン11aによるランドにフリップチップ接続されている。半導体チップ14と配線基板11との間は、接続の信頼性向上のためアンダーフィル樹脂15により充填されている。一方、2次実装半導体パッケージ13a、13bは、すでに述べたように、クリーム半田をリフローさせた接続半田17により配線基板11に実装されている。
図3は、図1に示した半導体装置の熱変形の態様を模式的に説明する図である。図3において、すでに説明した部位には同一の符号を付しているが、説明の便宜上、2次実装の半導体パッケージ13a、13bの図示を省略している。図3(b)は、図3(a)におけるB−Baで示される1/4部分を仮想的に切り取って示したものである。
図3(b)に示すように、加熱による変形は、半導体チップ14が接続された領域とその周りとで異なることが判明した(数値解析の結果による)。すなわち、半導体チップ14の存在する領域の裏側が凹むような配線基板11の変形になる。このような変形になる理由は、有機材料である配線基板11の方が、シリコンである半導体チップ14より熱膨張しやすいところ、半導体チップ14が実装された領域では半導体チップ14との強固な接続により配線基板11の変形が規制されることによると考えられる。
このような変形が生じるため、半導体チップ14の真裏と真裏ではない領域とにまたがって2次実装の半導体パッケージ13a、13bを実装すると、その2次接続部の接続半田17は、熱サイクルにより、縦方向に大きな応力が発生する。このような縦方向の応力は、半導体パッケージを普通に配線基板に実装した場合は生じないものである(なお、このような普通の実装では、半導体パッケージのより外側の端子(典型的には4隅の端子)ほど大きな応力の発生があり、信頼性低下の原因になることが知られている。ただしこの場合の応力は一般的に横方向(せん断方向)である。)。
上記説明の縦方向応力の新たな発生を軽減するためには、図1、図2に示したように、半導体チップ14の真裏を避けて2次実装半導体パッケージ13a、13bを実装することが効果的である。このように実装すれば、発生段差の小さい領域内に半導体パッケージ13a、13bを実装したことになる。その結果として、半導体パッケージ13a、13bと配線基板11との間にアンダーフィル樹脂を充填しない態様でも、必要な信頼性を確保できる可能性がでてくる。工程の簡略化によりコスト低減が図れる。さらに、2次実装パッケージ13a、13bを半田ボールを介する実装にすれば一般に信頼性向上ができるが、このような態様にしなくても、必要な信頼性を確保できる可能性がでてくる。PoPの半導体パッケージとして薄型化を図ることができ、携帯電話などの小型化が必要な装置への適用として向く。
半導体パッケージ13a、13bは、LGAのほかQFPなどの表面実装タイプのものとするができる。また、実装する数は、必要に応じて1つ以上とすることができる。2次実装の配置としては、図1に示したように、半導体パッケージ13a、13bの辺が、フリップチップ接続された半導体チップ14の辺とほぼ平行であるようにするのが、配線基板11上での配線パターン設計上好ましいがこれに制限はされない。
次に、本発明の別の実施形態に係る半導体装置について図4を参照して説明する。図4は、本発明の別の実施形態に係る半導体装置の構成を模式的に示す断面図である。図4において、すでに説明した図中に登場の構成要素と同一または同一相当のものには同一符号を付す。その部分については説明を省略する。
この実施形態の半導体装置10Aは、2次実装半導体パッケージ13a、13bを、図示するようにその一部が半導体チップ14の真裏に重なるように実装する。この点が上記の実施形態と異なる。このような態様は、すでに説明のように、2次実装部の接続半田17a、17bの一部は接続信頼性の低下したものになる。そこで、この形態では、接続半田17bのように半導体チップ14の真裏に位置するものの少なくとも一部は、電気的信号の伝送に用いられないダミー端子用のものとする。このようにすることで電気的な意味の信頼性確保を図る。
次に、本発明のさらに別の実施形態に係る半導体装置について図5を参照して説明する。図5は、本発明のさらに別の実施形態に係る半導体装置の構成を模式的に示す断面図である。図5において、すでに説明した図中に登場の構成要素と同一または同一相当のものには同一符号を付す。その部分については説明を省略する。
この実施形態の半導体装置10Bは、2次実装パッケージ13a、13bの実装を半田ボール18を介して行う点が図1、図2に示した実施形態と異なる。半田ボール18を介する実装では、単なるクリーム半田のリフローによる接続に比較して、その接続部に発生する応力は、縦方向にも横方向にも単位体積あたりで緩和されたものになる。したがって、さらに信頼性の向上した半導体装置とすることができる。
次に、本発明のさらに別の実施形態に係る半導体装置について図6を参照して説明する。図6は、本発明のさらに別の実施形態に係る半導体装置の構成を模式的に示す断面図である。図6において、すでに説明した図中に登場の構成要素と同一または同一相当のものには同一符号を付す。その部分については説明を省略する。
この実施形態の半導体装置10Cは、2次実装パッケージ13a、13bの実装部において配線基板11との間にアンダーフィル樹脂19を設ける点が図1、図2に示した実施形態と異なる。アンダーフィル樹脂19により接続半田17が外気と遮断されることにより、対環境性が向上し変成して信頼性が低下する可能性を減少できる。したがって、さらに信頼性の向上した半導体装置とすることができる。なお、アンダーフィル樹脂19の適用は、図5に示した実施形態でもさらに信頼性を高めるため採用することができる。
本発明の一実施形態に係る半導体装置の構成を模式的に示す斜視図。 図1に示す半導体装置のA−Aa位置における矢視方向の断面図。 図1に示した半導体装置の熱変形の態様を模式的に説明する図。 本発明の別の実施形態に係る半導体装置の構成を模式的に示す断面図。 本発明のさらに別の実施形態に係る半導体装置の構成を模式的に示す断面図。 本発明のさらに別の実施形態に係る半導体装置の構成を模式的に示す断面図。
符号の説明
10,10A,10B,10C…半導体装置(PoP)、11…ガラスエポキシ樹脂配線基板、11a…配線パターン、11b…半田レジスト、12…半田ボール、13a,13b…2次実装半導体パッケージ、14…半導体チップ、15…アンダーフィル樹脂、16…接続バンプ、17…接続半田、17a…接続半田(正規端子用)、17b…接続半田(ダミー端子用)、18…半田ボール、19…アンダーフィル樹脂。

Claims (4)

  1. 有機材料系基板と、
    前記有機材料系基板の一方の面の中央にフリップチップ接続された半導体チップと、
    前記有機材料系基板と前記半導体チップとの間に設けられた第1の樹脂と、
    前記有機材料系基板の他方の面上でその全体が樹脂封止されることなく、前記フリップチップされた半導体チップに対向する位置を避けて該他方の面上に実装された、BGA、LGA、またはQFPの半導体パッケージと、
    前記有機材料系基板の前記一方の面の、前記半導体チップが位置する領域の周縁領域に設けられた外部接続端子と
    を具備することを特徴とする半導体装置。
  2. 前記半導体パッケージが、複数であることを特徴とする請求項1記載の半導体装置。
  3. 前記有機材料系基板と前記半導体パッケージとの間に設けられた第2の樹脂をさらに具備することを特徴とする請求項1記載の半導体装置。
  4. 前記半導体パッケージが、はんだボールを介して前記有機材料系基板の前記他方の面上に実装されていることを特徴とする請求項1記載の半導体装置。
JP2005070316A 2005-03-14 2005-03-14 半導体装置 Expired - Fee Related JP4557757B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005070316A JP4557757B2 (ja) 2005-03-14 2005-03-14 半導体装置
US11/373,142 US7397132B2 (en) 2005-03-14 2006-03-13 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005070316A JP4557757B2 (ja) 2005-03-14 2005-03-14 半導体装置

Publications (2)

Publication Number Publication Date
JP2006253519A JP2006253519A (ja) 2006-09-21
JP4557757B2 true JP4557757B2 (ja) 2010-10-06

Family

ID=36969975

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005070316A Expired - Fee Related JP4557757B2 (ja) 2005-03-14 2005-03-14 半導体装置

Country Status (2)

Country Link
US (1) US7397132B2 (ja)
JP (1) JP4557757B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573727A (zh) * 2017-03-10 2018-09-25 东芝存储器株式会社 半导体存储装置及其控制方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7545031B2 (en) * 2005-04-11 2009-06-09 Stats Chippac Ltd. Multipackage module having stacked packages with asymmetrically arranged die and molding
US20080093726A1 (en) 2006-10-23 2008-04-24 Francesco Preda Continuously Referencing Signals over Multiple Layers in Laminate Packages
US8063475B2 (en) * 2008-09-26 2011-11-22 Stats Chippac Ltd. Semiconductor package system with through silicon via interposer
JP2013219170A (ja) * 2012-04-09 2013-10-24 Yokogawa Electric Corp 基板装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11154728A (ja) * 1997-09-16 1999-06-08 Matsushita Electric Ind Co Ltd 半導体装置およびその実装体
JP2002252322A (ja) * 2001-02-21 2002-09-06 Sony Corp 電子部品実装基板及びその製造方法
JP2003298001A (ja) * 2002-03-29 2003-10-17 Fujitsu Ltd 電子部品パッケージ
JP2004015068A (ja) * 2003-08-29 2004-01-15 Oki Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1199269C (zh) 1999-10-01 2005-04-27 精工爱普生株式会社 半导体装置及其制造方法和制造装置
JP3798597B2 (ja) 1999-11-30 2006-07-19 富士通株式会社 半導体装置
JP2001203318A (ja) * 1999-12-17 2001-07-27 Texas Instr Inc <Ti> 複数のフリップチップを備えた半導体アセンブリ
US6674172B2 (en) * 2001-05-08 2004-01-06 International Business Machines Corporation Flip-chip package with underfill having low density filler
JP2004023045A (ja) 2002-06-20 2004-01-22 Matsushita Electric Ind Co Ltd 両面実装方法およびチップ実装基板
US6803303B1 (en) * 2002-07-11 2004-10-12 Micron Technology, Inc. Method of fabricating semiconductor component having encapsulated, bonded, interconnect contacts
TWI284395B (en) * 2002-12-30 2007-07-21 Advanced Semiconductor Eng Thermal enhance MCM package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11154728A (ja) * 1997-09-16 1999-06-08 Matsushita Electric Ind Co Ltd 半導体装置およびその実装体
JP2002252322A (ja) * 2001-02-21 2002-09-06 Sony Corp 電子部品実装基板及びその製造方法
JP2003298001A (ja) * 2002-03-29 2003-10-17 Fujitsu Ltd 電子部品パッケージ
JP2004015068A (ja) * 2003-08-29 2004-01-15 Oki Electric Ind Co Ltd 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573727A (zh) * 2017-03-10 2018-09-25 东芝存储器株式会社 半导体存储装置及其控制方法
CN108573727B (zh) * 2017-03-10 2022-03-22 铠侠股份有限公司 半导体存储装置及其控制方法

Also Published As

Publication number Publication date
JP2006253519A (ja) 2006-09-21
US20060202350A1 (en) 2006-09-14
US7397132B2 (en) 2008-07-08

Similar Documents

Publication Publication Date Title
KR101131138B1 (ko) 다양한 크기의 볼 패드를 갖는 배선기판과, 그를 갖는반도체 패키지 및 그를 이용한 적층 패키지
JP3685947B2 (ja) 半導体装置及びその製造方法
JP6033843B2 (ja) 2つ以上のダイのためのマルチダイフェイスダウン積層
US7368821B2 (en) BGA semiconductor chip package and mounting structure thereof
US20090146315A1 (en) Integrated circuit package-on-package stacking system and method of manufacture thereof
TWI419287B (zh) 用於四面扁平無引線封裝之方法及裝置
JP4800625B2 (ja) 積み重ねられたパッケージ間のワイヤボンド相互接続を有する半導体マルチパッケージモジュール及びその形成方法
JP2009506571A (ja) インターポーザー基板に接続するための中間コンタクトを有するマイクロ電子デバイスおよびそれに関連する中間コンタクトを備えたマイクロ電子デバイスをパッケージする方法
WO2012107972A1 (ja) 半導体装置
JP2011166051A (ja) 半導体装置及び半導体装置の製造方法
JP2006522478A (ja) プロセッサ及びメモリパッケージアッセンブリを含む半導体マルチパッケージモジュール
US6552267B2 (en) Microelectronic assembly with stiffening member
US9460938B2 (en) Semiconductor device including a plurality of semiconductor chips, and a cover member with first and second brims
JP4768314B2 (ja) 半導体装置
US20120139109A1 (en) Printed circuit board for semiconductor package configured to improve solder joint reliability and semiconductor package having the same
US11869829B2 (en) Semiconductor device with through-mold via
JP4494240B2 (ja) 樹脂封止型半導体装置
JP4557757B2 (ja) 半導体装置
JP2009238854A (ja) 半導体デバイスの実装構造体及び実装構造体を用いた電子機器
JP2001077294A (ja) 半導体装置
KR102561718B1 (ko) 인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템 및 그 제조 방법
KR100715316B1 (ko) 유연성 회로 기판을 이용하는 반도체 칩 패키지 실장 구조
JP4556671B2 (ja) 半導体パッケージ及びフレキシブルサーキット基板
JP4919689B2 (ja) モジュール基板
KR100612783B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080111

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091023

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091217

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20091217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20091217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100604

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100622

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100720

R150 Certificate of patent or registration of utility model

Ref document number: 4557757

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130730

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130730

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees