CN108573727A - 半导体存储装置及其控制方法 - Google Patents

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Abstract

本发明的实施方式提供一种能够选择所积层的多个存储器芯片的半导体存储装置及其控制方法。实施方式的半导体存储装置具备经由贯通电极而连接的多个核心芯片、连接于核心芯片的IF芯片、及收纳核心芯片与IF芯片且具备与外部装置连接的第1端子的封装。IF芯片具备连接于第1端子的第2端子，从外部装置接收信号。信号为控制核心芯片的多个控制信号中的任一个或多个。第1端子是根据从外部装置供给的控制信号的数量而被分配给控制信号。将从外部装置供给的控制信号的数量加以存储。

Description

半导体存储装置及其控制方法
[相关申请案]
本申请案享有以日本专利申请案2017-46288号(申请日：2017年3月10日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本发明的实施方式涉及一种半导体存储装置及其控制方法。
背景技术
存在将多个存储器芯片收容在一个封装内的半导体存储装置。多个存储器芯片设置在半导体衬底上，且通过硅贯通电极(TSV：Through Silicon Via(硅穿孔))而积层在接口芯片上。
发明内容
本发明的实施方式提供一种能够选择所积层的多个存储器芯片的半导体存储装置及其控制方法。
实施方式的半导体存储装置具备：多个存储器芯片，经由贯通电极而相互连接；接口芯片，连接于多个存储器芯片；及封装，收纳多个存储器芯片与接口芯片，且具备能够与外部装置连接的多个第1端子。接口芯片具备连接于多个第1端子的多个第2端子，能够经由第2端子与第1端子而接收从外部装置供给的信号。信号为用来控制多个存储器芯片的多个控制信号中的任一个或多个。多个第1端子是根据从外部装置供给的控制信号的数量而被分配给第1控制信号。将表示从外部装置供给的控制信号的数量的信息存储在半导体存储装置。
附图说明
图1表示实施方式的半导体存储装置的截面构造的一例。
图2是表示实施方式的半导体存储装置的系统概略构成的一例的框图。
图3表示实施方式的半导体存储装置的IF(InterFace，接口)芯片的焊垫与内部电路的对应关系的一例。
图4(a)及(b)表示实施方式的半导体存储装置的IF芯片中的焊垫与内部电路的配线例。
图5是表示实施方式的半导体存储装置的IF芯片与核心芯片的电路构成的一例的框图。
图6表示能够应用于实施方式的半导体存储装置的芯片构成的一例。
图7表示芯片构成A中的封装衬底的引脚分配例。
图8表示芯片构成B中的封装衬底的引脚分配例。
图9表示芯片构成C中的封装衬底的引脚分配例。
图10表示芯片构成D中的封装衬底的引脚分配例。
图11表示芯片构成E中的封装衬底的引脚分配例。
图12是表示实施方式中的芯片构成设定的一例的流程图。
图13是表示芯片构成设定所使用的参数设定序列Set Feature(设置特征)的一例的时序图。
图14是表示第2实施方式中的芯片构成设定的一例的流程图。
图15是表示第3实施方式的半导体存储装置的I/O(Input/Output，输入/输出)控制电路内的ZQ(Zero Quotient，零商)校准电路的一例的框图。
图16是表示ZQ校准电路内的第1上拉电路的一例的电路图。
图17是表示ZQ校准电路内的第2上拉电路的一例的电路图。
图18是表示ZQ校准电路内的下拉电路的一例的电路图。
图19是表示ZQ校准动作的一例的时序图。
图20表示利用ZQ校准结果来修正接通电阻/终端电阻的I/O电路的一例。
图21是表示ZQ校准动作的一例的流程图。
图22(a)及(b)是表示以相同指令来选择模式的示例中的第1模式的情况下的ZQ校准动作的一例的时序图。
图23(a)及(b)是表示以相同指令来选择模式的示例中的第2模式的情况下的ZQ校准动作的一例的时序图。
图24(a)及(b)是表示以不同指令来选择模式的示例中的第1模式的情况下的ZQ校准动作的一例的时序图。
图25(a)及(b)是表示以不同指令来选择模式的示例中的第2模式的情况下的ZQ校准动作的一例的时序图。
图26表示IF芯片及/或核心芯片内的寄存器的内容的一例。
图27是表示参数读取序列Get Feature(获取特征)的一例的时序图。
图28是用来对时延进行说明的时序图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，公开仅为一例，发明不受以下实施方式中所记载的内容限定。本领域技术人员能够容易地想到的变化当然包含在公开的范围内。为了使说明更加明确，在附图中，也存在将各部分的尺寸、形状等相对于实际的实施形态进行变更而示意性地表示的情况。在多个附图中，也存在对相对应的要素标注相同的参照数字，并省略详细说明的情况。此外，在以下的说明中，“连接”不仅意为直接连接，也意为经由其他元件而连接的情况。
(第1实施方式)
[截面构造]
图1是表示第1实施方式的半导体存储装置的概略构成的一例的剖视图。图1表示8片半导体芯片的积层状态，但积层数并不限定于8，可为2以上的任意数量。所积层的芯片并不限定于存储器芯片，也可以为逻辑电路或处理器等芯片。在以下的说明中，半导体存储器以NAND(Not AND，与非)型闪存为例，但并不限定于此，也可以为NOR(Not OR，或非)型闪存、DRAM(Dynamic Random Access Memory，动态随机存储器)、FRAM(注册商标)(Ferroelectric Random Access Memory，铁电随机存储器)、MRAM(MagnetoresistiveRandom Access Memory，磁阻式随机存储器)、PCRAM(Phase Change Random AccessMemory，相变随机存储器)等任一种存储器。半导体存储装置包含接口芯片(以下称为IF芯片)14与核心芯片18-0～18-7。各核心芯片18-0～18-7为包含NAND型闪存的存储器芯片。在无需对核心芯片18-0～18-7加以区分的情况下，称为核心芯片18。
在包含BT(Bismaleimide-Triazine，双马来酰亚胺三嗪)树脂等的封装衬底12的上部配置IF芯片14。封装衬底12是具备成为与外部机器连接的端子的多个焊料球(也称为焊料凸块)22的BGA(Ball Grid Array，球栅阵列)衬底。在图1中虽省略影线，但在封装衬底12与IF芯片14之间填充模具树脂等密封树脂20。此外，IF芯片14也可以不经由密封树脂20而直接配置在封装衬底12上。IF芯片14能够与核心芯片18进行通信，并且也能够与控制器(图2中表示)进行通信。例如，IF芯片14能够将从控制器供给的指令、数据、地址等发送到核心芯片18，或将从核心芯片18接收到的数据向控制器发送。例如，在将半导体存储装置应用于SSD(Solid State Drive，固态驱动器)的情况下，控制器为SSD控制器，控制器连接于主机机器，且从主机机器输出指令、数据、地址。此外，也可以代替IF芯片而使用进行核心芯片18的读写控制的控制器芯片。
在IF芯片14的上部配置核心芯片18-0～18-7的积层体。在相邻的2片核心芯片18之间设置着用来确保间隔的间隔件46。间隔件46可使用具有接着性的绝缘性树脂，例如环氧树脂、聚酰亚胺树脂、丙烯酸系树脂、酚系树脂或苯并环丁烯树脂。在核心芯片18形成着正面配线与背面配线，核心芯片18是以形成正面配线的面成为下侧(面朝下)的朝向积层。
最上方的核心芯片18-0的上侧的面(形成背面配线的面)经由接着剂34而接着于支撑板32。接着剂34可使用绝缘性树脂，也可以使用模片粘贴膜。支撑板32用来防止在对核心芯片18的积层体进行处理时核心芯片18因机械应力而被破坏，例如也可以使用引线框架等金属板。支撑板32的材料也可以为Cu、42合金(Fe-Ni系合金)。
在最上方的核心芯片18-0以外的核心芯片18-1～18-7设置多个硅贯通电极(以下，简称为贯通电极)42。虽省略图示，但贯通电极42利用侧壁绝缘膜而与核心芯片18绝缘。贯通电极42的材料可使用Cu、Ni或Al等。核心芯片18包含形成存储单元的单元区域、及形成读出放大器、解码器等的周边区域。贯通电极42也可以设置在周边区域。
核心芯片18-1～18-7的贯通电极42是经由焊料球44而连接于上侧的核心芯片18-0～18-6的贯通电极。由此，核心芯片18-1～18-7的位于相同位置的贯通电极42相互连接，从而核心芯片18-0～18-7通过贯通电极42与焊料球44而相互连接。
在最下方的核心芯片18-7的下侧的面(形成正面配线的面)设置再配线层30。在封装衬底12的上侧表面设置配线层24。在再配线层30与配线层24之间设置焊料球26。在图1中，IF芯片14在上侧的芯片表面具备成为端子的多个焊垫(图3中表示)，多个焊垫是经由多个焊料球28、例如焊料球28-1、28-2、28-3等而连接于再配线层30。
IF芯片14经由焊料球28-1、再配线层30而连接于核心芯片18的积层体。IF芯片14经由焊料球28-2、28-3、再配线层30、焊料球26、配线层24、配线23、焊料球22而电连接于控制器(图2中表示)。核心芯片18的积层体经由再配线层30、焊料球26、配线层24、配线23、焊料球22而电连接于控制器。来自控制器的电压也可以不经由IF芯片14而直接供给至核心芯片18。
所述构造体配置在填充密封树脂20的树脂封装36内。树脂封装36也可以由与密封树脂20相同的材料构成。
[系统概略构成]
图2是表示包含如图1所示的半导体存储装置的系统的概略构成的一例的框图。系统包含主机机器102及存储器系统100。存储器系统100包含：半导体存储装置，包含所积层的多个(此处为16个)核心芯片108-0～108-15及IF芯片106；以及控制器108。核心芯片108-0～108-15为相同构造，在不对它们加以区分的情况下称为核心芯片108。IF芯片106控制核心芯片108的写入/读出，并且也控制核心芯片108与控制器104的通信。存储器系统100的接口采用以时钟信号的上升与下降来进行数据的输入输出的双数据速率(DDR，Double DataRate)。
控制器104经由主机接口而连接于主机机器102。主机接口是由应用存储器系统100的应用系统决定。例如，在将存储器系统100应用于SSD(Solid-State Drive)的情况下，作为主机接口，使用SAS(Serial Attached SCSI，串行连接的SCSI)、SATA(Serial ATA，串行ATA)、PCIe(Programmable Communications Interface，可编程通信接口)等，在将存储器系统100应用于USB(Universal Serial Bus，通用串行总线)存储器等的情况下，使用USB作为主机接口，在将存储器系统100应用于MMC(Multi-Media Card，多媒体卡)的情况下，使用MMC标准的接口作为主机接口，在将存储器系统100应用于SD卡(Secure Digital Card，安全数字卡)的情况下，使用SD存储器标准的接口作为主机接口。
控制器104在根据从主机机器102供给的要求信号而对核心芯片108写入数据的情况下，将该数据及控制信号经由作为信号传送路径的信道供给至IF芯片106。另外，控制器104经由信道从IF芯片106接收从核心芯片108读出的数据及控制信号。控制器104与IF芯片106之间的信道并不限定于单个，也存在有多个的情况。此处，信道数可使用多个(例如2个)。在存在多个信道的情况下，与多个核心芯片的每一个相对应的信道是根据用户所要求的规格决定的。
控制器104基于从主机机器102接收到的数据、指令、地址而经由IF芯片106控制核心芯片108。控制器104产生各种指令并输出到IF芯片106。IF芯片106与图1所示的IF芯片14相对应，核心芯片108与图1所示的核心芯片18相对应。
在控制器104与IF芯片106之间，通信I/O信号DQ0～DQ7、差动(或者也称为互补)数据选通信号DQS、DQSn、多个芯片使能信号、例如芯片使能信号CEn0～CEn3、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、差动(或者互补)读取使能信号RE、REn、写入保护信号WPn、多个就绪/忙碌信号、例如就绪/忙碌信号R/Bn0～R/Bn3。I/O信号DQ0～DQ7包含指令、地址、数据等。在不对I/O信号DQ0～DQ7加以区分的情况下称为I/O信号DQx。为了实现处理的高速化，而将数据选通信号与读取使能信号设为差动信号，但也可以与其他信号同样为单端信号。在实施方式中，能够使用下述参数设定序列Set Feature在用户侧指定是差动信号还是单端信号。在不对个别的芯片使能信号CEn0～CEn3、就绪/忙碌信号R/Bn0～R/Bn3加以区分的情况下，分别称为芯片使能信号CEnx、就绪/忙碌信号R/Bnx。将个别的芯片使能信号CEn的数量设为3，且将就绪/忙碌信号R/Bn的数量设为3，但并不限定于3，两者也可以为不同数量。
信号有高态有效(正逻辑)信号与低态有效(负逻辑)信号。低态有效信号通常如本说明书所随附的附图所示那样，一般对表示信号的记号标注上划线(或上横线)来表达，但在本说明书中，为了便于说明，在记号之后标注n来表达。例如，芯片使能信号CEn意为在核心芯片108使能时成为低电平(激活)，在去能时成为高电平(去激活)的负逻辑的信号。通常使用正逻辑或负逻辑的任一信号，但数据选通信号与读取使能信号是使用两逻辑的互补信号。
控制器104与IF芯片106之间的两个信道的信号传送路径分别通信所述信号。IF芯片106具备两个信道大小的接口。在使用两个信道的情况下，IF芯片106能够在控制器104的控制之下指定与每个核心芯片相对应的信道。IF芯片106具备连接用于ZQ(Zero Quotient，零商)校准的外部电阻的RZQ端子。ZQ校准将在第3实施方式中进行详细说明。从控制器104将电压Vref供给至IF芯片106。但是，IF芯片106也可以在内部产生电压Vref。在实施方式中，能够使用Set Feature序列在用户侧指定内部产生或外部输入。
[IF芯片]
图3表示IF芯片106的焊垫与内部电路的对应关系的一例。焊垫与内部电路设置在每个信道。
首先，对第1信道CH0进行说明。I/O电路62-0～62-7分别具有焊垫Pa与输入接收器IR。在不对I/O电路62-0～62-7加以区分的情况下，称为I/O电路62。焊垫Pa对控制器104输入输出第1信道CH0的I/O信号DQx。输入接收器IR接收从控制器104的第1信道CH0经由焊垫Pa而输入的I/O信号。焊垫Pa形成于IF芯片106的芯片表面(图1的IF芯片14的与焊料球28接触的表面)。
DQS电路64、DQSn电路66具有焊垫Pa及输入接收器IR。焊垫Pa能够对控制器104分别输入输出第1信道CH0的数据选通信号DQS、DQSn。输入接收器IR接收分别经由焊垫Pa而输入的数据选通信号DQS、DQSn。
DQSn电路68、REn电路70具有焊垫Pa及输入接收器IR。焊垫Pa对控制器104分别输入输出第1信道CH0的读取使能信号RE、REn。输入接收器IR接收经由焊垫Pa而输入的读取使能信号RE、REn。
第1信道CH0的数据输入用锁存器DIN通过配线而与I/O电路62-0～62-7、DQS电路64、DQSn电路66的各输入接收器IR连接。
6个控制电路72-1～72-6具有焊垫Pa及输入接收器IR。焊垫Pa对控制器104分别输入输出第1信道CH0的控制信号。输入接收器IR接收经由这些焊垫Pa而输入的信号。
控制电路72-1输入输出芯片使能信号CEnx，控制电路72-2输入输出指令锁存使能信号CLE，控制电路72-3输入输出地址锁存使能信号ALE信号，控制电路72-4输入输出写入使能信号WEn，控制电路72-5输入输出写入保护信号WPn，控制电路72-6输入输出就绪/忙碌信号R/Bnx。在不对控制电路72-0～72-7加以区分的情况下，称为控制电路72。
如上所述，由于芯片使能信号CEnx包含4个个别的芯片使能信号CEn0～CEn3，因此虽然在图3中示出一个，但控制电路72-1具有4个焊垫Pa。由于就绪/忙碌信号R/Bnx包含4个个别的就绪/忙碌信号R/Bn0～R/Bn3，因此虽然在图3中示出一个，但控制电路72-6具有4个焊垫Pa。
在焊垫Pa之上形成未图示的微凸块(与图1的焊料球28-2、28-3对应)，经由这些微凸块而将IF芯片106与控制器104电连接。IF芯片106与核心芯片108是经由配置在微凸块区域76-1～76-3(与图1的焊料球28-1对应)的微凸块(未图示)而电连接。
关于第2信道CH1，也同样地设置着焊垫Pa、输入接收器IR、及各电路。
图4表示IF芯片106的焊垫配线的示例。图4(a)是关于向核心芯片108的输入IF，表示I/O电路62-0～62-7的输入接收器IR与数据输入用锁存器DIN的配线。I/O电路62-0～62-7的焊垫Pa与输入接收器IR是通过8比特的焊垫配线而连接。输入接收器IR与数据输入用锁存器DIN是通过8比特的配线而连接。
对数据输入用锁存器DIN输入从控制器104发送的数据选通信号DQS、DQSn作为触发信号。数据输入用锁存器DIN连接于与微凸块区域76-1、76-2对应的焊垫Pb，基于所输入的触发信号DQS、DQSn对由I/O电路62-0～62-7的输入接收器IR所接收的I/O信号DQx进行锁存。
被数据输入用锁存器DIN锁存后的数据经由配置在微凸块区域76-1、76-2的焊垫Pb而输出到核心芯片108。对核心芯片108输出8×m比特(m为任意的整数)的数据。
图4(b)表示自核心芯片108的输出IF的焊垫配线。RE电路68的焊垫Pa与RE电路68的输入接收器IR是通过1比特的焊垫配线而连接。RE电路68的输入接收器IR与I/O电路62-0～62-7的多工器MUX是通过1比特的内部配线而连接。I/O电路62-0～62-7的多工器MUX连接于配置在微凸块区域76-1、76-2的焊垫Pb，并且经由8比特的焊垫配线而连接于I/O电路62-0～62-7的焊垫Pa。多工器MUX基于来自RE电路68的输入接收器IR的读取使能信号RE而选择来自核心芯片108的读出数据。从核心芯片108输出例如8×n比特(n为任意的整数)的数据。
虽然未图示，但基于来自RE电路68的输入接收器IR的读取使能信号RE，在DQS电路64、DQSn电路66内的多工器中，产生数据选通信号DQS、DQSn。所产生的数据选通信号DQS、DQSn经由DQS电路64及DQSn电路66的焊垫Pa而输出到控制器104。由I/O电路62-0～62-7的多工器MUX所选择的读出数据经由利用预驱动器予以驱动的输出驱动器，并使用在IF芯片106中产生的数据选通信号DQS、DQSn的下降而以双数据速率经由I/O电路62-0～62-7的焊垫Pa输出到控制器104。
[IF芯片与核心芯片的电路构成]
图5是表示IF芯片106与核心芯片108的电路构成的一例的框图。图5表示与控制器104的信道为一个信道，且核心芯片108为一个芯片的示例。为了与图2相对应，图5的IF芯片106的构成有两个信道大小，核心芯片108的构成有16个芯片大小。寄存器122、存储器控制电路124分别被分割为两个，第1寄存器、第1存储器控制电路配置在IF芯片106，第2寄存器、第2存储器控制电路配置在核心芯片108。与IF芯片106的动作相关的信息存储在第1寄存器，与核心芯片108的动作相关的信息存储在第2寄存器。电压产生电路126配置在IF芯片106内，产生IF芯片106内所必需的电压及核心芯片108所必需的电压的一部分。存储器控制电路124是依照寄存器122配置。基于第1寄存器所存储的信息的控制是由第1存储器控制电路执行，基于第2寄存器所存储的信息的控制是由第2存储器控制电路执行。
从控制器104供给的电压Vref是用来判定输入信号为H(High level，高电平)还是L(Low level，低电平)的基准电压。IF芯片106、核心芯片108所必需的各种电源电压Vpp、VccQ、VssQ、Vcc、Vss是从外部直接供给。
IF芯片106包含输入输出(I/O)控制电路112、逻辑控制电路114、就绪/忙碌电路116、及MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管118。就绪/忙碌电路116、MOS晶体管118与多个就绪/忙碌信号R/Bn0～R/Bn3相对应地包含多个就绪/忙碌电路116-0～116-3、及MOS晶体管118-0～118-3。I/O控制电路112与图3的I/O电路62、DQS电路64、DQSn电路66相对应，包含用于ZQ校准的RZQ端子及Vref端子，且输入输出I/O信号DQx、数据选通信号DQS、DQSn。逻辑控制电路114与图3的控制电路72、RE电路68、REn电路70相对应，输入输出芯片使能信号CEnx、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、写入保护信号WPn、就绪/忙碌信号R/Bnx、读取使能信号RE、REn。I/O控制电路112与逻辑控制电路114相互连接，相互通信所必需的信息。
核心芯片108包含列地址缓冲器138、列地址解码器136、读出放大器134、存储单元阵列132、行地址缓冲器144、及行地址解码器142。于写入数据时，将I/O信号DQx、数据选通信号DQS、DQSn从控制器104输入到I/O控制电路112。I/O控制电路112将所输入的I/O信号DQx、数据选通信号DQS、DQSn传输到寄存器122。数据选通信号DQS、DQSn是用来决定数据写入的时序的信号。在读出数据时，将从寄存器122输出的I/O信号DQx、数据选通信号DQS、DQSn输入到I/O控制电路112。I/O控制电路112将所输入的I/O信号DQx、数据选通信号DQS、DQSn传输到控制器104。控制器104将数据与数据选通信号DQS、DQSn同步地读出。
存储单元阵列132包含众所周知的NAND型闪存单元。虽然未图示，但NAND型闪存单元包含在行方向上排列的多个存储单元模块。存储单元模块包含存储单元，该存储单元包含呈阵列状地配置的多个MOS晶体管。存储单元具备包含控制栅极及电荷累积层的积层栅极，将数据非易失地保存。各列的存储单元串联地连接，而构成单元串。各列的单元串的一端(例如存储单元的漏极侧)经由第1选择MOS晶体管而连接于位线。位线连接于读出放大器134。所有单元串的另一端(例如存储单元的源极侧)经由第2选择MOS晶体管而共通地连接于源极线。所有第1选择MOS晶体管的栅极共通连接于第1选择栅极线。所有第2选择MOS晶体管的栅极共通连接于第2选择栅极线。各行的存储单元的栅极共通连接于字线。第1、第2选择栅极线、字线连接于行地址解码器142。
存储单元阵列132包含ROM(Read Only Memory，只读存储器)保险丝区域146。
寄存器122保存用来控制基于指令而执行的序列的各种表格。寄存器122保存I/O信号DQx中所包含的指令、地址、数据。寄存器122将地址传输到列地址缓冲器138、行地址缓冲器144、读出放大器134，且将指令传输到存储器控制电路124。
行地址解码器142将保存在行地址缓冲器144的行地址解码，并选择存储单元阵列132的第1、第2选择栅极线及字线。列地址解码器142将保存在列地址缓冲器144的列地址解码，并选择存储单元阵列132的位线。
读出放大器134在写入数据时将保存在寄存器122的数据写入到所选择的存储单元。读出放大器134在读出数据时经由位线从所选择的存储单元读出数据。
连接于存储器控制电路124的就绪/忙碌电路116的输出连接于漏极或源极接地的MOS晶体管118的栅极。从MOS晶体管118的源极或漏极将就绪/忙碌信号R/Bnx输出到控制器104。就绪/忙碌电路116通过信号R/Bnx对控制器104通知核心芯片108的状态。就绪/忙碌信号R/Bnx在核心芯片108为就绪状态(受理来自外部的命令的状态)时成为高电平(激活)，在忙碌状态(不受理来自外部的命令的状态)时成为低电平(去激活)。
[芯片构成]
根据本实施方式，所积层的多个核心芯片108是通过多个芯片使能信号CEn与多个芯片地址的组合来选择。芯片地址是与芯片使能信号一同用来选择芯片的信号。通过对芯片使能信号成为有效的多个核心芯片赋予芯片地址，而能够选择任一核心芯片。例如，如果使用4个芯片使能信号CEn0～CEn3，那么利用4个芯片地址来选择16个核心芯片108，如果使用2个芯片使能信号CEn0、CEn1，那么利用8个芯片地址来选择16个核心芯片108，或者，如果使用1个芯片使能信号CEn0，那么利用16个芯片地址来选择16个核心芯片108。存储器系统中所使用的芯片使能信号CEn的数量如下文所述那样能够进行变更。
例如，在针对每个核心芯片108芯片地址不同的情况下，即使芯片使能信号CEn共通，也能够选择性地使所期望的核心芯片使能。在多个核心芯片的芯片地址相同的情况下，通过针对每个核心芯片改变芯片使能信号CEn，而能够选择性地使所期望的核心芯片使能。
存储器系统中所使用的就绪/忙碌信号R/Bn的数量也能够变更。
另外，控制器104与IF芯片106之间能够以一个信道或两个信道进行通信，通信信道数也能够变更。
这样，各核心芯片108能够通过利用与控制器105的通信信道数、所使用的芯片使能信号数、所使用的就绪/忙碌信号数、及所使用的芯片地址数的组合，而选择性地进行选择。在本说明书中，将这些组合定义为芯片构成(Chip configuration)。此外，由于所使用的芯片地址数是基于所使用的芯片使能信号数及所使用的就绪/忙碌信号数决定的，所以也可以不包含在芯片构成中。核心芯片108是以与芯片构成相应的形态被选择。芯片构成例如包含信道数、芯片使能信号数、就绪/忙碌信号数，可考虑各种组合。此处，取将信道数设为2且将芯片使能信号数与就绪/忙碌信号数设为4的情况下的代表性的5个芯片构成为例进行说明。此外，芯片构成也可以包含芯片使能信号数、就绪/忙碌信号以外的控制信号。
图6表示各芯片构成中各核心芯片108与信道CH、芯片使能信号CEn、就绪/忙碌信号R/Bn、芯片地址CA的关系。就绪/忙碌信号在其他图中标示为“R/B”，但在图6中出于方便而标示为“RB”。在图6中，信号是正逻辑还是负逻辑并不重要，因此省略表示负逻辑的n的标示。
在芯片构成A中，信道数为2，芯片使能信号数为4，就绪/忙碌信号数为4。具体来说，核心芯片108-0、108-2、108-4、108-6、108-8、108-10、108-12、108-14与第1信道CH0对应，核心芯片108-1、108-3、108-5、108-7、108-9、108-11、108-13、108-15与第2信道CH1对应。对核心芯片108-0、108-4、108-8、108-12分配芯片使能信号CE0与就绪/忙碌信号RB0，对核心芯片108-1、108-5、108-9、108-13分配芯片使能信号CE1与就绪/忙碌信号RB1，对核心芯片108-2、108-6、108-10、108-14分配芯片使能信号CE2与就绪/忙碌信号RB2，对核心芯片108-3、108-7、108-11、108-15分配芯片使能信号CE3与就绪/忙碌信号RB3。对核心芯片108-0～108-3分配芯片地址CA0，对核心芯片108-4～108-7分配芯片地址CA1，对核心芯片108-8～108-11分配芯片地址CA2，对核心芯片108-12～108-15分配芯片地址CA2。
在芯片构成B中，使用信道数为2，芯片使能信号数为2，就绪/忙碌信号数为2。具体来说，核心芯片108-0、108-2、108-4、108-6、108-8、108-10、108-12、108-14与第1信道CH0对应，核心芯片108-1、108-3、108-5、108-7、108-9、108-11、108-13、108-15与第2信道CH1对应。对核心芯片108-0、108-2、108-4、108-6、108-8、108-10、108-12、108-14分配芯片使能信号CE0与就绪/忙碌信号RB0，对核心芯片108-1、108-3、108-6、108-7、108-9、108-11、108-13、108-15分配芯片使能信号CE1与就绪/忙碌信号RB1。对核心芯片108-0、108-1分配芯片地址CA0，对核心芯片108-2、108-3分配芯片地址CA1，对核心芯片108-4、108-5分配芯片地址CA2，对核心芯片108-6、108-7分配芯片地址CA3，对核心芯片108-8、108-9分配芯片地址CA4，对核心芯片108-10、108-11分配芯片地址CA5，对核心芯片108-12、108-13分配芯片地址CA6，对核心芯片108-14、108-15分配芯片地址CA7。
在芯片构成C中，使用信道数为1，芯片使能信号数为4，就绪/忙碌信号数为4。具体来说，核心芯片108-0～108-15与第1信道CH0对应。对核心芯片108-0、108-4、108-8、108-12分配芯片使能信号CE0与就绪/忙碌信号RB0，对核心芯片108-1、108-5、108-9、108-13分配芯片使能信号CE1与就绪/忙碌信号RB1，对核心芯片108-2、108-6、108-10、108-14分配芯片使能信号CE2与就绪/忙碌信号RB2，对核心芯片108-3、108-7、108-11、108-15分配芯片使能信号CE3与就绪/忙碌信号RB3。对核心芯片108-0～108-3分配芯片地址CA0，对核心芯片108-4～108-7分配芯片地址CA1，对核心芯片108-8～108-11分配芯片地址CA2，对核心芯片108-12～108-15分配芯片地址CA2。
在芯片构成D中，使用信道数为1，芯片使能信号数为2，就绪/忙碌信号数为2。具体来说，核心芯片108-0～108-15与第1信道CH0对应。对核心芯片108-0、108-2、108-4、108-6、108-8、108-10、108-12、108-14分配芯片使能信号CE0与就绪/忙碌信号RB0，对核心芯片108-1、108-3、108-5、108-7、108-9、108-11、108-13、108-15分配芯片使能信号CE1与就绪/忙碌信号RB1。使用对核心芯片108-0、108-1分配芯片地址CA0，对核心芯片108-2、108-3分配芯片地址CA1，对核心芯片108-4、108-5分配芯片地址CA2，对核心芯片108-6、108-7分配芯片地址CA3，对核心芯片108-8、108-9分配芯片地址CA4，对核心芯片108-10、108-11分配芯片地址CA5，对核心芯片108-12、108-13分配芯片地址CA6，对核心芯片108-14、108-15分配芯片地址CA7。
在芯片构成E中，使用信道数为1，芯片使能信号数为1，就绪/忙碌信号数为1。具体来说，核心芯片108-0～108-15与第1信道CH0对应。对核心芯片108-0～108-15分配芯片使能信号CE0、就绪/忙碌信号RB0。对核心芯片108-0～108-15分别分配芯片地址CA0～CA15。
在封装衬底12，沿行A～行U、且沿列1～列13设置多个、例如152个焊料球，各焊料球的引脚分配是根据芯片构成决定的。图7～图11分别表示芯片构成A～E中的封装衬底12的引脚分配例。列7未形成焊料球。行U侧的区域为第1信道CH0的区域，行A侧的区域为第2信道CH1的区域，列1～列6为止，行A～行H为第2信道CH1的区域，行J～行U为第1信道CH0的区域，列8～列13为止，行A～行J为第2信道CH1的区域，行K～行U为第1信道CH0的区域。在图7～图11中，就绪/忙碌信号也与其他图中不同，出于方便标示为“RB”。在图7～图11中，信号为正逻辑还是负逻辑也并不重要，因此省略了表示负逻辑的n的标示。
图7所示的引脚分配与芯片构成A相对应。在本引脚分配中，对第1信道CH0区域的焊料球分配I/O信号DQx-0、2个芯片使能信号CE0、CE2、2个就绪/忙碌信号RB0、RB2。RZQ0是连接用于第1信道的ZQ校准的外部电阻的球。对第2信道CH1的区域的焊料球分配I/O信号DQx-1、2个芯片使能信号CE1、CE3、2个就绪/忙碌信号RB1、RB3。RZQ1是连接用于第2信道的ZQ校准的外部电阻的球。对未记载信号名的白圈的球分配其他控制信号、各种电源、NU、NC。其他控制信号包含指令锁存使能信号CLE、地址锁存使能信号ALE信号、写入使能信号WEn、写入保护信号WPn等。各种电源包含Vpp、VccQ、VssQ、Vcc、Vss等。NU(not usage，非使用)是在封装内部接地或连接于电源、或者用作测试信号的端子，是用户要求不进行任何连接的焊料球。NC(non-connection，非连接)是在封装内部未进行任何连接的端子，为了防止误动作而设为开路。
图8所示的引脚分配与芯片构成B相对应。芯片构成B与芯片构成A相比，芯片使能信号与就绪/忙碌信号的数量不同。在芯片构成A中，每一个信道的芯片使能信号与就绪/忙碌信号的数量为2，但在芯片构成B中分别为1。在芯片构成B的引脚分配中，将图7所示的芯片构成A的引脚分配中被分配第1信道CH0的芯片使能信号CE2的行K列6的焊料球、被分配就绪/忙碌信号RB2的行J列6的焊料球、被分配第2信道CH1的芯片使能信号CE3的行H列8的焊料球、及被分配就绪/忙碌信号RB3的行J列8的焊料球设为NU端子。
由于芯片构成C、D、E不使用第2信道CH1，所以在芯片构成C、D、E的引脚分配中，将芯片构成A、B中被分配信号的第2信道CH1的区域的焊料球设为NU端子。
图9所示的引脚分配与芯片构成C相对应。在本引脚分配中，对第1信道CH0的区域的焊料球分配I/O信号DQx-0、2个芯片使能信号CE0、CE2、2个就绪/忙碌信号RB0、RB2。
图10所示的引脚分配与芯片构成D相对应。芯片构成D相对于芯片构成C，芯片使能信号与就绪/忙碌信号的数量不同。在芯片构成C中芯片使能信号与就绪/忙碌信号的数量分别为4，但在芯片构成D中分别为2。在芯片构成D的引脚分配中，对图9所示的芯片构成C的引脚分配中在第1信道CH0的区域被分配芯片使能信号CE2的行K列6的焊料球分配芯片使能信号CE1，对被分配就绪/忙碌信号RB2的行J列6的焊料球分配就绪/忙碌信号RB1。
图11所示的引脚分配与芯片构成E相对应。芯片构成E相对于芯片构成D，芯片使能信号与就绪/忙碌信号的数量不同。在芯片构成D中芯片使能信号与就绪/忙碌信号的数量分别为2，但在芯片构成E中分别为1。在芯片构成E的引脚分配中，将芯片构成D的引脚分配中在第1信道CH0的区域被分配芯片使能信号CE1的行K列6的焊料球、及被分配就绪/忙碌信号RB1的行J列6的焊料球设为NU端子。
[芯片构成设定动作]
在设计存储器系统时，芯片构成是按照用户所要求的规格而决定，控制器104根据该芯片构成而向IF芯片106发送信号。信号是经由封装衬底12而传送到IF芯片106。封装衬底12的各焊料球22连接于IF芯片的各焊垫。封装衬底12的焊料球22的引脚分配根据芯片构成而改变。例如，存在如下情况：在某一芯片构成中未被分配信号的焊料球22在另一芯片构成中被分配信号、例如芯片使能信号。控制器104由于识别封装衬底12的焊料球22的引脚分配，所以能够对于封装衬底12的指定的焊料球22收发与芯片构成相对应的信号，但由于IF芯片106不识别芯片构成，所以在芯片构成发生变化的情况下，无法准确地识别信号。在本实施方式中，当用户接通半导体存储装置的电源时，从控制器104对IF芯片106发送如图6所示的表示芯片构成的信息(以下称为芯片构成信息)，从而IF芯片106能够根据芯片构成信息而进行动作。将其称为芯片构成的设定。
图12是表示设定芯片构成的动作的一例的流程图。当接通存储器系统100的电源时，电源电压Vpp、VccQ、VssQ、Vcc、Vss上升。此外，默认的芯片构成设为图11的芯片构成E。
S16中，控制器104将芯片使能信号CEn0设为低电平(激活)，将复位指令(FFh)经由第1信道CH0供给到IF芯片106，执行通电复位。
S20中，控制器104执行被称为Set Feature的参数设定序列。在NAND型闪存中，存在为了使存储器的功能有效化而设定参数的被称为Set Feature的参数设定序列、及用来读出表示存储器的功能的有效化、无效化状况的参数的被称为Get Feature的参数读出序列。这些序列例如是用于使高速数据传输用读取使能信号RE、REn等的输入有效化等。
在图13中表示Set Feature序列的一例。将芯片使能信号CEn0激活，并且将指令锁存使能信号CLE与地址锁存使能信号ALE去激活，将写入使能信号WEn去激活，将读取使能信号RE激活。此后，将指令锁存使能信号CLE与写入使能信号WEn激活，利用I/O信号DQx传送“EFh”。与指令锁存使能信号CLE的下降及写入使能信号WEn的上升同步地，I/O信号DQx的“EFh”作为指令被IF芯片106取入。指令EFh表示开始Set Feature序列的指令。Set Feature序列使数据W-B0、W-B1、W-B2、W-B3写入到寄存器122的地址“XXh”。
将地址锁存使能信号ALE与写入使能信号WEn激活，利用I/O信号DQx传送“XXh”。与写入使能信号WEn的上升同步地，I/O信号DQx的“XXh”作为地址被IF芯片106取入。其后，将地址锁存使能信号ALE去激活，利用I/O信号DQx传送W-B0、W-B1、W-B2、W-B3。与数据选通信号DSQ、DSQn的转换同步地I/O信号DQx的W-B0、W-B1、W-B2、W-B3作为数据被IF芯片106取入，而在寄存器122的地址“XXh”写入数据W-B0、W-B1、W-B2、W-B3。
地址“XXh”表示存储寄存器122的芯片构成信息的地址，例如也可以是B0h(参照图26)。数据W-B0、W-B1、W-B2、W-B3表示芯片构成信息(信道数、芯片使能信号数、就绪/忙碌信号数)。数据W-B0、W-B1、W-B2、W-B3分别为DQ[7：0]的8比特。例如，在分别以2比特表达信道数、芯片使能信号数、就绪/忙碌信号数的情况下，如图26所示，也可以地址B0h的最初的数据B0的DQ[1：0]表示信道数，DQ[3：2]表示芯片使能信号数，DQ[5；4]表示就绪/忙碌信号数。
根据以上所述，利用Set Feature序列在寄存器122中存储芯片构成信息。此后，IF芯片106能够识别封装衬底12的端子构成是图7～图11中的哪一个，从而能够按照图6所示的芯片构成A～E中的任一个来选择核心芯片108-1～108-15。
返回到图12。S28中，控制器104执行另一Set Feature序列，将与转换DDR相关的参数写入到寄存器122的地址、例如02h(参照图26)。与转换DDR相关的参数包含表示基准电压Vref的内部产生/外部输入的切换、数据选通信号DQSn的差动或单端的切换、读取使能信号RE、REn的差动或单端的切换、及表示终端电阻值的ODT(On Die Termination，片内终结)电阻值的信息。
此后，S32中，开始包含对各核心芯片108的访问的通常的动作。
[第1实施方式的效果]
第1实施方式的半导体存储装置在一个封装内包含多个核心芯片108及一个IF芯片106，将多个核心芯片108积层，并通过贯通电极而相互连接。多个核心芯片108能够根据哪个信道与核心芯片108对应、将哪个芯片使能信号分配给核心芯片108而进行选择。这些信息被定义为芯片构成。芯片构成是根据用户所要求的规格而决定，如果决定了芯片构成，那么将决定封装衬底12的引脚分配。如果决定了引脚分配，那么控制器104将指定的芯片使能信号经由指定的信道向封装衬底12的指定端子供给。控制器104将芯片构成信息向IF芯片106供给。由此，IF芯片106能够识别封装衬底12的引脚分配，从而能够识别经由封装衬底12的指定端子而供给的指定的芯片使能信号，而选择核心芯片。另外，芯片构成也表示哪个就绪/忙碌信号被分配给哪个核心芯片，IF芯片106能够从每个芯片的被分配了就绪/忙碌信号的封装衬底12的指定端子输出就绪/忙碌信号，因此控制器104能够基于就绪/忙碌信号来识别各核心芯片108为忙碌还是就绪。
(第2实施方式)
图14是表示第2实施方式中的芯片构成设定动作的一例的流程图。在第1实施方式中，当存储器系统100的电源接通时，从控制器104将芯片构成信息传送到IF芯片106，设定芯片构成。也就是说，在用户侧将芯片构成信息输入到IF芯片106。在第2实施方式中，在制造者侧将芯片构成信息写入到核心芯片108，而从核心芯片108输入到IF芯片108。在第2实施方式中，利用存储单元阵列132的ROM保险丝区域146。ROM保险丝区域146是制造者能够访问但用户不会访问的区域。
在半导体存储器的制造阶段，当晶片步骤(S52)结束时，在S54中执行切晶步骤，将晶片分割为芯片。在S56中进行晶粒接合、引线接合后，在S58中对ROM保险丝区域146写入芯片构成信息(图6)。在S60中将IF芯片、核心芯片组装到如图1的半导体存储装置，在S62中进行出货试验后，在S64中进行安装。
在用户侧，当在S66中接通存储器系统100的电源时，在S16中，控制器104发出复位指令(FFh)，并供给到IF芯片106。逻辑控制电路114当接收到复位指令时，将芯片使能信号CEn0设为低电平。
在第1实施方式中，在通电复位后，控制器104执行Set Feature序列(S20)，但在第2实施方式中，在通电复位后，在S68中IF芯片106从存储单元阵列132内的ROM保险丝区域146读出芯片构成信息，并将所读出的芯片构成信息写入到寄存器122。
此后的动作与第1实施方式相同。
如以上所说明那样，根据第2实施方式，并非通过Set feature序列将芯片构成信息从控制器104供给到IF芯片，而能够在制造者侧将芯片构成信息写入到核心芯片108内的存储单元阵列132内的ROM保险丝区域146，从核心芯片108传输到IF芯片104，从而设定芯片构成。
在制造阶段存储芯片构成信息的并不限定于ROM保险丝，也可以是通过流通大电流而能够电编程的多晶硅保险丝或e保险丝(电编程保险丝)。多晶硅保险丝或e保险丝也可以配置在核心芯片108内、例如存储器控制电路124内。
(第3实施方式)
半导体存储装置中的输入输出电路的特性根据工艺、电压、温度(Process,Voltage,Temperature：PVT)的变动而变化。如果该特性偏离适当范围，那么将难以进行高速的数据传输。因此，必须对输入输出电路(例如图3的I/O电路62、图5的I/O控制电路112等)的特性进行校正而将特性限制在适当范围。作为该特性的校正方法，提出了ZQ校准。输入输出电路的特性由作为输出信号的驱动器的MOS晶体管的接通电阻Ron、及输入接收器的终端电阻Rtt决定。接通电阻Ron也称为OCD(Off Chip Driver，芯片外驱动器)电阻。由于信号的反射会妨碍高速的数据传送，所以为了抑制信号的反射，而在输入接收器连接着终端电阻。终端电阻Rtt也称为ODT(On Die Termination)电阻。
在第3实施方式中，于每个信道，I/O控制电路112包含如图15所示的ZQ校准电路212。ZQ校准电路212使用连接于校准端子RZQ的外部电阻R，对I/O控制电路112的第1信道CH0的I/O电路62的接通电阻及终端电阻进行调整。虽在下文中叙述，但I/O电路62包含多个并联连接的晶体管，在ZQ校准电路212内设置与这些晶体管等效的多个并联连接的晶体管。如果以这些晶体管的电阻成为所期望的值的方式选择性地使晶体管导通，那么能够对I/O控制电路112、即I/O电路62的接通电阻及终端电阻进行调整。
ZQ校准电路212包括包含多个并联连接的晶体管的上拉电路202、204、下拉电路206、及上拉/下拉控制电路208。上拉/下拉控制电路208从存储器控制电路124接收信号PULLUP、PULLDOWN，控制上拉电路202、204及下拉电路206。上拉/下拉控制电路208对上拉电路202供给电压VZQP0～VZQP4。上拉电路202电连接于RZQ端子。RZQ端子经由电阻R而接地。RZQ端子的电压VPULLUP被供给到上拉/下拉控制电路208。
上拉电路204及下拉电路206构成复制缓冲器210。上拉/下拉控制电路208对上拉电路204供给电压VZQP0～VZQP4，对下拉电路206供给电压VZQN0～VZQN4。上拉电路204及下拉电路206电连接于节点A。节点A的电压VPULLDOWN被供给到上拉/下拉控制电路208。
图16是上拉电路202的电路图，图17是上拉电路204的电路图，图18是下拉电路206的电路图。
如图16所示，上拉电路202包含并联地连接于电源VccQ与校准端子RZQ之间的PMOS(P-channel Metal Oxide Semiconductor，P型金属氧化物半导体)晶体管P0A～P4A。对PMOS晶体管P0A～P4A的第1端子(源极及漏极中的一者)分别供给电压VCCQ，PMOS晶体管P0A～P4A的第2端子(源极及漏极中的另一者)分别电连接于RZQ端子。分别对PMOS晶体管P0A～P4A的栅极分别供给电压VZQP0～VZQP4。
如图17所示，上拉电路204包含并联地连接于电源VccQ与节点A之间的PMOS晶体管P0B～P4B。对PMOS晶体管P0B～P4B的第1端子(源极及漏极中的一者)分别供给电压VCCQ，PMOS晶体管P0B～P4B的第2端子(源极及漏极中的另一者)分别电连接于节点A。对PMOS晶体管P0B～P4B的栅极分别供给电压VZQP0～VZQP4的各电压。
如图18所示，下拉电路206包含并联地连接于节点A与接地端子之间的NMOS(N-channel Metal Oxide Semiconductor，N型金属氧化物半导体)晶体管N0～N4。NMOS晶体管N0～N4的第1端子(源极及漏极中的一者)分别电连接于节点A，NMOS晶体管N0～N4的第2端子(源极及漏极中的另一者)分别接地。对NMOS晶体管N0～N4的栅极分别供给电压VZQN0～VZQN4的各电压。
如图15所示，ZQ校准是在RZQ端子连接电阻R而执行。该电阻R的值为I/O电路62-0～62-7的期望电阻值，例如为300Ω。在ZQ校准中，以使电阻R与上拉电路202、204的阻抗相等的方式决定电压VZQP0～VZQP4。进而，以使上拉电路204的阻抗与下拉电路206的阻抗相等的方式决定电压VZQN0～VZQN4。通过将所获得的电压VZQP0～VZQP4、VZQN0～VZQN4适当供给到I/O电路62-0～62-1，而将I/O电路62-0～62-7的接通电阻及终端电阻调整为最佳值。
参照图19对ZQ校准的一例进行说明。
在时刻T1，核心芯片成为忙碌状态。于是，信号PULLUP被激活。在信号PULLUP被激活期间，进行上拉电路202的阻抗调整。在上拉电路202的阻抗调整中，上拉/下拉控制电路208将RZQ端子的电压VPULLUP与基准电压VCCQ/2进行比较，以使它们成为相等的方式对电压VZQP0～VZQP4进行调整。
具体来说，上拉/下拉控制电路208将电压VZQP0～VZQP4全部设定为高电平“1，1，1，1，1”。由此，上拉电路202的PMOS晶体管P0A～P4A断开。这时，RZQ端子的电压VPULLUP例如为接地电压，小于基准电压VCCQ/2。其结果为，上拉/下拉控制电路208对电压VZQP0～VZQP4进行递减计数，设定为“0，1，1，1，1”。此处，所谓递减计数，表示将电压VZQP0～VZQP4中的任一个的“1”(高L电平)改变为“0”(低电平)。另外，所谓递增计数，表示将电压VZQP0～VZQP4中的任一个的“0”(低电平)改变为“1”(高电平)。
当将电压VZQP0～VZQP4设定为“0，1，1，1，1”时，上拉电路202的PMOS晶体管P0A接通，PMOS晶体管P1A～P4A断开。由此，RZQ端子的电压VPULLUP略微增加。
如果电压VPULLUP仍然小于基准电压VCCQ/2，那么上拉/下拉控制电路208将电压VZQP0～VZQP4递减计数为“0，0，1，1，1”。其结果为，RZQ端子的电压VPULLUP进一步增加。这样，如果电压VPULLUP小于基准电压VCCQ/2，那么依次反复进行电压VZQP0～VZQP4的递减计数，从而电压VPULLUP增加。也就是说，上拉电路202的阻抗逐步降低。
如果电压VPULLUP变得大于基准电压VCCQ/2，那么对电压VZQP0～VZQP4进行递增计数。例如，在电压VZQP0～VZQP4为“0，0，0，1，1”的情况下，设定为“0，0，1，1，1”。这样，根据RZQ端子的电压VPULLUP与基准电压VCCQ/2的大小来对电压VZQP0～VZQP4进行递减/递增计数。其结果为，RZQ端子的电压VPULLUP在基准电压VCCQ/2附近稳定。
当RZQ端子的电压VPULLUP在基准电压VCCQ/2附近稳定时，信号PULLUP被去激活(成为低电平)。由此，上拉/下拉控制电路208结束电压VZQP0～VZQP4的计数，从而此时的计数值被固定。然后，通过电压VZQP0～VZQP4确定，而结束上拉电路202的阻抗调整。此时的上拉电路202的阻抗为与电阻R的电阻值相等的值。表示经确定的电压VZQP0～VZQP4的5比特的校准数据被写入到寄存器122。
在所述动作期间，也同样进行上拉电路204的阻抗调整。更具体来说，在上拉电路204中也设定与上拉电路202相同的电压VZQP0～VZQP4。也就是说，上拉电路204的阻抗被设定为与上拉电路202相同的值。
接着，以变为与上拉电路202、204的阻抗相同的方式对下拉电路206的阻抗进行调整。更具体来说，在上拉电路202、204的阻抗被固定的状态下，将信号PULLDOWN激活(成为高电平)。在信号PULLDOWN被激活期间，进行下拉电路206的阻抗调整。在下拉电路206的阻抗调整中，上拉/下拉控制电路208将节点A的电压VPULLDOWN与基准电压VCCQ/2进行比较，以使它们成为相等的方式对电压VZQN0～VZQN4进行调整。
具体来说，上拉/下拉控制电路208将电压VZQN0～VZQN4全部设定为低电平“0，0，0，0，0”。由此，下拉电路206的NMOS晶体管N0～N4断开。这时，节点A的电压VPULLDOWN例如为电源电压，大于基准电压VCCQ/2。其结果为，上拉/下拉控制电路208对电压VZQN0～VZQN4进行递增计数，将电压VZQN0～VZQN4设定为“1，0，0，0，0”。
当将电压VZQN0～VZQN4设定为“1，0，0，0，0”时，下拉电路206的NMOS晶体管N0接通，NMOS晶体管N1～N4断开。由此，节点A的电压VPULLDOWN减少。
如果电压VPULLDOWN大于基准电压VCCQ/2，那么上拉/下拉控制电路208将电压VZQN0～VZQN4递增计数为“1，1，0，0，0”。其结果为，节点A的电压VPULLDOWN进一步减少。这样，如果电压VPULLDOWN大于基准电压VCCQ/2，那么依次反复进行电压VZQN0～VZQN4的递增计数，从而电压VPULLDOWN减少。也就是说，下拉电路206的阻抗逐步降低。
另一方面，如果电压VPULLDOWN变得小于基准电压VCCQ/2，那么对电压VZQN0～VZQN4进行递减计数。例如，在电压VZQN0～VZQN4为“1，1，1，0，0”的情况下，设定为“1，1，0，0，0”。这样，根据节点A的电压VPULLDOWN与基准电压VCCQ/2的大小来对电压VZQN0～VZQN4进行递增/递减计数。其结果为，节点A的电压VPULLDOWN在基准电压VCCQ/2附近稳定。
当节点A的电压VPULLDOWN在基准电压VCCQ/2附近稳定时，在时刻T2，将信号PULLDOWN去激活(成为低电平)。然后，核心芯片变为就绪状态。由此，上拉/下拉控制电路208结束电压VZQN0～VZQN4的计数，此时的计数值被固定。然后，通过电压VZQN0～VZQN4确定，而结束下拉电路206的阻抗调整。此时的下拉电路206的阻抗为与上拉电路204的阻抗相等的值。表示经确定的电压VZQN0～VZQN4的5比特的校准数据被写入到寄存器122。也就是说，上拉电路202、204、下拉电路206的阻抗被设定为与电阻R相等的值。
图20表示I/O电路62-0～62-7的构成。从焊垫Pa输入的信号经由输入接收器220(图3的输入接收器IR)而被取入到IF芯片106内部。与图16所示的上拉电路202相同构造的多个、例如12个上拉电路202-0～202-11并联地连接。与图18所示的下拉电路206相同构造的多个、例如12个下拉电路206-0～206-11并联地连接。上拉电路202-0～202-11的并联连接电路与下拉电路206-0～206-11的并联连接电路串联地连接，两电路的连接点连接于焊垫Pa。
在输出信号的情况下，通过将并联连接的上拉电路202-0～202-11接通，且将并联连接的下拉电路206-0～206-11断开，而从焊垫Pa输出H电平的信号，通过将并联连接的上拉电路202-0～202-11断开，且将并联连接的下拉电路206-0～206-11接通，而从焊垫Pa输出L电平的信号。并联连接的上拉电路202-0～202-11的接通电阻或并联连接的下拉电路206-0～206-11的接通电阻与接通电阻Ron相对应。
在输入信号的情况下，将并联连接的上拉电路202-0～202-11与并联连接的下拉电路206-0～206-11一并接通。并联连接的上拉电路202-0～202-11的接通电阻与并联连接的下拉电路206-0～206-11的接通电阻的并联电阻与终端电阻Rtt相对应。
对上拉电路202-0～202-11各自的PMOS晶体管P0A～P4A分别供给根据从寄存器122读出的校准数据而决定的电压VZQP0～VZQP4。因此，上拉电路202-0～202-11各自的阻抗为电阻R的电阻值(300Ω)。对下拉电路206-0～206-11各自的NMOS晶体管N0～N4分别供给根据从寄存器122读出的校准数据而决定的电压VZQN0～VZQN4。因此，下拉电路206-0～206-11各自的阻抗也是电阻R的电阻值(300Ω)。
实施方式的半导体存储装置能够从若干个电阻值中选择I/O电路62的接通电阻Ron与终端电阻Rtt。例如，接通电阻Ron能够选择50Ω、35Ω、25Ω中的任一个，终端电阻Rtt能够选择150Ω、100Ω、75Ω、50Ω、无电阻中的任一个。并联连接的上拉电路202-0～202-11与并联连接的下拉电路206-0～206-11并非始终使用12个并联电路，而是设为与接通电阻Ron及终端电阻Rtt的设定值相应个数的并联电路。例如，在将接通电阻Ron设定为25Ω的情况下，设为12个上拉电路202的并联电路与12个下拉电路的并联电路，在将接通电阻Ron设定为50Ω的情况下，设为6个上拉电路202的并联电路与6个下拉电路的并联电路。在将终端电阻设定为150Ω的情况下，只使用1个上拉电路202与1个下拉电路，在将终端电阻设定为75Ω的情况下，设为2个上拉电路202与2个下拉电路。
所述说明是关于一个信道的ZQ校准。由于IF芯片106具备两个信道的接口，所以对各信道的每一个进行所述ZQ校准。在通常的两个信道的NAND存储器系统中，在每个信道连接着不同的存储器芯片，因此必须针对每个信道进行ZQ校准。然而，在第3实施方式中，一个核心芯片具备两个信道的接口，因此在信道间工艺、温度、电压相同，所以未必必须针对每个信道进行ZQ校准。只要在一信道中执行ZQ校准，并将其结果也反映到另一信道，那么便能够省略另一信道的ZQ校准的执行。第3实施方式能够选择在两个信道分别执行ZQ校准(称为第2模式)，还是在一个信道(例如第1信道CH0)执行ZQ校准并将其结果也反映到另一信道(称为第2模式)。该选择方法有：通过使用Set Feature序列设定参数而在第1模式与第2模式中使用相同的ZQ指令的方法、在第1模式与第2模式中使用不同的ZQ指令的方法、及将两者组合而成的方法。
图21是表示利用Set Feature序列而使用相同的ZQ指令“F9h”的方法中的ZQ校准的一例的流程图。指令“F9h”是接收到该指令的信道的ZQ校准电路212执行ZQ校准并将校准结果设定于该信道的I/O电路62的指令。
与第1实施方式同样地，在通电复位后，在S20中执行Set Feature序列。在第3实施方式中，除设定芯片构成以外，还进行校准模式信息的设定。对寄存器的指定地址分配设定模式的参数，利用Set Feature序列对参数设定“0”(表示第1模式)或“1”(表示第2模式)。在转换设定(S28)后，在S82中，控制器104发出ZQ校准指令“F9h”，并经由第1信道CH0对IF芯片106发送指令。该ZQ校准指令在第1模式及第2模式中均相同。
IF芯片106当接收ZQ校准指令时，在S84中基于模式指定参数为“0”还是“1”来判定校准模式为第1模式还是第2模式。
在S84中判定为第1模式的情况下，在S72中，利用第1信道CH0的校准电路212执行如图19所示的ZQ校准，求出校准电路212的上拉电路202、204、下拉电路206的阻抗成为最佳值的电压VZQP0～VZQP4、电压VZQN0～VZQN4。表示电压VZQP0～VZQP4、电压VZQN0～VZQN4的校准数据被写入到寄存器122。
图22是表示第1模式的情况下的ZQ校准的一例的时序图。图22(a)为第1信道CH0的时序图，图22(b)为第2信道的时序图。在第1模式下，仅第1信道CH0执行ZQ校准，因此指令“F9h”仅经由第1信道HC0而供给到IF芯片104。
在图22(a)中，将芯片使能信号CEn0激活，将指令锁存使能信号CLE0与地址锁存使能信号ALE0去激活，将写入使能信号WEn0去激活。此后，将指令锁存使能信号CLE0与写入使能信号WEn0激活，利用I/O信号DQx传送“F9h”。与写入使能信号WEn0去激活(上升)同步地，将I/O信号DQx的“F9h”作为指令被IF芯片106取入。
将指令锁存使能信号CLE0去激活，将地址锁存使能信号ALE0激活，将写入使能信号WEn0激活后，利用I/O信号DQx传送“XXh”。与写入使能信号WEn0的去激活(上升)同步地，将I/O信号DQx的“XXh”作为地址被IF芯片106取入。其后，将地址锁存使能信号ALE去激活，而执行第1信道CH0的ZQ校准。就绪/忙碌信号R/Bn0在执行ZQ校准期间成为忙碌状态。
在图22(b)中，芯片使能信号CEn1维持不激活，因此不对第2信道CH1输入ZQ指令，不执行第2信道CH1的ZQ校准，就绪/忙碌信号R/Bn1维持就绪状态。
图22的“ZQ校准”求出表示阻抗成为最佳值的电压的校准数据，并写入到寄存器122。
S74中，IF芯片106从寄存器122读出第1信道CH0的ZQ校准结果。IF芯片106将基于该校准结果的电压VZQP0～VZQP4、VZQN0～VZQN4分别供给到各信道的I/O电路62-0～62-7的上拉电路202-0～202-11各自的PMOS晶体管P0A～P4A的栅极及下拉电路206-0～206-11各自的NMOS晶体管N0～N4的栅极。由此，将第1、第2信道CH0、CH1的I/O电路62-0～62-7的接通电阻及终端电阻调整为最佳值。
其后，与第1实施方式同样地在S32中开始通常的动作。
在S84中判定为第2模式的情况下，在S86中，利用第1信道CH0的校准电路212执行如图19所示的ZQ校准，求出校准电路212的上拉电路202、204、下拉电路206的阻抗成为最佳值的电压VZQP0～VZQP4、电压VZQN0～VZQN4。表示电压VZQP0～VZQP4、电压VZQN0～VZQN4的校准数据被写入到寄存器122。在S88中，同样地利用第2信道CH1的校准电路212执行ZQ校准，求出校准电路212的上拉电路202、204、下拉电路206的阻抗成为最佳值的电压VZQP0～VZQP4、电压VZQN0～VZQN4。表示电压VZQP0～VZQP4、电压VZQN0～VZQN4的校准数据被写入到寄存器122。
图23是表示第2模式的情况下的ZQ校准的一例的时序图。图23(a)是第1信道CH0的时序图，图23(b)是第2信道CH1的时序图。在第2模式下，由于第1信道CH0、第2信道CH1分别执行ZQ校准，所以指令“F9h”分别经由第1信道HC0、第2信道CH1被供给到IF芯片104。
在图23(a)中，将芯片使能信号CEn0激活，将指令锁存使能信号CLE0与地址锁存使能信号ALE0去激活，将写入使能信号WEn0去激活。此后，将指令锁存使能信号CLE0与写入使能信号WEn0激活，利用I/O信号DQx0传送“F9h”。与写入使能信号WEn0的去激活(上升)同步地，将I/O信号DQx的“F9h”作为指令被IF芯片106取入。
将指令锁存使能信号CLE0去激活，将地址锁存使能信号ALE0激活，将写入使能信号WEn0激活后，利用I/O信号DQx0传送“XXh”。与写入使能信号WEn0的去激活(上升)同步地，将I/O信号DQx0的“XXh”作为地址被IF芯片106取入。其后，将地址锁存使能信号ALE0去激活，执行第1信道CH0的ZQ校准。就绪/忙碌信号R/Bn0在执行ZQ校准期间成为忙碌状态。
在图23(b)中，将芯片使能信号CEn1激活，将指令锁存使能信号CLE1与地址锁存使能信号ALE1去激活，将写入使能信号WEn1去激活。此后，第1信道的ZQ校准结束，第1信道的就绪/忙碌信号R/Bn0成为就绪状态后，将指令锁存使能信号CLE1与写入使能信号WEn1激活，利用I/O信号DQx1传送“F9h”。与写入使能信号WEn1的去激活(上升)同步地，将I/O信号DQx1的“F9h”作为指令被IF芯片106取入。
将指令锁存使能信号CLE1去激活，将地址锁存使能信号ALE1激活，将写入使能信号WEn1激活后，利用I/O信号DQx1传送“XXh”。与写入使能信号WEn1的去激活(上升)同步地，将I/O信号DQx1的“XXh”作为地址被IF芯片106取入。其后，将地址锁存使能信号ALE1去激活，执行第2信道CH1的ZQ校准。就绪/忙碌信号R/Bn1在执行ZQ校准期间成为忙碌状态。
图23的“ZQ校准”可求出表示阻抗成为最佳值的电压的校准数据，并写入到寄存器122，并且将基于校准数据的电压供给到各信道的I/O电路，也可以与图22的情况同样地将校准数据写入到寄存器122。
S90中，IF芯片106从寄存器122读出1信道CH0、第2信道CH1的ZQ校准结果，并将基于该校准结果的电压VZQP0～VZQP4、VZQN0～VZQN4分别供给到第1信道、第2信道的I/O电路62-0～62-7的上拉电路202-0～202-11各自的PMOS晶体管P0A～P4A的栅极及下拉电路206-0～206-11各自的NMOS晶体管N0～N4的栅极。由此，将第1、第2信道CH0、CH1的I/O电路62-0～62-7的接通电阻及终端电阻调整为最佳值。
其后，与第1实施方式同样地，在S32中开始通常的动作。
接着，对在第1模式与第2模式中使用不同的ZQ指令的方法进行说明。例如，将第1模式的ZQ指令设为“G9h”，将第2模式的ZQ指令设为“F9h”。该情况下的流程图与图21相同，但不同之处在于：在S20的Set Feature序列中仅对寄存器122设定芯片构成信息，而不设定模式信息。指令“G9h”是接收到该指令的信道的ZQ校准电路212执行ZQ校准并将校准结果设定于两个信道的I/O电路62的指令。
图24是表示第1模式的情况下的ZQ校准的一例的时序图。图24(a)为第1信道CH0的时序图，图24(b)为第2信道的时序图。在第1模式下，仅第1信道CH0执行ZQ校准，因此指令“G9h”仅经由第1信道HC0被供给到IF芯片104。
在图24(a)中，将芯片使能信号CEn0激活，将指令锁存使能信号CLE0与地址锁存使能信号ALE0去激活，将写入使能信号WEn0去激活。此后，将指令锁存使能信号CLE0与写入使能信号WEn0激活，利用I/O信号DQx传送“G9h”。与写入使能信号WEn0去激活(上升)同步地，将I/O信号DQx的“G9h”作为指令被IF芯片106取入。
将指令锁存使能信号CLE0去激活，将地址锁存使能信号ALE0激活，将写入使能信号WEn0激活后，利用I/O信号DQx传送“XXh”。与写入使能信号WEn0的去激活(上升)同步地，将I/O信号DQx的“XXh”作为地址被IF芯片106取入。其后，将地址锁存使能信号ALE去激活，执行第1信道CH0的ZQ校准。就绪/忙碌信号R/Bn0在执行ZQ校准期间成为忙碌状态。
在图24(b)中，由于芯片使能信号CEn1维持不激活，所以不对第2信道CH1输入ZQ指令，不执行第2信道CH1的ZQ校准，就绪/忙碌信号R/Bn1维持就绪状态。
图24的“ZQ校准”求出表示阻抗成为最佳值的电压的校准数据，并写入到寄存器122，在“ZQ校准”后，从寄存器122读出校准数据，将基于校准数据的电压供给到各信道的I/O电路。
图25是表示第2模式的情况下的ZQ校准的一例的时序图。图25(a)是第1信道CH0的时序图，图25(b)是第2信道CH1的时序图。在第2模式下，第1信道CH0、第2信道CH1分别执行ZQ校准，因此指令“F9h”分别经由第1信道HC0、第2信道CH1被供给到IF芯片104。
在图25(a)中，将芯片使能信号CEn0激活，将指令锁存使能信号CLE0与地址锁存使能信号ALE0去激活，将写入使能信号WEn0去激活。此后，将指令锁存使能信号CLE0与写入使能信号WEn0激活，利用I/O信号DQx0传送“F9h”。与写入使能信号WEn0的去激活(上升)同步地，将I/O信号DQx的“F9h”作为指令被IF芯片106取入。
将指令锁存使能信号CLE0去激活，将地址锁存使能信号ALE0激活，将写入使能信号WEn0激活后，利用I/O信号DQx0传送“XXh”。与写入使能信号WEn0的去激活(上升)同步地，将I/O信号DQx0的“XXh”作为地址被IF芯片106取入。其后，将地址锁存使能信号ALE0去激活，执行第1信道CH0的ZQ校准。就绪/忙碌信号R/Bn0在执行ZQ校准期间成为忙碌状态。
在图25(b)中，将芯片使能信号CEn1激活，将指令锁存使能信号CLE1与地址锁存使能信号ALE1去激活，将写入使能信号WEn1去激活。此后，第1信道的ZQ校准结束，第1信道的就绪/忙碌信号R/Bn0成为就绪状态后，将指令锁存使能信号CLE1与写入使能信号WEn1激活，利用I/O信号DQx1传送“F9h”。与写入使能信号WEn1的去激活(上升)同步地，将I/O信号DQx1的“F9h”作为指令被IF芯片106取入。
将指令锁存使能信号CLE1去激活，将地址锁存使能信号ALE1激活，将写入使能信号WEn1激活后，利用I/O信号DQx1传送“XXh”。与写入使能信号WEn1的去激活(上升)同步地，将I/O信号DQx1的“XXh”作为地址被IF芯片106取入。其后，将地址锁存使能信号ALE1去激活，执行第2信道CH1的ZQ校准。就绪/忙碌信号R/Bn1在执行ZQ校准期间成为忙碌状态。
图25的“ZQ校准”可求出表示阻抗成为最佳值的电压的校准数据，并写入到寄存器122，并且将基于校准数据的电压供给到各信道的I/O电路，也可以与图22的情况同样地将校准数据写入到寄存器122。
也可以组合所述两个模式选择方法。也就是说，也可以通过使用Set Feature序列设定模式指定参数，并且在每个模式使用不同的指令，从而选择性地执行第1模式与第2模式。
根据第3实施方式，能够根据处理时间等用户的要求而选择是在两个信道中分别执行ZQ校准，还是在一个信道中执行ZQ校准并将其结果反映到另一信道，从而能够灵活地应对各种要求。在只要求第1模式的情况下，ZQ校准电路212仅设置在第1信道CH0即可，无需设置在第2信道CH1，因此能够削减电路面积。能够省略不执行ZQ校准的第2信道的RZQ端子。在设置RZQ端子的情况下，可将RZQ端子设为浮动。由于这些因素，衬底配线的自由度也提高。
执行ZQ校准的时序并不限定于电源接通时，也可以设定温度测定传感器、电压测定传感器，在来自它们的检测信号的变化较大的情况下等执行ZQ校准。
(实施方式共通：寄存器的构成)
如上所述，由于核心芯片在每个芯片独立，所以必须各个芯片具有用于数据保存或控制设定保存的寄存器。寄存器122也包含接口用寄存器，但这种寄存器无需设置在每个核心芯片。如参照图5所说明那样，实施方式的寄存器122是针对要存储的信息的每一种类划分，配置在与要存储的信息相关的部位、即IF芯片106或核心芯片108或两者。在图26中表示配置的一例。图26表示寄存器122的主要数据。
指令EEh表示开始Set Feature序列的指令，EFh表示开始Get Feature序列的指令。在图27中表示Get Feature序列的一例。Get Feature序列与Set Feature序列大致相同。在Set Feature序列中，数据是写入到寄存器122的数据，但在Get Feature序列中，数据是从寄存器122读出的数据。数据R-B0、R-B1、R-B2、R-B3是与数据选通信号DSQ的下降(或DSQn的上升)同步地读出。
Set Feature序列、Get Feature序列中所使用的寄存器是由针对每个地址、数据配置的芯片决定的。与和控制器104的数据传送相关的寄存器配置在IF芯片106，与存储单元的数据读出/写入相关的寄存器配置在核心芯片108。
例如，地址02h的数据B0的位0的“Vref切换”、地址02h的数据B0的位1的“DQS差动切换”、地址02h的数据B0的位2的“RE差动切换”、地址02h的数据B0的位3的“Reserve”、地址02h的数据B0的位4～7的“ODT电阻值”是配置在IF芯片106。“Vref切换”的0表示芯片内部产生，1表示外部输入。“DQS差动切换”与“RE差动切换”的0表示单端，1表示差动。“ODT电阻值”的位4～7为I/O电路62的终端电阻的设定值，表示断开、150Ω、100Ω、75Ω、50Ω中的任一个。
地址02h的数据B1的位0～3的“输入时延设定”、位4～7的“输出时延设定”是配置在IF芯片106。“输入时延设定”、“输出时延设定”表示延迟时间(单位：周期)。
时延是在传送时使数据的开始时序延迟的功能。例如，在初始动作不稳定的情况下、或数据被快速输出而到此时控制器侧未完成接收准备的情况下使用。
参照图28对输出时延进行说明。将芯片使能信号CE激活后，将数据选通信号DQS暂时去激活。其后，将数据选通信号DQS周期性地反复激活、去激活。在时延为0的情况下，与数据选通信号DQS的最初的上升同步地对I/O信号输出数据D1，以后，与数据选通信号DQS的上升/下降同步地对I/O信号输出数据D2、D3、…。
在时延为1周期的情况下，与数据选通信号DQS的第二个上升同步地对I/O信号输出数据D1，以后，与数据选通信号DQS的上升/下降同步地对I/O信号输出数据D2、D3、…。同样地，在时延为2周期的情况下，与数据选通信号DQS的第三个上升同步地对I/O信号输出数据D1，以后，与数据选通信号DQS的上升/下降同步地对I/O信号输出数据D2、D3、…。
地址10h的数据B0的位1～2的“OCD(Off Chip Driver)Ron调整”是配置在IF芯片106。“OCD Ron调整”的位1～2为I/O电路62的终端电阻的设定值，表示50Ω、35Ω、25Ω中的任一个。
地址85h的数据B0～B3的位0～7的“读出电压调整”是配置在核心芯片108。闪存会因反复进行写入而特性劣化，从而最佳的读出电压变化，因此可在出货后在用户侧调整读出电压。
地址B0h的数据B0的位0～1的“使用信道数设定”、位2～3的“使用芯片使能数设定”、位4～5的“使用就绪/忙碌数设定”是配置在核心芯片108与IF芯片106的两者。“使用信道数设定”表示仅使用信道0或使用信道0与信道1，“使用芯片使能数设定”、“使用就绪/忙碌数设定”为芯片使能信号CEnx的数量、就绪/忙碌信号R/Bn的数量，表示1或2或4。
如图26所示，将寄存器122配置在IF芯片106与核心芯片108的两者，与和外部的控制器等的数据传送的接口相关的信息由IF芯片106内的寄存器存储，与存储单元的数据的读写相关的信息由核心芯片108内的寄存器存储，由此不存在多个核心芯片重复存储与接口相关的信息的情况。因此，核心芯片的电路面积不会无用地增加，而能够削减核心芯片的面积。
此外，本发明并不限定于所述实施方式本身，在实施阶段，能够在不脱离本发明的主旨的范围内使构成要素变化而具体化。另外，能够通过所述实施方式所公开的多个构成要素的适当组合而形成各种发明。例如，也可以从实施方式所示的所有构成要素中删除若干个构成要素。进而，也可以适当组合贯穿不同实施方式的构成要素。
[符号的说明]
42 贯通电极
104 控制器
106 IF芯片
1080～10815 核心芯片
112 I/O控制电路
114 逻辑控制电路
122 寄存器
124 存储器控制电路
132 存储单元阵列
212 校准电路

Claims (19)

1.一种半导体存储装置，其特征在于具备：
多个存储器芯片，经由贯通电极而相互连接；
接口芯片，连接于所述多个存储器芯片；及
封装，收纳所述多个存储器芯片与所述接口芯片，且具备能够与外部装置连接的多个第1端子；
所述接口芯片具备连接于所述多个第1端子的多个第2端子，且能够经由所述第2端子与所述第1端子接收从所述外部装置供给的信号，
所述信号为用来控制所述多个存储器芯片的多个第1控制信号中的任一个或多个，
所述多个第1端子根据从所述外部装置供给的所述第1控制信号的数量，而被分配给所述第1控制信号，且
所述半导体存储装置将表示从所述外部装置供给的所述第1控制信号的数量的信息加以存储。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述多个存储器芯片分别由所述多个第1控制信号中的任一个控制，且
所述多个第1端子也根据所述多个存储器芯片分别由所述多个第1控制信号中的哪一个控制而被分配给所述第1控制信号。
3.根据权利要求1或2所述的半导体存储装置，其特征在于：
所述多个第1端子能够以一个信道或多个信道与所述外部装置连接，
在所述多个第1端子以多个信道与所述外部装置连接的情况下，所述多个存储器芯片分别与所述多个信道中的任一个相对应，且
所述多个第1端子也根据所述多个第1端子与所述外部装置是以一个信道连接还是以多个信道连接而被分配给所述第1控制信号。
4.根据权利要求3所述的半导体存储装置，其特征在于：
所述多个第1端子与所述第1控制信号的分配是从多个分配之中选择，所述多个分配由所述多个第1端子与所述外部装置连接的信道数、和从所述外部装置供给的所述第1控制信号的数量的组合决定。
5.根据权利要求1所述的半导体存储装置，其特征在于：
所述多个第1端子能够以多个信道与所述外部装置连接，
所述接口芯片具备：多个输出电路，输出分别经由所述多个信道与所述外部装置通信的信号；及多个校正电路，求出所述多个输出电路的输出特性的校正值；
能够选择第1模式与第2模式，
在选择了所述第1模式的情况下，将利用所述多个校正电路中的任一个所求出的校正值设定于所述多个输出电路，
在选择了所述第2模式的情况下，将利用所述多个校正电路所求出的多个校正值设定于所述多个输出电路。
6.根据权利要求4所述的半导体存储装置，其特征在于：
所述多个分配具备对所述多个第1端子分配所述多个第1控制信号的第1分配、及将所述多个第1端子设为非使用端子的第2分配。
7.根据权利要求4所述的半导体存储装置，其特征在于：
所述多个第1端子具备被分配以第1信道通信的信号的第1端子、及被分配以第2信道通信的信号的第2端子，且
在所述多个第1端子以一个信道与所述外部装置通信的情况下，所述第2端子除电源端子以外设为非使用端子。
8.根据权利要求4所述的半导体存储装置，其特征在于：
所述第1控制信号包含芯片使能信号。
9.根据权利要求4所述的半导体存储装置，其特征在于：
还具备寄存器，所述寄存器存储表示所述第1控制信号的数量的信息，且
通过Set Feature序列将表示所述第1控制信号的数量的信息从所述外部装置传送到所述接口芯片，并写入到所述寄存器。
10.根据权利要求9所述的半导体存储装置，其特征在于：
所述寄存器具备配置在所述多个存储器芯片的第1寄存器、及配置在所述接口芯片的第2寄存器，且
表示所述第1控制信号的数量的信息被写入到所述第1寄存器与所述第2寄存器。
11.根据权利要求4所述的半导体存储装置，其特征在于：
所述多个存储器芯片具备存储表示所述第1控制信号的数量的信息的ROM保险丝或e保险丝，且
所述接口芯片将从所述ROM保险丝或e保险丝读出的所述信息写入到寄存器。
12.根据权利要求3所述的半导体存储装置，其特征在于：
所述接口芯片的端子具备形成在芯片表面的焊垫，且
所述焊垫是经由焊料球而连接于所述多个存储器芯片的贯通电极。
13.一种半导体存储装置，其特征在于具备：
多个存储器芯片，经由贯通电极而相互连接；
接口芯片，连接于所述多个存储器芯片；及
封装，收纳所述多个存储器芯片与所述接口芯片，且具备能够与外部装置连接的多个第1端子；
所述多个第1端子能够以多个信道与所述外部装置连接，
所述接口芯片具备：多个输出电路，输出分别经由所述多个信道而与所述外部装置通信的信号；及多个校正电路，求出所述多个输出电路的输出特性的校正值；
能够选择第1模式与第2模式，
在选择了所述第1模式的情况下，将利用所述多个校正电路中的任一个所求出的校正值设定于所述多个输出电路，且
在选择了所述第2模式的情况下，将利用所述多个校正电路所求出的多个校正值设定于所述多个输出电路。
14.根据权利要求13所述的半导体存储装置，其特征在于：
所述校正电路对所述输出电路的接通电阻与终端电阻进行校正。
15.根据权利要求13或14所述的半导体存储装置，其特征在于：
所述输出电路具备输出信号的并联连接的多个MOS晶体管，且
所述校正电路是以所述多个MOS晶体管的电阻值成为所期望的值的方式使所述多个MOS晶体管中的一个或多个导通。
16.一种半导体存储装置的控制方法，其特征在于：
所述半导体存储装置具备：多个存储器芯片，经由贯通电极而相互连接；
接口芯片，连接于所述多个存储器芯片；及
封装，收纳所述多个存储器芯片与所述接口芯片，且具备能够与外部装置连接的多个第1端子；
所述接口芯片具备连接于所述多个第1端子的多个第2端子，且能够经由所述第2端子与所述第1端子接收从所述外部装置供给的信号，且
从所述外部装置供给的信号包含用来控制所述多个存储器芯片的多个第1控制信号中的任一个或多个，
所述多个第1端子是根据从所述外部装置供给的所述第1控制信号的数量而被分配给所述第1控制信号，且
使表示从所述外部装置供给的所述第1控制信号的数量的信息存储在所述半导体存储装置内。
17.根据权利要求16所述的半导体存储装置的控制方法，其特征在于：
所述多个存储器芯片分别由所述多个第1控制信号中的任一个控制，且
所述多个第1端子也根据所述多个存储器芯片分别由所述多个第1控制信号中的哪一个控制而被分配给所述第1控制信号。
18.根据权利要求16或17所述的半导体存储装置的控制方法，其特征在于：
所述多个第1端子能够以一个信道或多个信道与所述外部装置连接，
在所述多个第1端子是以多个信道与所述外部装置连接的情况下，所述多个存储器芯片分别与所述多个信道中的任一个相对应，且
所述多个第1端子也根据所述多个第1端子与所述外部装置是以一个信道连接还是以多个信道连接而被分配给所述第1控制信号。
19.根据权利要求17所述的半导体存储装置的控制方法，其特征在于：
所述多个第1端子与所述第1控制信号的分配是从多个分配之中选择，所述多个分配由所述多个第1端子与所述外部装置连接的信道数、和从所述外部装置供给的所述第1控制信号的数量的组合决定。
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