KR20210046913A - 시스템-인-패키지 모듈 - Google Patents

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KR20210046913A
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wlp
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asic
chip
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KR1020190130148A
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장애니
오경석
송은석
차승용
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Abstract

본 발명은 시스템-인-패키지 모듈에 관한 것이다. 본 발명의 시스템-인-패키지 모듈은 기판, 기판 상에 실장되는 응용 특화 집적 회로 칩, 기판 상에서 기판의 상면에 평행한 제1 방향을 따라 ASIC 칩으로부터 이격되어 실장되는 제1 팬-인 웨이퍼 레벨 패키지 메모리들, 그리고 기판 상에서 제1 방향의 반대 방향을 따라 ASIC 칩으로부터 이격되어 실장되는 제2 FI-WLP 메모리들을 포함한다.

Description

시스템-인-패키지 모듈{SYSTEM-IN-PACKAGE MODULE}
본 발명은 반도체 패키지에 관한 것으로, 더 상세하게는 향상된 신뢰도 및 향상된 신호 무결성을 제공하는 시스템-인-패키지 모듈에 관한 것이다.
시스템-인-패키지(SiP)(System-in-Package)는 하나의 반도체 패키지 내에 프로세서 및 메모리를 구비하여 하나의 시스템을 구현할 수 있다. 시스템-인-패키지는 시스템의 사이즈를 획기적으로 줄일 수 있는 장점으로 인해, 다양한 분야들에서 도입 및 사용되고 있다.
시스템-인-패키지의 내부에 어떠한 형태의 구성 요소들을 구비하는지에 따라, 시스템-인-패키지의 성능 및 신뢰도에서 큰 차이가 발생할 수 있다. 따라서, 시스템-인-패키지의 성능 및 신뢰도를 더욱 높일 수 있는 시스템-인-패키지 구현에 대한 연구가 지속적으로 요구되고 있다.
본 발명의 목적은 향상된 신뢰도 및 신호 무결성을 제공하는 시스템-인-패키지 모듈을 제공하는데 있다.
본 발명의 실시 예에 따른 시스템-인-패키지 모듈은 기판, 기판 상에 실장되는 응용 특화 집적 회로(ASIC)(Application Specific Integrated Circuit) 칩, 기판 상에서 기판의 상면에 평행한 제1 방향을 따라 ASIC 칩으로부터 이격되어 실장되는 제1 웨이퍼 레벨 패키지(WLP)( Wafer Level Package) 메모리들, 그리고 기판 상에서 제1 방향의 반대 방향을 따라 ASIC 칩으로부터 이격되어 실장되는 제2 WLP 메모리들을 포함한다.
본 발명의 실시 예에 따른 시스템-인-패키지 모듈은 기판, 기판 상에 실장되는 응용 특화 집적 회로(ASIC)(Application Specific Integrated Circuit), 기판 상에서 기판의 상면에 평행한 제1 방향을 따라 ASIC 칩으로부터 이격되어 실장되는 제1 웨이퍼 레벨 패키지(WLP)( Wafer Level Package) 메모리들, 그리고 기판 상에서 제1 방향의 반대 방향을 따라 ASIC 칩으로부터 이격되어 실장되는 제2 WLP 메모리들을 포함한다. ASIC은 ASIC 기판, ASIC 기판 상에 실장되는 로직 칩, 그리고 로직 칩의 위에 적층되는 메모리 칩들을 포함한다.
본 발명의 실시 예에 따른 시스템-인-패키지 모듈은 기판, 기판 상에 솔더 범프들을 통해 실장되는 응용 특화 집적 회로(ASIC)(Application Specific Integrated Circuit) 칩, 기판 상에서 기판의 상면에 평행한 제1 방향을 따라 ASIC 칩으로부터 이격되어 제1 메모리 솔더 볼들을 통해 실장되는 제1 팬-인 웨이퍼 레벨 패키지(FI-WLP)(Fan-In Wafer Level Package) 메모리들, 기판 상에서 제1 방향의 반대 방향을 따라 ASIC 칩으로부터 이격되어 제2 메모리 솔더 볼들을 통해 실장되는 제2 FI-WLP 메모리들, 기판 상에서 ASIC 칩으로부터 기판의 상면에 평행하고 그리고 제1 방향에 수직한 제2 방향을 따라 이격되어 실장되는 제3 FI-WLP 메모리들, 기판 상에서 ASIC 칩으로부터 제2 방향의 반대 방향을 따라 이격되어 실장되는 제4 FI-WLP 메모리들, 기판의 하면에 배치되고 ASIC 칩과 전기적으로 연결되는 솔더 볼들, 기판, ASIC 칩, 제1 FI-WLP 메모리들, 제2 FI-WLP 메모리들, 제3 FI-WLP 메모리들, 그리고 제4 FI-WLP 메모리들을 감싸는 몰드를 포함한다. 제1 FI-WLP 메모리들과 ASIC 칩 사이의 거리, 제2 FI-WLP 메모리들과 ASIC 칩 사이의 거리, 제3 FI-WLP 메모리들과 ASIC 칩 사이의 거리, 그리고 제4 FI-WLP 메모리들과 ASIC 칩 사이의 거리는 5mm 이하이다.
본 발명에 따르면, 시스템-인-패키지는 웨이퍼 레벨 패키지(WLP)( Wafer Level Package)로 구현된 메모리들을 포함한다. 따라서, 시스템-인-패키지 모듈의 메모리들의 성능이 보장된다. 또한, WLP 메모리들은 응용 특화 집적 회로(ASIC)(Application Specific Integrated Circuit) 칩과 근거리에 배치된다. 따라서, 시스템-인-패키지 모듈의 신호 무결성(signal integrity)이 향상된다.
도 1은 본 발명의 실시 예에 따른 시스템-인-패키지 모듈을 보여주는 사시도이다.
도 2는 시스템-인-패키지 모듈의 제2 방향 및 제3 방향에 대응하는 평면의 단면도이다.
도 3은 FI-WLP 메모리의 예시적인 단면도를 보여준다.
도 4는 FI-WLP 메모리의 볼 맵의 예를 보여준다.
도 5는 FI-WLP 메모리의 구성 요소들의 배치 맵의 예를 보여준다.
도 6은 ASIC 칩의 예시적인 단면도를 보여준다.
도 7은 ASIC 칩의 볼 맵의 예를 보여준다.
도 8은 ASIC 칩의 구성 요소들의 배치 맵의 예를 보여준다.
도 9는 FBGA 패키지 및 FI-WLP들의 특색들을 보여준다.
도 10은 FBGA 패키지로 구현된 시스템-인-패키지 모듈과 FI-WLP들로 구현된 시스템-인-패키지 모듈의 특색들을 보여준다.
도 11은 적층된 구조를 갖는 ASIC 칩의 예를 보여준다.
도 12는 적층 구조로 구현된 ASIC 칩의 다른 예를 보여준다.
도 13은 적층 구조로 구현된 ASIC의 다른 예를 보여준다.
도 14는 다른 실시 예에 따른 시스템-인-패키지 모듈을 보여준다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 시스템-인-패키지 모듈(100)을 보여주는 사시도이다. 도 2는 시스템-인-패키지 모듈(100)의 제2 방향 및 제3 방향에 대응하는 평면의 단면도이다.
도 1 및 도 2를 참조하면, 시스템-인-패키지 모듈(100)은 제1 방향 및 제1 방향과 수직한 제2 방향에 의해 형성되는 평면 상의 기판(110)을 포함할 수 있다. 기판(110)은 인쇄 회로 기판(PCB)(Printed Circuit Board)을 포함할 수 있다.
기판(110)의 위에, 예를 들어 제3 방향의 상부면에, 응용 특화 집적 회로(ASIC)(Application Specific Integrated Circuit) 칩(120)이 배치될 수 있다. ASIC 칩(120)은 솔더 범프들을 통해 기판(110)과 전기적으로 연결되어 실장되는 플립 칩일 수 있다. 실장은 물리적으로 배치되고 그리고 전기적으로 연결되는 것을 포함할 수 있다. 예를 들어, 솔더 범프들은 ASIC 칩(120)을 제조하기 위한 공정들(예를 들어, 증착, 마스킹, 또는 식각을 포함하는)을 통해 제조될 수 있다.
기판(110)의 위에, 예를 들어, 제3 방향의 상부면에, 웨이퍼 레벨 패키지(WLP)( Wafer Level package) 메모리들(130)이 배치될 수 있다. 예를 들어, WLP 메모리들(130)은 팬-인(Fan-In) WLP(FI-WLP) 메모리들 또는 팬-아웃(Fan-Out) WLP(FO-WLP) 메모리들을 포함할 수 있다.
실시 예로서, WLP 메모리들(130)은 FI-WLP 메모리들인 것으로 가정된다. 따라서, 아래에서 FI-WLP 메모리들(130)이 언급된다. 그러나 본 발명의 기술적 사상은 FO-WLP 메모리들에도 동일하게 적용될 수 있다. 즉, 아래의 설명에서, FI-WLP 메모리들(130)은 FO-WLP 메모리들(130)로 동등하게 치환될 수 있다.
FI-WLP 메모리들(130)은 ASIC 칩(120)을 둘러싸는 형태로 배치될 수 있다. FI-WLP 메모리들(130)은 제1 FI-WLP 메모리들(131), 제2 FI-WLP 메모리들(132), 제3 FI-WLP 메모리들(133), 그리고 제4 FI-WLP 메모리들(134)을 포함할 수 있다.
예를 들어, ASIC 칩(120)의 제1 방향의 측면에 제1 FI-WLP 메모리들(131)이 배치될 수 있다. ASIC 칩(120)의 제1 방향의 반대 방향의 측면에 제2 FI-WLP 메모리들(132)이 배치될 수 있다. ASIC 칩(120)의 제2 방향의 측면에 제3 FI-WLP 메모리들(133)이 배치될 수 있다. ASIC 칩(120)의 제2 방향의 반대 방향의 측면에 제4 FI-WLP 메모리들(134)이 배치될 수 있다.
FI-WLP 메모리들(130)은 메모리 솔더 볼들(MSB)을 통해 기판(110)과 전기적으로 연결될 수 있다. 메모리 솔더 볼들(MSB)은 FI-WLP 메모리들(130)의 공정들이 완료된 후에 부착될 수 있다. 예시적으로, 고주파 테스트(HFT)(High Frequency Test)를 통과한 FI-WLP 메모리들(130)이 시스템-인-패키지 모듈(100)의 구성 요소들이 사용될 수 있다.
고주파 테스트(HFT)는 메모리들의 속도를 검사하기 위한 테스트일 수 있다. 고주파 테스트(HFT)는 메모리가 칩(또는 다이)의 형태를 가질 때에는 수행될 수 없고, 메모리가 패키지의 형태를 가질 때에만 수행될 수 있다.
즉, 시스템-인-패키지 모듈에 메모리 칩이 구성 요소로 사용되면, 메모리 칩은 고주파 테스트(HFT)를 통과하지 않은 상태일 수 있다. 시스템-인-패키지 모듈의 구성 요소로 사용될 때, 메모리 칩이 목표 속도(또는 성능)를 만족하지 않을 수 있으며, 시스템-인-패키지 모듈의 성능이 저하될 수 있다.
본 발명의 실시 예에 따른 시스템-인-패키지 모듈(100)은 고주파 테스트(HFT)를 통과한 FI-WLP 메모리들(130)을 구성 요소로 포함한다. 따라서, FI-WLP 메모리들(130)의 성능이 보장되며, 시스템-인-패키지 모듈(100)의 성능이 보장될 수 있다.
기판(110)의 위에, 예를 들어 제3 방향의 상부면에, ASIC 칩(120), 및 FI-WLP 메모리들(130)을 감싸는 몰드(140)가 제공될 수 있다. 몰드(140)는 ASIC 칩(120) 및 FI-WLP 메모리들(130)을 외부의 자극 및 충격으로부터 보호할 수 있다.
기판(110)의 아래에, 예를 들어 제3 방향의 반대 방향의 하부면에, 솔더 볼들(150)이 제공될 수 있다. 솔더 볼들(150)은 기판(110)과 전기적으로 연결될 수 있다. 또한, 솔더 볼들(150)은 시스템-인-패키지 모듈(100)이 부착되는 외부 장치와 시스템-인-패키지 모듈(100)의 내부의 구성 요소들 사이를 전기적으로 연결할 수 있다.
예시적으로, 기판(110)은 FI-WLP 메모리들(130)과 솔더 볼들(150) 중 적어도 하나를 전기적으로 연결하는 제1 전기적 연결(EC1), ASIC 칩(120)과 솔더 볼들(150) 중 적어도 하나를 전기적으로 연결하는 제2 전기적 연결(EC2), ASIC 칩(120)과 FI-WLP 메모리들(130)을 서로 전기적으로 연결하는 제3 전기적 연결(EC3) 중 적어도 하나를 포함할 수 있다. 제1 전기적 연결(EC1), 제2 전기적 연결(EC2), 또는 제3 전기적 연결(EC3)은 기판(110)의 금속 배선들을 포함할 수 있다.
예시적으로, ASIC 칩(120)은 GPU(Graphic Processing Unit) 또는 NPU(Neural Processing Unit)을 포함할 수 있다. FI-WLP 메모리들(130)은 ASIC 칩(120)이 연산을 수행하는데 사용되는 DRAM(Dynamic Random Access Memory)를 포함할 수 있다. FI-WLP 메모리들(130)은 GDDR(Graphic Double Data Rate) DRAM 또는 LPDDR(Low Power DDR) DRAM을 포함할 수 있다.
FI-WLP 메모리들(130)은 통상적인 패키지, 예를 들어 FBGA(Fine Ball Grid Array) 패키지보다 더 작은 사이즈를 갖는다. FI-WLP 메모리들(130)은 메모리 칩과 유사한 사이즈를 갖는다. FI-WLP 메모리들(130)을 시스템-인-패키지 모듈(100)의 구성 요소로 사용함으로써, FI-WLP 메모리들(130)과 ASIC 칩(120) 사이의 거리, 예를 들어 제1 거리(L1), 제2 거리(l2), 제3 거리(L3), 또는 제4 거리(L4)가 FBGA 패키지 메모리를 사용할 때와 비교하여 더 짧아질 수 있다.
FI-WLP 메모리들(130)과 ASIC 칩(120) 사이의 거리가 짧아짐에 따라, FI-WLP 메모리들(130)과 ASIC 칩(120)을 전기적으로 연결하는 경로의 길이가 짧아질 수 있다. 따라서, 시스템-인-패키지 모듈(100)의 신호 무결성(Signal Integrity)이 향상되고, 시스템-인-패키지 모듈(100)의 성능 및 신뢰성이 향상될 수 있다.
도 1 및 도 2에서, ASIC 칩(120)의 네 개의 측면들에 FI-WLP 메모리들(130)이 배치되는 예가 설명되었다. 그러나 FI-WLP 메모리들(130)은 ASIC 칩(120)의 두 개의 측면들에 대칭적으로 배치될 수 있다. 예를 들어, FI-WLP 메모리들(130)의 수가 감소하면, FI-WLP 메모리들(130)은 ASIC 칩(120)의 두 개의 측면들에 대칭적으로 배치될 수 있다.
예시적으로, 도 1 및 도 2에서 FI-WLP 메모리들(130), 메모리 솔더 볼들(MSB), 그리고 솔더 볼들(150)의 구체적인 개수가 도시되었다. 그러나 FI-WLP 메모리들(130), 메모리 솔더 볼들(MSB), 그리고 솔더 볼들(150)의 개수는 한정되지 않고 변경될 수 있다.
도 3은 FI-WLP 메모리(13x)의 예시적인 단면도를 보여준다. 도 1 및 도 3을 참조하면, FI-WLP 메모리(13x)는 메모리 칩(MD), 메모리 칩(MD)의 하부에 제공되는 메모리 재배선층(MRDL)(Memory ReDistribution Layer), 메모리 재배선층(MRDL)의 하부에 제공되는 메모리 솔더 볼들(MSB), 그리고 메모리 칩(MD), 메모리 재배선층(MRDL), 그리고 메모리 솔더 볼들(MSB)의 일부를 감싸는 메모리 몰드(MM)를 포함할 수 있다.
메모리 재배선층(MRDL)은 메모리 솔더 볼들(MSB)과 메모리 칩(MD)을 전기적으로 연결하는 제4 전기적 연결(EC4)을 포함할 수 있다. 메모리 몰드(MM)가 메모리 솔더 볼들(MSB)의 일부를 감싸는 구조에 기반하여, FI-WLP 메모리(13x)는 mWLP(molded WLP)일 수 있다.
도 4는 FI-WLP 메모리(13x)의 볼 맵(13x_BM)(Ball Map)의 예를 보여준다. 예를 들어, 볼 맵(13x_BM)은 볼 아웃(Ball Out)으로도 불릴 수 있다. 도 1, 도 3 및 도 4를 참조하면, FI-WLP 메모리(13x)는 시스템-인-패키지 모듈(100)에서 사용되므로, 통상적인 DRAM의 표준에 따른 볼 맵을 따르지 않고 주문 제작된(customized) 볼 맵을 가질 수 있다.
예를 들어, FI-WLP 메모리(13x)의 볼 맵(13x_BM)은 시스템-인-패키지 모듈(100)의 성능 또는 신뢰성을 향상시키도록 구성될 수 있다. FI-WLP 메모리(13x)의 볼 맵(13x_BM)은 제1 영역(R1), 제2 영역(R2), 그리고 제3 영역(R3)으로 분할될 수 있다.
제1 화살표(A1)로 표시된 바와 같이, 제1 영역(R1)은 ASIC 칩(120)에 가장 가까울 수 있다. 제2 화살표(A2)로 표시된 바와 같이, 제3 영역(R3)은 ASIC 칩(120)으로부터 가장 멀 수 있다. 제2 영역(R2)은 제1 영역(R1)과 제2 영역(R2)의 사이일 수 있다.
예를 들어, FI-WLP 메모리(13x)가 제1 FI-WLP 메모리들(131) 중 하나일 때, 제1 화살표(A1)는 제1 방향의 반대 방향에 대응할 수 있다. FI-WLP 메모리(13x)가 제2 FI-WLP 메모리들(132) 중 하나일 때, 제1 화살표(A1)는 제1 방향에 대응할 수 있다. FI-WLP 메모리(13x)가 제3 FI-WLP 메모리들(133) 중 하나일 때, 제1 화살표(A1)는 제2 방향의 반대 방향에 대응할 수 있다. FI-WLP 메모리(13x)가 제4 FI-WLP 메모리들(134) 중 하나일 때, 제1 화살표(A1)는 제2 방향에 대응할 수 있다.
ASIC 칩(120)에 가장 가까운 제1 영역(R1)의 메모리 솔더 볼들은 FI-WLP 메모리(13x)가 ASIC 칩(120)과 통신하는 신호들 중에서 하이 레벨(예를 들어, 양의 전압)과 로우 레벨(예를 들어, 접지 전압)의 사이를 가장 빠르게 토글(또는 천이)하는 신호들을 운반(carry)할 수 있다. 예를 들어, 데이터 입력 및 출력 신호(DQ), 클럭 신호(CK), 또는 데이터 스트로브 신호(DQS)를 운반하는 메모리 솔더 볼들이 제1 영역(R1)에 배치되도록 볼 맵(13x_BM)이 구성될 수 있다.
ASIC 칩(120)으로부터 가장 먼 제3 영역(R3)의 메모리 솔더 볼들은 하이 레벨과 로우 레벨이 사이를 천이하지 않는 전압 입력(VI)을 수신할 수 있다. 예를 들어, 전원 전압(VDD), 접지 전압(VSS), 입력 및 출력용 전원 전압(VDDQ), 입력 및 출력용 접지 전압(VSSQ), 그리고 고전압(VPP)을 수신하는 메모리 솔더 볼들이 제3 영역(R3)에 배치되도록 볼 맵(13x_BM)이 구성될 수 있다.
제2 영역(R2)의 메모리 솔더 볼들은 제1 영역(R1)의 신호들보다 더 느리게 하이 레벨과 로우 레벨의 사이를 천이하는 신호들을 운반할 수 있다. 예를 들어, 명령(CMD), 주소(ADDR), 그리고 제어 신호(CTRL)를 운반하는 메모리 솔더 볼들이 제2 영역(R2)에 배치되도록 볼 맵(13x_BM)이 구성될 수 있다.
명령(CMD)은 행 주소 스트로브 신호(RAS), 열 주소 스트로브 신호(CAS), 쓰기 인에이블 신호(WE), 그리고 활성 신호(ACT) 중 적어도 하나를 포함할 수 있다. 주소(ADDR)는 칩 식별자(CID), 뱅크 그룹 주소(BG), 뱅크 주소(BA), 그리고 주소들(A0~A17) 중 적어도 하나를 포함할 수 있다.
제어 신호(CTRL)는 클럭 인에이블 신호(CKE), 칩 선택 신호(CS), 온-다이 터미네이션 신호(ODT), 데이터 마스크 신호(DM), 데이터 마스크 반전 신호(DMI), 데이터 버스 반전 신호(DBI), 오토 프리차지 신호(AP), 버스트 촙 신호(BC), 리셋 신호(RESET), 경고 신호(ALERT) 중 적어도 하나를 포함할 수 있다.
다른 예로서, 명령(CMD) 및 주소(ADDR)는 제2 영역(R2)의 공통의 솔더 볼들을 통해 운반되며, 예를 들어, CA0~CA6의 신호들로서 운반될 수 있다.
도 4를 참조하여 설명된 바와 같이 가장 빠르게 토글하는 신호들을 운반하는 메모리 솔더 볼들이 제1 영역(R1)에 배치되면, 가장 빠르게 토글하는 신호들이 FI-WLP 메모리(13x)와 ASIC 칩(120) 사이에서 통신되는 기판(110) 상의 경로들이 다른 신호들이 통신되는 기판(110) 상의 경로들보다 더 짧아진다. 따라서, 시스템-인-패키지 모듈(100)의 신호 무결성이 더 향상될 수 있다.
예시적으로, 제2 영역(R2)의 신호들 중에서도, 더 빠르게 토글하는 주소 신호(ADDR) 및 명령 신호(CMD)을 운반하는 메모리 솔더 볼들은 제어 신호(CTRL)를 운반하는 메모리 솔더 볼들보다 ASIC 칩(120)에 더 가깝게 배치될 수 있다. 또한, 전입 입력(VI)을 수신하는 메모리 솔더 볼들은 제3 영역(VI)에 집중하여 배치되는 대신, 제1 영역(R1) 및 제2 영역(R2)의 메모리 솔더 볼들의 사이에 배치되어, 신호들 사이의 간섭을 줄이는 전기적 쉴딩(electrical shielding)을 제공할 수 있다.
도 5는 FI-WLP 메모리(13x)의 구성 요소들의 배치 맵(13x_AM)(Arrangement Map)의 예를 보여준다. 도 1, 도 3, 도 4 및 도 5를 참조하면, 도 4를 참조하여 설명된 것과 같이, FI-WLP 메모리(13x)의 배치 맵(13x_AM)은 ASIC 칩(120)에 가장 가까운 제1 영역(R1), ASIC 칩(120)으로부터 가장 먼 제3 영역(R3), 그리고 제1 영역(R1)과 제3 영역(R3)의 사이의 제2 영역(R2)으로 구분될 수 있다.
제1 영역(R1)에 ASIC 칩(120)과 신호를 통신하는 물리 회로들(PHY)이 배치될 수 있다. 물리 회로들(PHY)은 16개(x16)의 데이터 입력 및 출력 신호들을 ASIC 칩(120)과 통신하도록 구성될 수 있다.
제3 영역(R3)에 코어 회로들(CORE), 예를 들어 메모리 셀들이 배치될 수 있다. 제2 영역(R2)에 코어 회로들(CORE)을 액세스하고 그리고 물리 회로들(PHY)과 통신하는 주변 회로들(PERI)이 배치될 수 있다. 다른 예로서, 코어 회로들(CORE) 및 주변 회로들(PERI)은 제2 영역(R2)과 제3 영역(R3)에 혼재하여 위치할 수 있다.
도 5를 참조하여 설명된 바와 같이 물리 회로들(PHY)이 제1 영역(R1)에 배치되면, 가장 빠르게 토글하는 신호들이 FI-WLP 메모리(13x)와 ASIC 칩(120) 사이에서 통신되는 메모리 재배선층(MRDL) 상의 경로들이 다른 신호들이 통신되는 메모리 재배선층(MRDL) 상의 경로들보다 더 짧아진다. 따라서, 시스템-인-패키지 모듈(100)의 신호 무결성이 더 향상될 수 있다.
도 6은 ASIC 칩(120)의 예시적인 단면도를 보여준다. 도 1 및 도 6을 참조하면, ASIC 칩(120)은 ASIC 칩 본체(ADB), ASIC 칩 본체(ADB)의 하부에 제공되는 ASIC 재배선층(ARDL), 그리고 ASIC 재배선층(ARDL)의 하부에 제공되는 ASIC 솔더 범프들(ASB)을 포함할 수 있다.
ASIC 재배선층(ARDL)은 ASIC 솔더 범프들(ASB)과 ASIC 칩 본체(ADB)를 전기적으로 연결하는 제5 전기적 연결(EC5)을 포함할 수 있다. 예를 들어, ASIC 칩 본체(ADB)는 논리 연산을 수행하는 로직 구성들 요소 및 메모리 구성 요소들(예를 들어, SRAM 구성 요소들)이 혼합된 형태로 구현될 수 있다.
도 7은 ASIC 칩(120)의 볼 맵(120_BM)의 예를 보여준다. 예를 들어, 볼 맵(120_BM)은 볼 아웃(Ball Out)으로도 불릴 수 있다. 도 1, 도 6 및 도 7을 참조하면, ASIC 칩(120)은 시스템-인-패키지 모듈(100)에서 사용되므로, 통상적인 DRAM의 표준에 따른 볼 맵을 따르지 않고 주문 제작된(customized) 볼 맵을 가질 수 있다.
예를 들어, ASIC 칩(120)의 볼 맵(120_BM)은 시스템-인-패키지 모듈(100)의 성능 또는 신뢰성을 향상시키도록 구성될 수 있다. ASIC 칩(120)의 볼 맵(120_BM)은 제5 영역(R5) 및 제6 영역(R6)으로 분할될 수 있다. 제5 영역(R5)은 내부 영역이고, 제6 영역(R6)은 외곽 영역일 수 있다.
ASIC 칩(120)의 ASIC 솔더 범프들(ASB) 중에서 제6 영역(R6)의 ASIC 솔더 범프들과 FI-WLP 메모리들(130) 사이의 거리가 제5 영역(R5)의 ASIC 솔더 범프들과 FI-WLP 메모리들(130) 사이의 거리보다 짧다. 따라서, 제6 영역(R6)에 FI-WLP 메모리들(130)과 신호들을 통신하는 메모리 통신(MEM_COM)을 위한 ASIC 솔더 범프들이 배치될 수 있다. 제5 영역(R5)에 ASIC 칩(120)이 외부의 장치와 신호들을 통신하는 외부 통신(EX_COM)을 위한 ASIC 솔더 범프들이 배치될 수 있다.
도 4를 참조하여 설명된 바와 같이, 제6 영역(R6)의 내부에서도, 데이터 입력 및 출력 신호(DQ), 클럭 신호(CK), 또는 데이터 스트로브 신호(DQS)과 같이 가장 빠르게 하이 레벨과 로우 레벨의 사이를 토글하는 신호들을 운반하는 ASIC 솔더 범프들이 다른 ASIC 솔더 범프들보다 더 외곽에 배치될 수 있다. 또한, FI-WLP 메모리들(130)에 전압들을 공급하는 ASIC 솔더 범프들은 제5 영역(R5)에 인접하게 배치되거나, 또는 토글하는 신호들을 운반하는 ASIC 솔더 범프들의 사이에 배치되어 전기적 쉴딩을 제공할 수 있다. 따라서, ASIC 칩(120)과 FI-WLP 메모리들(130) 사이의 신호 무결성이 더 향상되고, 시스템-인-패키지 모듈(100)의 성능이 더 향상될 수 있다.
도 7을 참조하여 설명된 바와 같이 FI-WLP 메모리들(130)과 통신되는 신호들을 운반하는 ASIC 솔더 볼들이 제6 영역(R6)에 배치되면, FI-WLP 메모리들(130)과 통신되는 신호들의 기판(110) 상의 경로들이 다른 신호들이 통신되는 기판(110) 상의 경로들보다 더 짧아진다. 따라서, 시스템-인-패키지 모듈(100)의 신호 무결성이 더 향상될 수 있다.
도 8은 ASIC 칩(120)의 구성 요소들의 배치 맵(120_AM)의 예를 보여준다. 도 1, 도 6, 도 7 및 도 8을 참조하면, 도 7을 참조하여 설명된 것과 같이, ASIC 칩(120)의 배치 맵(120_AM)은 중앙에 위치한 제5 영역(R5) 및 외곽에 위치한 제6 영역(R6)으로 구분될 수 있다.
제6 영역(R6)에 FI-WLP 메모리들(130)과 신호를 통신하는 물리 회로들(PHY)이 배치될 수 있다. 예를 들어, 물리 회로들(PHY)의 수는 FI-WLP 메모리들(130)의 수와 동일할 수 있다. 물리 회로들(PHY)의 각각은 16개(x16)의 데이터 입력 및 출력 신호들을 ASIC 칩(120)과 통신하도록 구성될 수 있다.
제5 영역(R5)에 코어 회로들(CORE), 예를 들어 논리 연산을 수행하는 논리 구성 요소들 및 메모리 구성 요소들이 배치될 수 있다. 도 8을 참조하여 설명된 바와 같이 물리 회로들(PHY)이 제6 영역(R6)에 배치되면, FI-WLP 메모리들(130)과 통신되는 신호들의 ASIC 재배선층(ARDL) 상의 경로들이 다른 신호들의 ASIC 재배선층(ARDL) 상의 경로들보다 더 짧아진다. 따라서, 시스템-인-패키지 모듈(100)의 신호 무결성이 더 향상될 수 있다.
도 9는 FBGA 패키지와 FI-WLP들의 특색들을 보여준다. 도 1 및 도 9를 참조하면, 두 개의 메모리 칩들을 갖는 FBGA 패키지(2-칩 FBGA 패키지)와 각각 하나의 메모리 칩을 포함하는 두 개의 FI-WLP들이 비교된다. 각 메모리 칩은 16개(x16)의 데이터 입력 및 출력들을 가질 수 있다. FBGA 패키지는 FO-WLP(Fan-Out WLP)일 수 있다.
2-칩 FBGA 패키지의 데이터 입력 및 출력들의 수는 32개(x32)이고, 두 개의 FI-WLP들의 입력 및 출력들의 수는 16개(x16)의 두 배(x2)인 32개일 수 있다. 즉, 2-칩 FBGA 패키지 및 두 개의 FI-WLP들은 동일한 입력 및 출력 대역폭을 제공할 수 있다.
2-칩 FBGA 패키지의 사이즈는 14x12mm인 반면, 두 개의 FI-WLP들을 배치한 때의 총 사이즈는 9.13x11.08mm이다. 두 개의 FI-WLP들은 2-칩 FBGA 패키지와 비교하여 40% 감소된 면적을 차지한다. 2-칩 FBGA 패키지의 볼 맵은 표준에 의존하지만, 두 개의 FI-WLP들의 볼 맵은 도 4를 참조하여 설명된 바와 같이 커스터마이즈 될 수 있다.
2-칩 FBGA 패키지의 두께는 4.1mm인 반면, 두 개의 FI-WLP들의 두께는 2.5mm일 수 있다. 이와 같이, 두 개의 FI-WLP들은 2-칩 FBGA 패키지와 비교하여 감소한 사이즈를 갖는다. 따라서, 2-칩 FBGA 패키지를 사용할 때와 비교하여, 시스템-인-패키지 모듈(100)에 FI-WLP들이 사용되면, ASIC 칩(120)과 메모리 칩들 사이의 거리가 더 감소하고, 신호 무결성이 향상될 수 있다. 또한, 볼 맵의 커스터마이즈를 통해, FI-WLP들은 2-칩 FBGA 패키지보다 더 향상된 신호 무결성을 제공할 수 있다.
도 10은 FBGA 패키지로 구현된 시스템-인-패키지 모듈과 FI-WLP들로 구현된 시스템-인-패키지 모듈의 특색들을 보여준다. 도 10을 참조하면, 하나의 ASIC 칩 및 네 개의 FBGA 패키지 메모리들(예를 들어, FO-WLP)을 포함하는 제1 시스템-인-패키지 모듈이 하나의 ASIC 칩 및 8개의 FI-WLP 메모리들을 포함하는 제2 시스템-인-패키지 모듈의 특색들이 비교된다.
도 9를 참조하여 설명된 바와 같이, 네 개의 FBGA FO-WLP 메모리들과 8개의 FI-WLP 메모리들은 동일한 입력 및 출력 대역폭을 제공할 수 있다. 제1 시스템-인-패키지 모듈과 제2 시스템-인-패키지 모듈에서 ASIC 칩의 사이즈는 18.0x15.83mm로 동일할 수 있다.
제1 시스템-인-패키지 모듈의 사이즈는 29.5x43.8mm인 반면, 제2 시스템-인-패키지 모듈의 사이즈는 23.4x38.1mm일 수 있다. FI-WLP 메모리들을 사용하는 제2 시스템-인-패키지 모듈의 사이즈는 FBGA FO-WLP 메모리들을 사용하는 제1 시스템-인-패키지 모듈과 비교하여 28% 감소할 수 있다.
또한, 제1 시스템-인-패키지 모듈과 제2 시스템-인-패키지 모듈의 신호 무결성들을 시뮬레이션한 결과가 도 10에 도시된다. 네 개의 FBGA FO-WLP 메모리들을 사용하는 제1 시스템-인-패키지 모듈은 20Gbps에서 144mV의 신호 무결성을 갖는 것으로 나타난다. 반면, 9개의 FI-WLP 메모리들을 사용하는 제2 시스템-인-패키지 모듈은 20Gbps에서 295mV의 신호 무결성을 가지며, 이는 제1 시스템-인-패키지 모듈보다 105% 향상된 것이다.
예시적으로, 295mV의 신호 무결성은 ASIC 칩과 FI-WLP 메모리들 사이의 거리(최단 거리)를 2.5mm로 지정한 때의 결과이다. ASIC 칩과 FI-WLP 메모리들 사이의 거리(최단거리)를 5mm로 지정한 때에도 제2 시스템-인-패키지 모듈은 제1 시스템-인-패키지 모듈과 비교하여 50% 수준의 향상된 신후 무결성을 가질 수 있다.
상술된 바와 같이, FI-WLP 메모리들을 실장한 시스템-인-패키지 모듈은 메모리 칩들을 실장한 시스템-인-패키지 모듈과 비교하여 고주파 테스트를 수행할 수 있고, 따라서 성능을 보장할 수 있는 장점을 갖는다. 또한, FI-WLP 메모리들을 실장한 시스템-인-패키지 모듈은 FBGA FO-WLP 메모리들을 실장한 시스템-인-패키지 모듈과 비교하여 사이즈가 감소하고 신후 무결성이 향상되는 장점을 갖는다.
도 11은 적층된 구조를 갖는 ASIC 칩(120a)의 예를 보여준다. 도 11을 참조하면, ASIC 칩(120a)은 로직 칩(121) 및 로직 칩(121) 상에 적층된 제1 메모리 칩들(22) 및 제2 메모리 칩(25)을 포함할 수 있다. 로직 칩(121)은 스루 실리콘 비아들(122)(TSV)(Through Silicon Vias)을 포함할 수 있다. 제1 메모리 칩들(22)은 TSV(24)를 포함할 수 있다.
로직 칩(121)은 TSV(122)를 통해 제1 메모리 칩들(22) 및 제2 메모리 칩(25)과 전기적으로 연결될 수 있다. 제1 메모리 칩들(22)의 각각은 솔더 범프들(23)을 통해 하부의 로직 칩(121)의 TSV(122) 또는 하부의 제1 메모리 칩(22)의 TSV(24)와 연결될 수 있다. 제2 메모리 칩(25)은 솔더 범프들을 통해 하부의 제1 메모리 칩(22)의 TSV(24)와 연결될 수 있다.
로직 칩(121)의 하부에 재배선층(123) 및 솔더 범프들(124)(또는 솔더 볼들)이 제공될 수 있다. 재배선층(123)은 TSV(122)를 솔더 범프들(124) 중 적어도 하나와 연결하는 제6 전기적 연결(EC6), 그리고 로직 칩(121)의 통신 패드들 중 적어도 하나를 솔더 범프들(124) 중 적어도 하나와 전기적으로 연결하는 제7 전기적 연결(EC7) 중 적어도 하나를 포함할 수 있다.
도 12는 적층 구조로 구현된 ASIC(120b)의 다른 예를 보여준다. 도 12를 참조하면, ASIC(120b)은 ASIC 기판(129), ASIC 기판(129)의 하면에 부착된 솔더 볼들(124'), 그리고 ASIC 기판(129) 상에 실장된 로직 칩(121)을 포함할 수 있다.
로직 칩(121) 상에 인터포저(126)가 제공될 수 있다. 인터포저(126)의 적어도 하나의 측면은 로직 칩(121)의 상면으로부터 ASIC 기판(129)의 상면과 평행하게 돌출될 수 있다. 인터포저(126)의 위에 제1 메모리 칩들(22) 및 제2 메모리 칩(25)이 적층될 수 있다. 제1 메모리 칩들(22) 및 제2 메모리 칩(25)의 적층 구조는 도 11을 참조하여 설명된 것과 동일하다. 따라서, 중복되는 설명은 생략된다.
로직 칩(121)의 적어도 하나의 측면에, 인터포저(126)와 ASIC 기판(129)을 전기적으로 연결하는 적어도 하나의 도전 구조체(125)가 제공될 수 있다. 예를 들어, 도전 구조체(125)는 측면 비아(side via)일 수 있다. 인터포저(126)는 제1 메모리 칩들(22)의 TSV(24)에 연결된 솔더 범프들(23)을 도전 구조체(125)와 전기적으로 연결하는 제8 전기적 연결(EC8) 및 제9 전기적 연결(EC9)을 포함할 수 있다.
ASIC 기판(129)은 도전 구조체(125)를 솔더 볼들(124') 중 적어도 하나와 연결하는 제10 전기적 연결(EC10), 로직 칩(121)의 통신 패드들 중 적어도 하나를 솔더 볼들(124') 중 적어도 하나와 연결하는 제11 전기적 연결(EC11), 그리고 도전 구조체(125)를 로직 칩(121)의 통신 패드들 중 적어도 하나와 연결하는 제12 전기적 연결(EC12) 중 적어도 하나를 포함할 수 있다.
예시적으로, ASIC(120b)은 FO-WLP의 공정을 통해 제조될 수 있다. ASIC(120b)은 기판(129), 로직 칩(121), 인터포저(126), 도전 구조체(125), 제1 메모리 칩들(22), 그리고 제2 메모리 칩(25)을 감싸는 몰드를 더 포함할 수 있다. 다른 예로서, ASIC(120b)은 몰드 없이 시스템-인-패키지 모듈(100)(도 1 참조)의 기판(110)에 실장될 수 있다.
도 13은 적층 구조로 구현된 ASIC(120c)의 다른 예를 보여준다. 도 13을 참조하면, ASIC(120c)은 ASIC 기판(129), ASIC 기판(129)의 하면에 부착된 솔더 볼들(124'), ASIC 기판(129) 상에 실장된 로직 칩(121), 그리고 ASIC 기판(129) 및 로직 칩(121)을 감싸는 몰드(127)를 포함할 수 있다. 예를 들어, ASIC 기판(129), 로직 칩(121), 솔더 볼들(124'), 그리고 몰드(127)는 FO-WLP일 수 있다.
몰드(127) 상에 인터포저(126)가 제공될 수 있다. 인터포저(126)의 적어도 하나의 측면은 로직 칩(121)의 상면으로부터 ASIC 기판(129)의 상면과 평행하게 돌출될 수 있다. 인터포저(126)의 위에 제1 메모리 칩들(22) 및 제2 메모리 칩(25)이 적층될 수 있다. 제1 메모리 칩들(22) 및 제2 메모리 칩(25)의 적층 구조는 도 11을 참조하여 설명된 것과 동일하다. 따라서, 중복되는 설명은 생략된다.
로직 칩(121)의 적어도 하나의 측면에, 몰드(127)를 관통하여 인터포저(126)와 ASIC 기판(129)을 전기적으로 연결하는 적어도 하나의 도전 구조체(128)가 제공될 수 있다. 예를 들어, 도전 구조체(128)는 측면 비아(side via) 또는 스루 몰드 비아(TMV)(Through Mold Via)일 수 있다. 인터포저(126)는 제1 메모리 칩들(22)의 TSV(24)에 연결된 솔더 범프들(23)을 도전 구조체(128)와 전기적으로 연결하는 제13 전기적 연결(EC13) 및 제14 전기적 연결(EC14)을 포함할 수 있다.
ASIC 기판(129)은 도전 구조체(125)를 솔더 볼들(124') 중 적어도 하나와 연결하는 제15 전기적 연결(EC15), 로직 칩(121)의 통신 패드들 중 적어도 하나를 솔더 볼들(124') 중 적어도 하나와 연결하는 제16 전기적 연결(EC16), 그리고 도전 구조체(128)를 로직 칩(121)의 통신 패드들 중 적어도 하나와 연결하는 제17 전기적 연결(EC17) 중 적어도 하나를 포함할 수 있다.
ASIC(120c)은 몰드(127), 인터포저(126), 제1 메모리 칩들(22), 그리고 제2 메모리 칩(25)을 감싸는 몰드를 더 포함할 수 있다. 다른 예로서, ASIC(120c)은 몰드 없이 시스템-인-패키지 모듈(100)(도 1 참조)의 기판(110)에 실장될 수 있다.
도 14는 다른 실시 예에 따른 시스템-인-패키지 모듈(200)을 보여준다. 도 14를 참조하면, 시스템-인-패키지 모듈(200)은 기판(210), 기판(210) 상에 실장된 ASIC 칩(20), ASIC 칩(20) 상에 적층된 인터포저(260), 그리고 인터포저(260) 상에 실장된 FI-WLP 메모리들(230)을 포함할 수 있다.
ASIC 칩(20)은 도 1 내지 도 10을 참조하여 설명된 바와 같이 로직 구성 요소들 및 메모리 구성 요소들이 혼합되어 구현된 플립 칩일 수 있다. 다른 예로서, ASIC 칩(20)은 도 11을 참조하여 설명된 바와 같이 로직 칩 상에 메모리 칩들이 적층되어 구현될 수 있다. 다른 예로서, ASIC 칩(20)은 도 12 및 도 13을 참조하여 설명된 바와 같이, ASIC 기판을 포함하는 패키지 또는 세미 패키지의 형태로 구현될 수 있다.
인터포저(260)의 적어도 하나의 측면은 ASIC 칩(20)의 상면으로부터 기판(210)의 상면과 평행하게 돌출될 수 있다. ASIC 칩(20)의 적어도 하나의 측면에 인터포저(260)와 기판(210)을 전기적으로 연결하는 적어도 하나의 도전 구조체(270)가 제공될 수 있다.
FI-WLP 메모리들(230)은 메모리 솔더 볼들(MSB)을 통해 인터포저(260)에 실장될 수 있다. 인터포저(260)는 FI-WLP 메모리들(230)과 도전 구조체(270)를 전기적으로 연결하는 제18 전기적 연결(EC18) 및 제19 전기적 연결(EC19)을 포함할 수 있다.
기판(210)의 하면에 솔더 볼들(250)이 제공될 수 있다. 기판(210)은 도전 구조체(270)와 솔더 볼들(250) 중 적어도 하나를 전기적으로 연결하는 제20 전기적 연결(EC20), ASIC 칩(20)의 통신 솔더 범프들(또는 솔더 볼들) 중 적어도 하나와 솔더 볼들(250) 중 적어도 하나를 전기적으로 연결하는 제21 전기적 연결(EC21), 그리고 도전 구조체(270)와 SIC 칩(20)의 통신 솔더 범프들(또는 솔더 볼들) 중 적어도 하나를 전기적으로 연결하는 제22 전기적 연결(EC22) 중 적어도 하나를 포함할 수 있다.
시스템-인-패키지 모듈(200)은 기판(210), ASIC 칩(20), FI-WLP 메모리들(230), 인터포저(260), 그리고 도전 구조체(270)를 감싸는 몰드(240)를 더 포함할 수 있다. 예를 들어, 시스템-인-패키지 모듈(200)은 FO-WLP일 수 있다.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 시스템-인-패키지 모듈(100 또는 200)의 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100, 200: 시스템-인-패키지 모듈
110, 210: 기판
120, 220: ASIC 칩
121: 로직 칩
122: TSV
123: 재배선층
124: 솔더 범프들
124': 솔더 볼들
125: 도전 구조체
126: 인터포저
127: 몰드
128: 도전 구조체
129: ASIC 기판
130, 230: FI-WLP 메모리들
140, 240: 몰드
150, 250: 솔더 볼들
260: 인터포저
270: 도전 구조체

Claims (20)

  1. 기판;
    상기 기판 상에 실장되는 응용 특화 집적 회로(ASIC)(Application Specific Integrated Circuit) 칩;
    상기 기판 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 상기 ASIC 칩으로부터 이격되어 실장되는 제1 웨이퍼 레벨 패키지(WLP)(Wafer Level Package) 메모리들; 그리고
    상기 기판 상에서 상기 제1 방향의 반대 방향을 따라 상기 ASIC 칩으로부터 이격되어 실장되는 제2 WLP 메모리들을 포함하는 시스템-인-패키지 모듈.
  2. 제1항에 있어서,
    상기 제1 WLP 메모리들과 상기 ASIC 칩 사이의 상기 기판 상의 거리, 그리고 상기 제2 WLP 메모리들과 상기 ASIC 칩 사이의 상기 기판 상의 거리는 2.5mm 이하인 시스템-인-패키지 모듈.
  3. 제1항에 있어서,
    상기 제1 WLP 메모리들과 상기 ASIC 칩 사이의 상기 기판 상의 거리, 그리고 상기 제2 WLP 메모리들과 상기 ASIC 칩 사이의 상기 기판 상의 거리는 5mm 이하인 시스템-인-패키지 모듈.
  4. 제1항에 있어서,
    상기 ASIC 칩은 솔더 범프들을 통해 상기 기판에 실장되는 플립 칩을 포함하는 시스템-인-패키지 모듈.
  5. 제1항에 있어서,
    상기 제1 WLP 메모리들은 제1 팬-인 WLP(FI-WLP) 메모리들을 포함하고, 그리고
    상기 제2 WLP 메모리들은 제2 팬-인 WLP(FI-WLP) 메모리들을 포함하고,
    상기 제1 FI-WLP 메모리들 및 상기 제2 FI-WLP 메모리들의 각각은:
    상기 ASIC 칩에 가장 가깝고, 그리고 하이 레벨과 로우 레벨의 사이를 토글하는 제1 신호들을 통신하도록 구성된 제1 솔더 볼들을 포함하는 제1 영역;
    상기 제1 영역 다음으로 상기 ASIC 칩에 가깝고, 그리고 상기 제1 신호들보다 느리게 토글하는 제2 신호들을 통신하도록 구성된 제2 솔더 볼들을 포함하는 제2 영역; 그리고
    상기 ASIC 칩으로부터 가장 멀고, 그리고 전압들을 수신하도록 구성된 제3 솔더 볼들을 포함하는 제3 영역을 포함하는 시스템-인-패키지 모듈.
  6. 제5항에 있어서,
    상기 제1 신호들은 데이터 입력 및 출력 신호, 클럭 신호, 그리고 데이터 스트로브 신호 중 적어도 하나를 포함하는 시스템-인-패키지 모듈.
  7. 제5항에 있어서,
    상기 제2 신호들은 명령 신호, 주소 신호, 그리고 제어 신호 중 적어도 하나를 포함하는 시스템-인-패키지 모듈.
  8. 제5항에 있어서,
    상기 전압들은 전원 전압, 접지 전압, 데이터 입력 및 출력 전원 전압, 데이터 입력 및 출력 접지 전압 중 적어도 하나를 포함하는 시스템-인-패키지 모듈.
  9. 제5항에 있어서,
    상기 제1 FI-WLP 메모리들 및 상기 제2 FI-WLP 메모리들의 각각은:
    상기 제1 영역에 위치하며 상기 제1 메모리 솔더 볼들 또는 상기 제2 메모리 솔더 볼들을 통해 상기 ASIC 칩과 통신하도록 구성되는 물리 회로들;
    상기 제2 영역 또는 상기 제3 영역에 위치하며, 데이터를 저장하는 메모리 셀들을 포함하는 코어 회로들; 그리고
    상기 제2 영역 또는 상기 제3 영역에 위치하며, 상기 물리 회로들을 통해 수신되는 명령 신호 및 주소 신호에 응답하여 상기 코어 회로들을 액세스하는 주변 회로들을 더 포함하는 시스템-인-패키지 모듈.
  10. 제1항에 있어서,
    상기 제1 WLP 메모리들은 제1 팬-인 WLP(FI-WLP) 메모리들을 포함하고, 그리고
    상기 제2 WLP 메모리들은 제2 팬-인 WLP(FI-WLP) 메모리들을 포함하고,
    상기 ASIC 칩은:
    상기 ASIC 칩의 외곽 영역에 위치하며, 상기 기판을 통해 상기 제1 FI-WLP 메모리들 및 상기 제2 FI-WLP 메모리들과 통신하는 제1 솔더 범프들; 그리고
    상기 ASIC 칩의 상기 외곽 영역의 내부의 내부 영역에 위치하며, 상기 기판을 통해 외부의 장치와 통신하는 제2 솔더 범프들을 포함하는 시스템-인-패키지 모듈.
  11. 제10항에 있어서,
    상기 ASIC 칩은:
    상기 ASIC 칩의 상기 외곽 영역에 위치하며, 상기 제1 솔더 범프들에 연결되고 상기 제1 FI-WLP 메모리들 및 상기 제2 FI-WLP 메모리들과 통신하도록 구성되는 물리 회로들을 포함하는 시스템-인-패키지 모듈.
  12. 제11항에 있어서,
    상기 ASIC 칩은:
    상기 물리 회로들을 통해 상기 제1 FI-WLP 메모리들 및 상기 제2 FI-WLP 메모리들과 통신하고, 상기 제2 솔더 범프들을 통해 상기 외부의 장치와 통신하고, 그리고 상기 외부의 장치의 요청에 따라 그래픽 연산 또는 신경망 연산을 수행하도록 구성되는 코어 회로들을 더 포함하는 시스템-인-패키지 모듈.
  13. 제1항에 있어서,
    상기 기판 상에서 상기 ASIC 칩으로부터 상기 기판의 상면에 평행하고 그리고 상기 제1 방향에 수직한 제2 방향을 따라 이격되어 실장되는 제3 WLP 메모리들; 그리고
    상기 기판 상에서 상기 ASIC 칩으로부터 상기 제2 방향의 반대 방향을 따라 이격되어 실장되는 제4 WLP 메모리들을 더 포함하는 시스템-인-패키지 모듈.
  14. 제1항에 있어서,
    상기 ASIC 칩은:
    로직 솔더 범프들을 통해 상기 기판과 전기적으로 연결되는 로직 칩; 그리고
    상기 로직 칩의 위에 적층되고, 스루 실리콘 비아들(TSV들)(Through Silicon Via)을 통해 상기 로직 칩과 전기적으로 연결되는 메모리 칩들을 포함하는 시스템-인-패키지 모듈.
  15. 제1항에 있어서,
    상기 기판의 하면에 배치되고 상기 ASIC 칩과 전기적으로 연결되는 솔더 볼들을 더 포함하는 시스템-인-패키지 모듈.
  16. 제1항에 있어서,
    상기 기판, 상기 ASIC 칩, 상기 제1 WLP 메모리들, 그리고 상기 제2 WLP 메모리들을 감싸는 몰드를 더 포함하는 시스템-인-패키지 모듈.
  17. 기판;
    상기 기판 상에 실장되는 응용 특화 집적 회로(ASIC)(Application Specific Integrated Circuit);
    상기 기판 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 상기 ASIC 칩으로부터 이격되어 실장되는 제1 웨이퍼 레벨 패키지(WLP)(Wafer Level Package) 메모리들; 그리고
    상기 기판 상에서 상기 제1 방향의 반대 방향을 따라 상기 ASIC 칩으로부터 이격되어 실장되는 제2 WLP 메모리들을 포함하고,
    상기 ASIC은:
    ASIC 기판;
    상기 ASIC 기판 상에 실장되는 로직 칩; 그리고
    상기 로직 칩의 위에 적층되는 메모리 칩들을 포함하는 시스템-인-패키지 모듈.
  18. 제17항에 있어서,
    상기 ASIC은:
    상기 로직 칩과 상기 메모리 칩들의 사이의 인터포저; 그리고
    상기 로직 칩의 적어도 하나의 측면에서 상기 기판과 상기 인터포저를 전기적으로 연결하는 적어도 하나의 도전 구조체를 포함하고,
    상기 인터포저는 상기 메모리 칩들과 상기 적어도 하나의 도전 구조체를 전기적으로 연결하는 시스템-인-패키지 모듈.
  19. 제17항에 있어서,
    상기 ASIC은:
    상기 ASIC 기판의 위에서 상기 로직 칩을 감싸는 ASIC 몰드;
    상기 ASIC 몰드와 상기 메모리 칩들의 사이의 인터포저; 그리고
    상기 로직 칩의 적어도 하나의 측면에서 상기 ASIC 몰드를 관통하여 상기 기판과 상기 인터포저를 전기적으로 연결하는 적어도 하나의 도전 구조체를 포함하고,
    상기 인터포저는 상기 메모리 칩들과 상기 도전 구조체를 전기적으로 연결하는 시스템-인-패키지 모듈.
  20. 기판;
    상기 기판 상에 솔더 범프들을 통해 실장되는 응용 특화 집적 회로(ASIC)(Application Specific Integrated Circuit) 칩;
    상기 기판 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 상기 ASIC 칩으로부터 이격되어 제1 메모리 솔더 볼들을 통해 실장되는 제1 팬-인 웨이퍼 레벨 패키지(FI-WLP)(Fan-In Wafer Level Package) 메모리들;
    상기 기판 상에서 상기 제1 방향의 반대 방향을 따라 상기 ASIC 칩으로부터 이격되어 제2 메모리 솔더 볼들을 통해 실장되는 제2 FI-WLP 메모리들;
    상기 기판 상에서 상기 ASIC 칩으로부터 상기 기판의 상면에 평행하고 그리고 상기 제1 방향에 수직한 제2 방향을 따라 이격되어 실장되는 제3 FI-WLP 메모리들;
    상기 기판 상에서 상기 ASIC 칩으로부터 상기 제2 방향의 반대 방향을 따라 이격되어 실장되는 제4 FI-WLP 메모리들;
    상기 기판의 하면에 배치되고 상기 ASIC 칩과 전기적으로 연결되는 솔더 볼들;
    상기 기판, 상기 ASIC 칩, 상기 제1 FI-WLP 메모리들, 상기 제2 FI-WLP 메모리들, 상기 제3 FI-WLP 메모리들, 그리고 상기 제4 FI-WLP 메모리들을 감싸는 몰드를 포함하고,
    상기 제1 FI-WLP 메모리들과 상기 ASIC 칩 사이의 거리, 상기 제2 FI-WLP 메모리들과 상기 ASIC 칩 사이의 거리, 상기 제3 FI-WLP 메모리들과 상기 ASIC 칩 사이의 거리, 그리고 상기 제4 FI-WLP 메모리들과 상기 ASIC 칩 사이의 거리는 5mm 이하인 시스템-인-패키지 모듈.
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