KR100621617B1 - 메모리 모듈 구조 - Google Patents

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Abstract

본 발명은 단결정 실리콘 웨이퍼 상에 형성된 메모리 모듈에 관한 것으로 메모리 칩이 수평으로 배치된 웨이퍼 스케일 모듈과 수직으로 배치된 웨이퍼 스케일 모듈에 관한 것이다. 수평으로 배치된 메모리 모듈은 반도체 기판 상에 금속 배선을 형성하여 각가의 칩들을 연결한 메모리 모듈로서 하나의 메모리 모듈은 서로 다른 종류의 메모리 칩들을 갖을 수 있다. 한편, 수직으로 배치된 메모리 모듈은 하나의 메모리 칩 상에 복수개의 메모리 칩들을 수직으로 적층한 메모리 모듈로서 하나의 메모리 모듈은 서로 다른 종류의 메모리 칩들을 갖을 수 있다. 본 발명에 따른 메모리 모듈은 경량화, 고용량화는 물론 서로 다른 종류의 메모리를 한 메모리 모듈에 갖추어 다양한 기능을 수행할 수 있다는 장점을 갖는다.
메모리 모듈 구조, 메모리 모듈

Description

메모리 모듈 구조{Structure of a Memory module}
도 1 본 발명에 따라 수평으로 배치된 메모리 모듈 구조의 제 1 실시예를 나타낸 도면이다.
도 2 본 발명에 따라 수평으로 배치된 메모리 모듈 구조의 제 2 실시예를 나타낸 도면이다.
도 3 본 발명에 따라 수직으로 배치된 메모리 모듈 구조의 제 1 실시예를 나타낸 도면이다.
도 4 내지 도 5는 상기 제 1 실시예(도 1) 또는 상기 제 2 실시예(도 2)의 메모리 모듈을 x방향으로 바라본 도면으로 메모리 칩과 금속배선의 배치를 나타낸 도면이다.
도 6a, 6b 내지 도 7은 상기 제 1 실시예(도 1) 또는 상기 제 2 실시예(도 2)의 메모리 모듈을 사용하는 경우 그 사용 실시예를 나타낸 도면이다.
*도면의 주요부분에 대한 부호의 설명
101 : 기판 103 : 입, 출력 단자
105 : 제 1 메모리 칩 107, 109 : 제 2 메모리 칩
111 : 금속 배선 113 : 와이어
115 : 보호 물질 201 : 기판
203 : 입, 출력 단자 205 : 제 1 메모리 칩
207, 209 : 제 2 메모리 칩 211 : 금속 배선
213 : 비아홀(Via Hole) 215 : 보호 물질
301 : 기판 303 : 입, 출력 단자
305 : 제 1 메모리 칩 307 : 제 2 메모리 칩
309 : 금속 배선 311 : 금속 플러그
601 : 메인 보드 603 : 메모리 모듈
605 : 가드레일 701 : 메인 보드
703 : 절연 물질 705 : 메모리 모듈
본 발명은 메모리 모듈에 관한 것으로, 좀 더 구체적으로는 단결정 실리콘 웨이퍼 상에 형성된 메모리 모듈에 관한 것이다.
최근, 전자기기의 고성능화는 메모리에 있어서 고밀도, 대용량화는 물론 다양한 기능을 수행할 수 있는 퓨전 메모리를 요구하고 있다. 이는, 종래 S램이나 D램처럼 하나의 메모리가 전자기기 등에 공통적으로 쓰이는 범용 메모리에서, 맞춤형 복합 기능을 수행할 수 있는 메모리로의 변화를 의미한다. 퓨전 메모리란 한개의 메모리에 D램, S램, 플래시 메모리, 비메모리 등의 기능을 두루 갖춘 메모리를 의미한다. 예컨데, D램의 대용량 저장 기능, S램의 빠른 데이터 처리 기능, 플래시 메모리의 비휘발성 저장 기능, 비메모리의 로직 기능 등을 두루 갖추어 시스템에 따라 맞춤형 기능을 수행할 수 있는 메모리이다. 이러한 추세의 전 단계로, 종래 개발된 D램, S램, 플래시 메모리 등을 하나의 메모리 모듈로 형성시키려는 시도 또한 요구되고 있다.
서로 다른 종류의 메모리 칩을 나란히 사용하려면 각각의 메모리를 동작가능하게 상호접속 시키는데 상당한 노력이 요구된다. 독일 특허 공보 DE 19626337A1은 데이터를 저장하기 위해 휘발성 및 비 휘발성 메모리를 구비한 칩의 동시사용을 기술하고 있다. 그러나 상기 공보에는 칩에 대한 기하학적 구조 또는 배열에 대해서는 보여주지 않고 있다.
한편, 다수의 메모리 소자를 형성한 하나의 웨이퍼를 이용하여 웨이퍼 스케일의 메모리 모듈 형성에 관한 연구가 있었다. 일본공개특허 평3-250662은 하나의 웨이퍼상에 존재하는 다수의 메모리 소자에 배선을 형성하여 제조되는 웨이퍼 스케일의 메모리 모듈을 종래 기술로 하여, 상기 메모리 소자 중 불량 소자가 있는 경우 불량이 아닌 소자를 상기 불량 소자 상에 탑재한 웨이퍼 스케일의 메모리 모듈에 관해 개시하고 있다. 이는 현재 일반적으로 쓰이는 PCB 상에 메모리 칩을 탑재한 메모리 모듈에 비해 적은 공간에 형성할 수 있어 경량화, 고집적화 할 수 있다는 장점을 갖는다.
따라서, 경량화, 고집적화에 대한 요구와 다양한 기능을 수행할 수 있는 메모리 모듈에 대한 요구를 모두 충족시킬 수 있는 기술이 요구되고 있다.
본 발명은 웨이퍼 스케일의 메모리 모듈로서, 서로 다른 메모리 칩을 갖는 메모리 모듈 구조 또는 배열을 제공하는데 있다.
본 발명은 단결정 실리콘 웨이퍼 상에 형성된 메모리 모듈에 관한 것으로 메모리 칩이 수평으로 배치된 웨이퍼 스케일 메모리 모듈 구조와 수직으로 배치된 웨이퍼 스케일 메모리 모듈 구조에 관한 것이다.
수평으로 배치된 메모리 모듈 구조의 일 실시예로, 제 1 메모리가 형성된 웨이퍼를 원하는 메모리 개수 및 형태로 자른 기판에 있어서, 메모리 모듈은 제 1 메모리들과 상기 제 1 메모리들 중 일부의 상부에 탑재된 제 2 메모리들, 상기 기판 상에 형성되어 있는 입, 출력 단자, 그리고 상기 입, 출력 단자, 상기 제 1 메모리들 및 상기 제 2 메모리들을 전기적으로 연결시키는 금속배선으로 이루어진다.
구체적으로, 상기 기판 상의 제 1 메모리 칩들을 상호 전기적으로 연결하는 금속배선과, 상기 기판의 끝단에 존재하고 상기 금속배선과 전기적으로 연결되며 신호를 입, 출력할 수 있는 입, 출력 단자, 그리고 상기 제 1 메모리 칩들 중 일부의 상부에 존재하는 제 2 메모리 칩들과, 상기 제 2 메모리 칩들과 상기 금속배선을 전기적으로 연결시키는 와이어로 이루어지는 메모리 모듈로, 상기 제 2 메모리 칩들 하부에 있는 상기 제 1 메모리 칩들은 상기 금속 배선과 전기적으로 연결이 끈어진 구조이다.
예컨데, 상기 제 1 메모리 칩들은 디램(DRAM), 에스램(SRAM), 플레시 메모리(Flash memory) 중 선택된 어느 하나이며, 상기 제 2 메모리 칩들은 각각 디 램(DRAM), 에스램(SRAM), 플레시 메모리(Flash memory) 중 어느 하나의 칩으로 상기 제 2 메모리 칩들은 상기 제 1 메모리 칩과 다른 종류의 메모리 칩이다.
수평으로 배치된 메모리 모듈의 다른 실시예로, 상기 일 실시예에서 상기 제 2 메모리 칩들과 상기 금속배선을 전기적으로 연결시키는 와이어 대신 제 1 메모리 칩의 패드들과 정렬된 비아홀을 갖는 제 2 메모리 칩들을 상기 제 1 메모리 칩 상에 탑재하고 상기 비아홀 내부를 금속으로 충진한 플러그를 갖는 메모리 모듈일 수 있다.
구체적으로, 상기 일 실시예와 같은 금속배선과 입, 출력 단자, 상기 제 1 메모리 칩들 일부의 상부에 존재하며 상기 제 1 메모리 칩들의 패드들과 정렬된 비아홀을 갖는 제 2 메모리 칩과 상기 제 2 메모리 칩의 비아홀을 채워 상기 제 2 메모리 칩의 패드들과 상기 금속배선과 전기적으로 연결시키는 플러그를 포함하는 메모리 모듈로, 상기 제 2 메모리 칩들 하부에 있는 상기 제 1 메모리 칩들은 전기적으로 작동하지 않는 메모리 칩이다.
예컨데, 전기적으로 작동하지 않는 제 1 메모리 칩은 칩으로의 주 전력 공급을 끊어버릴 수 있는 퓨즈가 노출되어 있어 상기 퓨즈의 절단으로 작동하지 않도록 한 메모리 칩이거나 특정한 전기적 신호에 따라 작동하지 않도록 하는 로직(logic)이 첨부된 메모리 칩일 수 있다.
수평으로 배치된 메모리 모듈의 일 실시예와 마찬가지로, 상기 제 1 메모리 칩들은 디램(DRAM), 에스램(SRAM), 플레시 메모리(Flash memory) 중 어느 하나이며, 상기 제 2 메모리 칩들은 각각 디램(DRAM), 에스램(SRAM), 플레시 메모리(Flash memory) 중 어느 하나이다. 바람직하게, 상기 제 2 메모리 칩들은 제 1 메모리 칩과 다른 종류의 메모리 칩이다.
예컨데, 상기 플러그는 알루미늄, 구리, 백금 중 선택된 어느 하나일 수 있다.
수직으로 배치된 메모리 모듈의 일 실시예로, 메모리 모듈은 하나의 제 1 메모리 칩을 갖는 기판과 상기 제 1 메모리 칩 상에 탑재되어 있으며 상기 제 1 메모리 칩의 패드들과 정렬된 비아홀을 갖는 제 2 메모리 칩들, 상기 비아홀을 채우는 금속 플러그, 입, 출력 단자, 그리고 상기 입, 출력 단자와 상기 제 1 메모리 칩 및 상기 금속 플러그를 연결하는 금속 배선으로 이루어 질 수 있다.
구체적으로, 하나의 제 1 메모리 칩을 갖는 기판, 상기 기판 상에 존재하는 입, 출력 단자, 상기 기판의 끝단에 존재하고 상기 제 1 메모리 칩의 패드들과 상기 입, 출력 단자를 전기적으로 연결하는 금속배선, 상기 제 1 메모리 칩의 상부에 존재하며 상기 제 1 메모리 칩의 패드들과 정렬된 비아홀을 갖는 복수개의 제 2 메모리 칩들, 상기 복수개의 제 2 메모리 칩들의 비아홀들을 채우며 제 1 메모리 칩의 패드들 및 금속배선과 전기적으로 연결된 금속 플러그로 이루어진 메모리 모듈이다.
수평으로 배치된 메모리 모듈의 실시예들과 마찬가지로, 상기 제 1 메모리 칩은 디램(DRAM), 에스램(SRAM), 플레시 메모리(Flash memory) 중 선택된 어느 하나이며, 상기 제 2 메모리 칩들은 각각 디램(DRAM), 에스램(SRAM), 플레시 메모리(Flash memory) 중 어느 하나이다. 예컨데, 제 2 메모리 칩 일부는 디램, 일 부는 에스램, 나머지는 플레시 메모리일 수 있다.
예컨데, 상기 금속 플러그는 알루미늄, 구리 또는 백금 중 선택된 어느 하나일 수 있다.
상기 실시예에 있어, 제 1 메모리 칩 상에 제 2 메모리 칩을 탑재시키는 경우, 또는 복수개의 제 2 메모리 칩을 탑재시키는 경우 각각의 칩들 사이에 절연 물질이 개재될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도 1은 본 발명에 따라 수평으로 배치된 메모리 모듈 구조의 제 1 실시예를 나타낸 도면이다.
도 1을 참조하면, 기판(101)은 제 1 메모리 칩들(105)이 형성된 웨이퍼를 원하는 메모리 개수와 모양으로 자른 것이다. 제 1 메모리 칩(105), 제 2 메모리 칩(107, 109)은 일반적인 반도체 메모리 칩 제조공정을 통해 웨이퍼 상에 형성될 수 있으며, 제 2 메모리 칩(107, 109)은 별도의 웨이퍼에서 형성한 후 개별적으로 분리하여 제 1 메모리 칩(105) 상에 탑재한 것이다. 한편, 상기 제 1 메모리 칩(105)과 상기 제 2 메모리 칩(107, 109) 사이에 절연물질이 개재될 수 있다.
입, 출력 단자(103)는 입력 단자와 출력 단자가 서로 분리되어 있거나 같은 단자를 사용할 수 있으며, 외부와 전기적 신호를 교환하기 위해 기판의 끝단에 형성되어야 한다. 금속 배선(111)은 상기 입, 출력 단자(103)와 메모리 칩(105, 107, 109), 그리고 메모리 칩(105, 107, 109)과 메모리 칩(105, 107, 109) 사이를 전기적으로 연결한다. 다만, 제 2 메모리 칩(107, 109)과 금속 배선(111)은 와이어(113)를 통해 연결되며, 이 경우 하부 제 1 메모리 칩(105)은 금속 배선(111)과 연결이 끈어진 상태이어야 한다. 와이어(113)는 제 2 메모리 칩(107, 109)의 패드와 금속배선(111)을 연결하는 것으로 통산 패키지(package) 공정에서 사용되는 와이어 본딩 기술을 사용하여 연결될 수 있다.
도 1 에 도시된 메모리 칩은, 우선 제 1 메모리 칩(105)들 및 금속 배선(111)과 입, 출력 단자(103)가 형성된 웨이퍼를 원하는 크기로 잘라서 기판(101)을 만드는 단계, 일부 제 1 메모리 칩(105)과 연결된 금속 배선(111)을 자르는 단계, 제 2 메모리 칩들(107, 109)을 상기 제 1 메모리 칩들(105) 중 일부의 상부에 탑재시키는 단계, 제 2 메모리 칩들(107, 109)과 금속 배선(111)을 와이어 본딩하는 단계로 형성될 수 있다.
예컨데, 제 1 메모리 칩(105)은 D램일 수 있으며, 제 2 메모리 칩들(107, 109) 중 일부는 S램(107), 일부는 플레시 메모리(109)일 수 있다.
상기 기판(101) 상에 기판(101)과, 메모리 칩(105, 107, 109), 금속 배선(111), 와이어(113)를 보호하기 위한 보호 물질(115)이 존재할 수 있다.
이와 같은 구조의 웨이퍼 스케일 메모리 칩 모듈은 경량화, 고집적화를 실현할 수 있으며 동시에 다양한 기능을 갖을 수 있다.
도 2는 본 발명에 따라 수평으로 배치된 메모리 모듈 구조의 제 2 실시예를 나타낸 도면이다.
상기 도 1과 비교해서, 도 2는 제 2 메모리 칩들(207, 209)과 금속 배선(211)의 연결이 구분된다. 제 1 메모리 칩(205)의 패드들과 정렬된 비아홀(via hole : 213)을 갖는 제 2 메모리 칩들(207, 209)이 상기 제 1 메모리 칩(205) 상에 존재하고 상기 비아홀(213) 내부를 채우는 플러그로 상기 제 2 메모리 칩(207, 209)의 패드들과 상기 금속 배선(211)을 연결한다. 이 때, 상기 제 2 메모리 칩(211) 하부에 존재하는 제 1 메모리 칩(205)은 전기적으로 작동하지 않는 칩이다. 기타 기판(201), 입출력 단자(203), 기판 상의 보호 물질(215)은 도 1의 설명과 동일하다.
전기적으로 작동하지 않는 칩은 칩으로의 주 전력 공급을 끊어버릴 수 있는 퓨즈가 노출되어 있어 상기 퓨즈의 절단으로 작동하지 않도록 한 메모리 칩이거나 특정한 전기적 신호에 따라 작동하지 않도록 하는 로직(logic)이 첨부된 메모리 칩일 수 있다.
도 2 에 도시된 메모리 칩은 우선 제 1 메모리 칩(205)들 및 금속 배선(211)과 입, 출력 단자(203)가 형성된 웨이퍼를 원하는 크기로 잘라서 기판(201)을 만드는 단계, 일부 제 1 메모리 칩(205)을 작동하지 않도록 퓨즈를 끊거나 특정 전기적 신호를 입력하는 단계, 제 2 메모리 칩들(107, 109)을 상기 일부 제 1 메모리 칩들(105) 상부에 탑재시키는 단계, 제 2 메모리 칩들(107, 109)의 비아홀(213)을 금속으로 채우는 단계로 형성될 수 있다.
예컨데, 제 1 메모리 칩(205)은 D램일 수 있으며, 제 2 메모리 칩들(207, 209) 중 일부는 S램(207), 일부는 플레시 메모리(209)일 수 있다.
이와 같은 구조의 웨이퍼 스케일의 메모리 칩 모듈은 경량화, 고집적화를 실현할 수 있으며 동시에 다양한 기능을 갖을 수 있다. 또한, 와이어 연결보다 적은 면적으로 연결될 수 있다는 장점을 갖는다.
도 3은 본 발명에 따라 수직으로 배치된 메모리 모듈의 제 1 실시예를 나타낸 도면이다.
도 3을 참조하면, 도 3은 하나의 제 1 메모리 칩(305)을 갖는 기판(301)과 상기 제 1 메모리 칩(305)의 상부에 탑재된 제 2 메모리 칩들(307), 그리고 금속 배선(309)과 입출력 단자(303)를 도시하고 있다. 본 도면에서 금속배선(309)은 입, 출력 단자와 제 1 메모리 칩(305)의 패드들 전기적으로 연결하고 있으며, 제 2 메모리 칩들(307)의 패드들과 금속 배선(309)은 제 2 메모리 칩들(307)에 형성되어 있는 비아홀 내의 금속 플러그(311)에 의해서 연결된다. 즉, 금속배선(309)은 입, 출력 단자(303), 제 1 메모리 칩(305), 금속 플러그(311)과 전기적으로 연결되어 있다. 한편, 상기 제 1 메모리 칩(305)과 상기 제 2 메모리 칩(307), 그리고 제 2 메모리 칩(307)들 사이에 절연물질이 개재될 수 있다.
도 3 에 도시된 메모리 칩은, 우선 제 1 메모리 칩(305) 및 금속 배선(309)과 입, 출력 단자(303)가 형성된 웨이퍼를 원하는 크기로 잘라서 기판(301)을 만드는 단계, 제 2 메모리 칩들(307)을 상기 제 1 메모리 칩(305)의 상부에 탑재시키는 단계, 제 2 메모리 칩들(307)의 비아홀을 금속으로 채워 금속 플러그(311)을 형성 하는 단계로 형성될 수 있다.
예컨데, 제 1 메모리 칩(305)은 D램일 수 있으며, 제 2 메모리 칩들(307) 중 일부는 S램, 일부는 플레시 메모리, 그리고 일부는 D램 일 수 있다.
이와 같은 구조의 웨이퍼 스케일의 메모리 칩 모듈은 경량화, 고집적화를 실현할 수 있으며 동시에 다양한 기능을 갖을 수 있다. 또한, 도 1과 도 2의 메모리 모듈보다 충격으로 인한 기판의 손상을 방지할 수 있고 적은 공간에 메모리 칩을 집적할 수 있다는 장점을 갖는다.
도 4 내지 도 5는 상기 제 1 실시예 또는 상기 제 2 실시예의 메모리 모듈을 x방향으로 바라본 도면으로 메모리 칩과 금속배선의 배치를 나타낸 도면이다.
도 4를 참조하면, 도 4는 기판 상의 메모리 칩과 금속배선, 그리고 입, 출력 단자를 나타낸 도면으로 입력 단자와 출력 단자가 같은 단자를 사용하는 경우이다.
도 5를 참조하면, 도 5는 기판 상의 메모리 칩과 금속배선, 그리고 입, 출력 단자를 나타낸 도면으로 입력 단자와 출력 단자가 서로 다른 단자를 사용하는 경우이다.
도 6A, 6B 내지 도 7은 상기 제 1 실시예 또는 상기 제 2 실시예의 메모리 모듈을 사용하는 경우 그 사용 실시예를 나타낸 도면이다.
메모리 모듈을 사용하는 경우 상기 메모리 모듈은 전자 기기 등의 메인 보드(Main board)에 수직 또는 수평으로 사용될 수 있다. 이 때, 입, 출력 단자는 상기 메인 보드(Main board)에 전기적으로 연결되어 고정된다. 반면, 상기 입, 출력 단자의 반대편은 상기 입, 출력 단자와는 달리 고정되지 않아 움직일 수 있는 데, 이러한 움직임은 메모리 모듈의 기판 균열, 전기적 단선이나 단락 등을 일으킬 수 있다.
도 6a, 6b를 참조하면, 상기와 같은 문제점을 고려하여 메모리 모듈(603)에서 입, 출력 단자의 반대편을 고정시킬 수 있는 가드레일(605)을 나타내고 있다. 상기 가드레일(605)에는 상기 메모리 모듈들(603)을 고정할 수 있는 홈이 형성되어 있어 복수개의 메모리 모듈(603)을 효율적으로 고정할 수 있다. 도 6a는 복수개의 메모리 모듈(603)을 일정한 간격으로 고정시키는 경우를, 도 6b는 복수개의 메모리 모듈(603)을 일정한 간격으로 고정시키는 동시에 전체적으로 움직일 수 없도록 가드레일(605)도 고정시킨 경우를 도시하고 있다. 도 6a,도 6b의 형태는 메인보드(601)의 형태 및 구조에 따라 결정될 수 있다.
도 7을 참조하면, 도 7은 상기와 같은 문제점을 고려하여 복수개의 메모리 모듈(705)을 절연물질(703)로 감싸 일정한 간격으로 고정시킨 형태를 나타낸 도면이다.
본 발명에 따른 메모리 모듈은 경량화, 고용량화는 물론 서로 다른 종류의 메모리를 한 메모리 모듈에 갖추어 다양한 기능을 수행할 수 있다는 장점을 갖는다.

Claims (18)

  1. 복수개의 제 1 메모리 칩을 갖는 기판;
    상기 기판 상에 존재하고 상기 제 1 메모리 칩들의 패드들을 상호 전기적으로 연결하는 금속배선;
    상기 기판의 끝단에 존재하고 상기 금속배선과 전기적으로 연결되며 신호를 입, 출력할 수 있는 입출력 단자;
    상기 제 1 메모리 칩들 일부의 상부에 존재하는 제 2 메모리 칩들;
    상기 제 2 메모리 칩들의 패드들과 상기 금속배선을 전기적으로 연결시키는 수단을 포함하되,
    상기 제 2 메모리 칩들 하부에 있는 상기 제 1 메모리 칩들은 작동하지 않도록 하거나 작동이 되는 칩인 것을 특징으로 하는 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 제 2 메모리 칩들의 패드들과 상기 금속배선을 전기적으로 연결시키는 수단은
    상기 제 2 메모리 칩들의 패드들과 상기 금속배선을 전기적으로 연결시키는 와이어인 것을 특징으로 하는 메모리 모듈.
  3. 제 2 항에 있어서,
    상기 제 2 메모리 칩들 하부에 있는 상기 제 1 메모리 칩들은 상기 금속 배선과 전기적 연결이 끊어져 작동하지 않도록 하거나 또는 전기적인 연결을 유지하여 작동이 되는 칩인 것을 특징으로 하는 메모리 모듈.
  4. 제 1 항에 있어서,
    상기 제 2 메모리 칩들의 패드들과 상기 금속배선을 전기적으로 연결시키는 수단은
    상기 제 2 메모리 칩에 존재하며 상기 제 1 메모리 칩의 패드들과 정렬된 비아홀;
    상기 제 2 메모리 칩의 비아홀을 금속으로 채워 상기 제 2 메모리 칩의 패드들과 상기 금속 배선을 전기적으로 연결시키는 금속 플러그를 포함하는 것을 특징으로 하는 메모리 모듈
  5. 제 4 항에 있어서,
    상기 제 2 메모리 칩들 하부에 있는 상기 제 1 메모리 칩들은 주 전력 공급을 끊어버릴 수 있는 퓨즈가 끊어져 작동하지 않도록 하고 나머지 일부는 퓨즈가 연결된 상태로 동작하는 칩인 것을 특징으로 하는 메모리 모듈.
  6. 제 1 항에 있어서,
    상기 제 1 메모리 칩들은
    디램(DRAM), 에스램(SRAM), 플레시 메모리(Flash memory) 중 선택된 어느 하나인 것을 특징으로 하는 반도체 메모리 모듈.
  7. 제 1 항에 있어서,
    상기 제 2 메모리 칩들은
    각각 디램(DRAM), 에스램(SRAM), 플레시 메모리(Flash memory) 중 어느 하나인 것을 특징으로 하는 반도체 메모리 모듈.
  8. 제 7 항에 있어서,
    상기 제 2 메모리 칩들은
    제 1 메모리 칩과 다른 종류의 메모리 칩인 것을 특징으로 하는 반도체 메모리 모듈.
  9. 제 4 항에 있어서,
    상기 금속 플러그의 재질은
    알루미늄, 구리 그리고 백금 중 선택된 어느 하나인 것을 특징으로 하는 메모리 모듈.
  10. 하나의 제 1 메모리 칩을 갖는 기판;
    상기 기판 상에 존재하는 입, 출력 단자;
    상기 기판의 끝단에 존재하며 상기 제 1 메모리 칩의 패드들과 상기 입, 출력 단자를 전기적으로 연결하는 금속배선;
    상기 제 1 메모리 칩의 상부에 존재하며 상기 제 1 메모리 칩의 패드들과 정렬된 비아홀을 갖는 복수개의 제 2 메모리 칩들; 및
    상기 복수개의 제 2 메모리 칩들의 비아홀들을 채우며 상기 제 2 메모리 칩들의 패드들, 상기 제 1 메모리 칩의 패드들 및 금속 배선과 전기적으로 연결된 금속 플러그를 포함하되,
    상기 제 2 메모리 칩들 하부에 있는 상기 제 1 메모리 칩은 작동되지 않거나 작동이 되는 칩인 것을 특징으로 하는 메모리 모듈.
  11. 제 10 항에 있어서,
    제 1 메모리 칩은
    디램, 에스램, 그리고 플레시 메모리 중 선택된 어느 하나인 것을 특징으로 하는 메모리 모듈.
  12. 제 10 항에 있어서,
    제 2 메모리 칩들은
    각각 디램(DRAM), 에스램(SRAM), 그리고 플레시 메모리(Flash memory) 중 어느 하나인 것을 특징으로 하는 메모리 모듈.
  13. 제 10 항에 있어서,
    상기 금속 플러그의 재질은
    알루미늄, 구리 그리고 백금 중 선택된 어느 하나인 것을 특징으로 하는 메모리 모듈.
  14. 제 1 항에 있어서,
    상기 제 1 메모리 칩들과 상기 제 2 메모리 칩들 각각은 상기 기판 상에 횡방향으로 나란하게 배열되는 것을 특징으로 하는 메모리 모듈.
  15. 제 1 항에 있어서,
    상기 입출력 단자는 동일 단자를 통해 외부로부터 신호를 입력받거나, 상기 외부로부터 신호를 출력하는 것을 특징으로 하는 메모리 모듈.
  16. 제 1 항에 있어서,
    상기 입출력 단자는,
    외부로부터 신호를 입력받는 입력 단자; 및
    외부로 신호를 출력하는 출력 단자를 포함하는 것을 특징으로 하는 메모리 모듈.
  17. 제 1 항에 있어서,
    상기 메모리 모듈의 일 측면에는, 상기 기판을 고정시키기 위한 가드레일이 더 포함되는 것을 특징으로 하는 메모리 모듈.
  18. 제 1 항에 있어서,
    상기 기판은 실리콘 웨이퍼 기판인 것을 특징으로 하는 메모리 모듈.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100121994A1 (en) * 2008-11-10 2010-05-13 International Business Machines Corporation Stacked memory array
US8174876B2 (en) * 2009-06-19 2012-05-08 Hynix Semiconductor Inc. Fusion memory device embodied with phase change memory devices having different resistance distributions and data processing system using the same
US8724414B2 (en) * 2010-02-09 2014-05-13 Qualcomm Incorporated System and method to select a reference cell
KR20210046913A (ko) 2019-10-18 2021-04-29 삼성전자주식회사 시스템-인-패키지 모듈
US11621257B2 (en) * 2020-02-03 2023-04-04 Micron Technology, Inc. Wafer-scale memory techniques

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03250662A (ja) 1990-02-28 1991-11-08 Fujitsu Ltd メモリモジュール
US5473192A (en) 1993-05-04 1995-12-05 Motorola, Inc. Unitary silicon die module
US5701233A (en) * 1995-01-23 1997-12-23 Irvine Sensors Corporation Stackable modules and multimodular assemblies
JPH09147545A (ja) 1995-09-19 1997-06-06 Ricoh Co Ltd メモリカードおよび情報処理装置
KR100579002B1 (ko) 1998-12-18 2006-08-23 삼성전자주식회사 웨이퍼 상태에서의 멀티 칩 스케일 패키지 제조방법
KR20000073566A (ko) 1999-05-12 2000-12-05 윤종용 집적회로 칩 어레이 형태의 단일 웨이퍼 모듈 형성방법
JP4245754B2 (ja) * 1999-11-02 2009-04-02 パナソニック株式会社 半導体装置
US6985363B2 (en) 2000-10-02 2006-01-10 Matsushita Electric Industrial Co., Ltd. Card type recording medium and production method therefor

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