JPH03250662A - メモリモジュール - Google Patents
メモリモジュールInfo
- Publication number
- JPH03250662A JPH03250662A JP2045478A JP4547890A JPH03250662A JP H03250662 A JPH03250662 A JP H03250662A JP 2045478 A JP2045478 A JP 2045478A JP 4547890 A JP4547890 A JP 4547890A JP H03250662 A JPH03250662 A JP H03250662A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- defective
- memory elements
- memory element
- module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 108
- 230000002950 deficient Effects 0.000 claims abstract description 33
- 238000004806 packaging method and process Methods 0.000 abstract description 12
- 238000007493 shaping process Methods 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001502 supplementing effect Effects 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
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- 238000005530 etching Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
ウェハ上に形成された多数のメモリ素子を接続してなる
メモリモジュールに関し、 パターン欠陥等によって、メモ１１素子中に含まれる不
良メモリ素子の存在によって、実装密度が低下すること
を解消して、高密度かつ大容量のメモリモジュールを提
供することを目的とし、ウェハ上に、配線パターンによ
って接続される多数のメモリ素子を形成してなるメモリ
モジュールにおいて、不良メモリ素子の配線パターンを
カットするとともに、前記不良メモリ素子に良品メモリ
素子を搭載し、かつカットされた前記配線パターンと、
搭載された前記良品メモリ素子とを接続して構成する。
メモリモジュールに関し、 パターン欠陥等によって、メモ１１素子中に含まれる不
良メモリ素子の存在によって、実装密度が低下すること
を解消して、高密度かつ大容量のメモリモジュールを提
供することを目的とし、ウェハ上に、配線パターンによ
って接続される多数のメモリ素子を形成してなるメモリ
モジュールにおいて、不良メモリ素子の配線パターンを
カットするとともに、前記不良メモリ素子に良品メモリ
素子を搭載し、かつカットされた前記配線パターンと、
搭載された前記良品メモリ素子とを接続して構成する。
本発明は、ウェハ上に形成された多数のメモリ素子を接
続してなるメモリモジュールに関するものである。 近年、コンピュータシステムの高性能化の要求に伴い、
メモリ部においては、高密度かつ大容量なメモリ素子が
必要となる。そのため、−枚のウェハ上に多数のメモリ
素子を形成して、ウェハスケールで実装されるメモリモ
ジュールが考えられているが、多数のメモリ素子中には
パターン欠陥等による不良メモリ素子も存在し、これら
の余分な不良メモリ素子の存在により実装密度を十分に
高めることができない。 このような状況のもとで、不良メモリ素子による余分な
スペースをなくして、実装密度をより向上させることの
できるメモリモジュールが求められている。
続してなるメモリモジュールに関するものである。 近年、コンピュータシステムの高性能化の要求に伴い、
メモリ部においては、高密度かつ大容量なメモリ素子が
必要となる。そのため、−枚のウェハ上に多数のメモリ
素子を形成して、ウェハスケールで実装されるメモリモ
ジュールが考えられているが、多数のメモリ素子中には
パターン欠陥等による不良メモリ素子も存在し、これら
の余分な不良メモリ素子の存在により実装密度を十分に
高めることができない。 このような状況のもとで、不良メモリ素子による余分な
スペースをなくして、実装密度をより向上させることの
できるメモリモジュールが求められている。
従来、メモリモジュールは、ウェハ上に多数のメモリ素
子を形成し、それぞれのメモリ素子のメモリ回路部を接
続して形成されるもので、必要な容量を得るだけのメモ
リ素子を接続してウェハ単位で形成される。
子を形成し、それぞれのメモリ素子のメモリ回路部を接
続して形成されるもので、必要な容量を得るだけのメモ
リ素子を接続してウェハ単位で形成される。
しかし、従来のメモリモジュールは、ウェハ上に形成さ
れた多数のメモリ素子を接続して必要なメモリ容量を得
るために、多数のメモリ素子中に存在するパターン欠陥
等による不良メモリ素子を考慮して、必要容量より多く
メモリ素子を形成して、その中の良品メモリ素子のみを
必要個数だけ接続して形成する必要があった。従って、
余分な不良素子をメモリモジュール中に含むことにより
、メモリモジュールの面積が大きくなり、実装密度を向
上することができないという欠点を有するものであった
。 本発明は、以上の欠点を解消すべくなされたものであっ
て、不良メモリ素子の存在により実装密度が低下するこ
とのない高密度かつ大容量のメモリモジュールを提供す
ることを目的とするものである。
れた多数のメモリ素子を接続して必要なメモリ容量を得
るために、多数のメモリ素子中に存在するパターン欠陥
等による不良メモリ素子を考慮して、必要容量より多く
メモリ素子を形成して、その中の良品メモリ素子のみを
必要個数だけ接続して形成する必要があった。従って、
余分な不良素子をメモリモジュール中に含むことにより
、メモリモジュールの面積が大きくなり、実装密度を向
上することができないという欠点を有するものであった
。 本発明は、以上の欠点を解消すべくなされたものであっ
て、不良メモリ素子の存在により実装密度が低下するこ
とのない高密度かつ大容量のメモリモジュールを提供す
ることを目的とするものである。
本発明を実施例に対応する第１図ないし第４図に基づい
て説明すると、ウェハ１上に形成された多数のメモリ素
子３．３、…を必要個数だけ切り出して外形加工された
メモリモジュールＡにおいて、不良メモリ素子３１を接
続する配線パターン２をカットするとともに、前記不良
メモリ素子３１上に良品メモリ素子３２を重ねて搭載し
、前記配線パターン２に接続して形成されている。
て説明すると、ウェハ１上に形成された多数のメモリ素
子３．３、…を必要個数だけ切り出して外形加工された
メモリモジュールＡにおいて、不良メモリ素子３１を接
続する配線パターン２をカットするとともに、前記不良
メモリ素子３１上に良品メモリ素子３２を重ねて搭載し
、前記配線パターン２に接続して形成されている。
上記構成に基づき、本発明においては、ウェハ１上に形
成された多数のメモリ素子３．３、…を不良メモリ素子
３１を含めて必要個数だけ切り出して外形加工し、不良
メモリ素子３２上に良品メモリ素子３２を重ねて搭載し
てウェハ１上の配線パターン２に接続することにより、
不良メモリ素子３１のメモリ容量を補足して必要容量の
メモリモジュールが形成される。 従って、従来のように、余分な不良メモリ素子を含んだ
必要個数以上のメモリ素子を平面的に実装して、実装密
度を低下させることがなく、最小の面積で形成され、実
装密度を高めることが可能となる。
成された多数のメモリ素子３．３、…を不良メモリ素子
３１を含めて必要個数だけ切り出して外形加工し、不良
メモリ素子３２上に良品メモリ素子３２を重ねて搭載し
てウェハ１上の配線パターン２に接続することにより、
不良メモリ素子３１のメモリ容量を補足して必要容量の
メモリモジュールが形成される。 従って、従来のように、余分な不良メモリ素子を含んだ
必要個数以上のメモリ素子を平面的に実装して、実装密
度を低下させることがなく、最小の面積で形成され、実
装密度を高めることが可能となる。
以下、本発明の望ましい実施例を添付図面に基づいて詳
細に説明する。 第１図（ａ）はメモリ素子３が多数形成されたウェハ１
を示すもので、メモリ素子３．３、…には、それぞれエ
ツチング等により、メモリ回路パターンが形成されてお
り、それぞれのメモリ素子３．３、…間は第３図に示す
ように、配線パターン２によって接続されている。また
、ウェハ１上のメモリ素子３．３、…中には、パターン
欠陥等による不良メモリ素子３１．３１、…が点在して
含まれている。 含まれている。 メモリモジュールＡは、第１図（ａ）（ｂ）および（Ｃ
）に示されるようにウェハ１から必要個数のメモリ素子
３．３、…を含む部分を切り出して外形加工して得られ
るものであり、第１図においては、ＩＭＢのメモリ素子
３．３、…を第１図（ａ）に破線で示すように、６４個
切り出して６４ＭＢのメモリモジュールＡを形成する例
を表している。 このとき、不良メモリ素子３１を含む割合が最も少なく
なるようなエリアを選択して、ウェハ１を外形加工する
。さらに、メモリモジュールＡは第１図（ｃ）に示すよ
うに不良メモリ素子３１上にウェハ１上から切り出した
良品メモリ素子３２を接着して搭載するとともにワイヤ
ボンディングによって接続して、不良メモリ素子３１の
容量を補足して６４ＭＢのメモリモジュールＡが形成さ
れる。 第２図はメモリ素子３を示すもので、メモリ回路パター
ンの形成されたメモリ回路部３３と配線パターン２と接
続するボンディング部３４とより形成されている。 配線パターン２は第３図に示すように、メモリ素子３．
３のボンディング部３４．３４同士を接続するように形
成されるとともに、その中間部分にワイヤボンディング
用パッド２１が形成されている。そして、不良メモリ素
子３１と接続されている配線パターン２は、ワイヤボン
ディング用パッドと不良メモリ素子３１側のボンディン
グ部３４との間をパターンカットする。さらに、第４図
（ａ）および（ｂ）に示すように、良品メモリ素子３２
を不良メモリ素子３１に重ね、接着によって搭載し、不
良メモリ素子３１との間を切断された配線パターン２の
ワイヤボンディング用バンド２１と、搭載された良品メ
モリ素子３２のボンディング部３４とをワイヤボンディ
ング４で接続してメモリモジュールＡが構成されている
。
細に説明する。 第１図（ａ）はメモリ素子３が多数形成されたウェハ１
を示すもので、メモリ素子３．３、…には、それぞれエ
ツチング等により、メモリ回路パターンが形成されてお
り、それぞれのメモリ素子３．３、…間は第３図に示す
ように、配線パターン２によって接続されている。また
、ウェハ１上のメモリ素子３．３、…中には、パターン
欠陥等による不良メモリ素子３１．３１、…が点在して
含まれている。 含まれている。 メモリモジュールＡは、第１図（ａ）（ｂ）および（Ｃ
）に示されるようにウェハ１から必要個数のメモリ素子
３．３、…を含む部分を切り出して外形加工して得られ
るものであり、第１図においては、ＩＭＢのメモリ素子
３．３、…を第１図（ａ）に破線で示すように、６４個
切り出して６４ＭＢのメモリモジュールＡを形成する例
を表している。 このとき、不良メモリ素子３１を含む割合が最も少なく
なるようなエリアを選択して、ウェハ１を外形加工する
。さらに、メモリモジュールＡは第１図（ｃ）に示すよ
うに不良メモリ素子３１上にウェハ１上から切り出した
良品メモリ素子３２を接着して搭載するとともにワイヤ
ボンディングによって接続して、不良メモリ素子３１の
容量を補足して６４ＭＢのメモリモジュールＡが形成さ
れる。 第２図はメモリ素子３を示すもので、メモリ回路パター
ンの形成されたメモリ回路部３３と配線パターン２と接
続するボンディング部３４とより形成されている。 配線パターン２は第３図に示すように、メモリ素子３．
３のボンディング部３４．３４同士を接続するように形
成されるとともに、その中間部分にワイヤボンディング
用パッド２１が形成されている。そして、不良メモリ素
子３１と接続されている配線パターン２は、ワイヤボン
ディング用パッドと不良メモリ素子３１側のボンディン
グ部３４との間をパターンカットする。さらに、第４図
（ａ）および（ｂ）に示すように、良品メモリ素子３２
を不良メモリ素子３１に重ね、接着によって搭載し、不
良メモリ素子３１との間を切断された配線パターン２の
ワイヤボンディング用バンド２１と、搭載された良品メ
モリ素子３２のボンディング部３４とをワイヤボンディ
ング４で接続してメモリモジュールＡが構成されている
。
以上の説明から明らかなように、本発明によるメモリモ
ジュールによれば、従来、不良メモリ素子が点在してい
た部分に良品メモリ素子を搭載しているため、余分なメ
モリ素子のスペースがなくなり、実装密度の高いメモリ
モジュールを提供することが可能となる。また、搭載す
る良品メモリ素子として、ウェハの切り残り部分のメモ
リ素子を利用するため、歩留りが向上される。
ジュールによれば、従来、不良メモリ素子が点在してい
た部分に良品メモリ素子を搭載しているため、余分なメ
モリ素子のスペースがなくなり、実装密度の高いメモリ
モジュールを提供することが可能となる。また、搭載す
る良品メモリ素子として、ウェハの切り残り部分のメモ
リ素子を利用するため、歩留りが向上される。
第１図（ａ）はウェハを示す平面図、
第１図（ｂ）は本発明の実施例の外形加工を示す平面図
、 第１図（ｃ）は本発明の実施例を示す平面図、第２図は
本発明実施例のメモリ素子の平面図、第３図は配線パタ
ーンの加工工程を示す説明図、 第４図（ａ）は本発明実施例の配線パターンを示す説明
図、 第４図（ｂ）は本発明実施例の断面図である。 図において、 １はウェハ、 ２は配線パターン、 ３はメモリ素子、 ３１は不良メモリ素子、 ３２は良品メモリ素子である。
、 第１図（ｃ）は本発明の実施例を示す平面図、第２図は
本発明実施例のメモリ素子の平面図、第３図は配線パタ
ーンの加工工程を示す説明図、 第４図（ａ）は本発明実施例の配線パターンを示す説明
図、 第４図（ｂ）は本発明実施例の断面図である。 図において、 １はウェハ、 ２は配線パターン、 ３はメモリ素子、 ３１は不良メモリ素子、 ３２は良品メモリ素子である。
Claims (1)
- ウェハ（１）上に、配線パターン（２）によって接続さ
れる多数のメモリ素子（３、３、…）を形成してなるメ
モリモジュール（Ａ）において、不良メモリ素子（３１
）の配線パターン（２）をカットするとともに、前記不
良メモリ素子（３１）に良品メモリ素子（３２）を搭載
し、かつカットされた前記配線パターン（２）と、搭載
された前記良品メモリ素子（３２）とを接続してなるこ
とを特徴とするメモリモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045478A JPH03250662A (ja) | 1990-02-28 | 1990-02-28 | メモリモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045478A JPH03250662A (ja) | 1990-02-28 | 1990-02-28 | メモリモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250662A true JPH03250662A (ja) | 1991-11-08 |
Family
ID=12720506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2045478A Pending JPH03250662A (ja) | 1990-02-28 | 1990-02-28 | メモリモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7138721B2 (en) | 2003-08-27 | 2006-11-21 | Samsung Electronics Co., Ltd. | Memory module |
-
1990
- 1990-02-28 JP JP2045478A patent/JPH03250662A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7138721B2 (en) | 2003-08-27 | 2006-11-21 | Samsung Electronics Co., Ltd. | Memory module |
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