JP3388609B2 - 半導体パッケージおよびその製造方法 - Google Patents

半導体パッケージおよびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体パッケージおよ
びその製造方法に関するものであり、特に、半導体パッ
ケージ製造工程の簡素化および製品の小型化を図り、簡
便にメモリの拡張を行ない得るようにした、半導体パッ
ケージおよびその製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体パッケージにおいては、図
５および図６に示したように、リードフレーム１１のパ
ドル２上面に半導体チップ１が接着され、該リードフレ
ーム１１のインナーリード３と、前記半導体チップ１と
がアルミニウムまたは金の金属ワイヤ５によりワイヤボ
ンディングされ、それらリードフレーム１１のパドル
２、半導体チップ１、インナーリード３および金属ワイ
ヤ５の周辺部位が金型を利用してモールド樹脂により成
形され、その後、外方側に突成されたリードフレーム１
１のアウトリード４がトリミング、フォーミングまたは
プレーティングされて、半導体パッケージが製造されて
いた。
【０００３】すなわち、従来の半導体パッケージ製造工
程は、前記半導体チップ１を各個別に切断して分離する
ソーイング（sawing) 工程と、それら分離された半導体
チップ１をリードフレーム１１のパドル２上に接着剤に
より接着させるダイボンディング工程と、該半導体チッ
プ１およびリードフレーム１１のインナーリード３を金
属ワイヤ５により連結させるワイヤボンディング工程
と、を順次施した後、それら半導体チップ１、リードフ
レーム１１のインナーリード３および金属ワイヤ５の周
辺部位を金型を利用してモールド樹脂により密閉して成
形させるモールディング工程を行ない、前記のトリミン
グ、フォーミングまたはプレーティング工程を施すよう
になっていた。
【０００４】そして、従来の半導体パッケージは、該半
導体パッケージを印刷回路基板上に実装する形態に従
い、それぞれ前記フォーミング工程を多様に施して、ス
モールアウトラインＪ−リードパッケージ（Small Outl
ine J-lead Package）またはデュアルインラインパッケ
ージ（Dual In-line Package）等を製造し、印刷回路基
板２上に導電性バンプ７により接続させて、電気的に連
結していた。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うに製造される従来の半導体パッケージにおいては、該
半導体パッケージの製造工程がかなり煩雑であり、製造
原価が上昇されるという不都合な点があった。
【０００６】かつ、半導体パッケージの内方側に金属製
のパドルが内蔵されているので、リフローソルダー（RE
FLOW SOLDER)時に半導体チップとパドル間に熱膨張係数
の差異によるパッケージ割れが生じ、パッケージの不良
品が発生されるという不都合な点があった。
【０００７】また、金属ワイヤの長さが長くなって、電
気的特性が低下する場合が生じるという不都合な点があ
った。
【０００８】さらに、半導体パッケージの成形部位外方
側にアウトリードが突成しているので、印刷回路基板上
の占有面積が大きくなり、実装率が低下されるという不
都合な点があった。
【０００９】またさらに、半導体パッケージの背面側に
のみアウトリードが突成されているので、半導体パッケ
ージを積層しメモリの拡張を図り得ないという不都合な
点があった。
【００１０】本発明の目的は、上述の問題点を解決し、
リードフレームの代わりにリードバーを使用し、印刷回
路基板上の取付占有面積を減らし実装率を向上し得る、
半導体パッケージおよびその製造方法を提供することに
ある。
【００１１】また、本発明の他の目的は、半導体パッケ
ージの製造工程をできるだけ省いて簡略化し、製造投資
費と生産原価とを減少し得る、半導体パッケージおよび
その製造方法を提供することにある。
【００１２】本発明のさらに他の目的は、半導体パッケ
ージの上下両方側面にリードバーを露出させて該半導体
パッケージを積層し得るようにし、メモリの拡張を図り
得る、半導体パッケージおよびその製造方法を提供する
ことにある。
【００１３】
【課題を解決するための手段】請求項１の発明による半
導体パッケージは、第１段および第２段が階段式に切刻
された複数個のリードバーがそれぞれ所定間隙をおいて
接着テープ上両方側に相互対向して接着配置され、それ
らリードバーの第１段上面に半導体チップが絶縁性接着
剤により接着され、該半導体チップのボンディングパッ
ドと各リードバーとが金属ワイヤによりワイヤボンディ
ングされ、それらリードバーの上下方面が露出されるよ
うにそれらリードバーの内方側部位がモールド樹脂によ
り成形された後、接着テープが除去されて製造されてい
る。
【００１４】請求項２の発明による半導体パッケージ
は、半導体チップ連結段を下部に有した複数個のリード
バーがそれぞれ所定間隙をおいて接着テープ上両方側に
相互対向して接着配置され、それらリードバーの半導体
チップ連結段上面に半導体チップが導電性バンプにより
ソルダーリングされ、それらリードバーの上下方面が露
出されるようにそれらリードバーの内方側部位がモール
ド樹脂により成形された後、接着テープが除去されて製
造されている。
【００１５】請求項３の発明による半導体パッケージ
は、請求項１の発明において、複数個の半導体パッケー
ジを導電性バンプによりソルダーリングして積層し、基
板上に実装し得るように構成されている。
【００１６】請求項４の発明による半導体パッケージ
は、請求項２の発明において、導電性バンプは、Ｐｂま
たはＰｂＳｎの材質からなっている。
【００１７】請求項５の発明による半導体パッケージの
製造方法は、第１段および第２段が形成された複数個の
リードバーをそれぞれ所定間隙をおいて接着テープ上両
方側に相互対向して接着配置させる工程と、それらリー
ドバーの第１段上面に半導体チップを絶縁性接着剤によ
り接着させる工程と、半導体チップのボンディングパッ
ドと各リードバーの第２段とを金属ワイヤによりワイヤ
ボンディングする工程と、それらリードバーの上下両方
側面が露出されるようにそれらリードバーの内方側部位
をモールド樹脂により成形する工程と、を順次行なう。
【００１８】請求項６の発明による半導体パッケージの
製造方法は、請求項４の発明において、半導体パッケー
ジの製造工程中、成形工程後に、各リードバーから接着
テープを除去する工程を追加して行なう。
【００１９】請求項７の発明による半導体パッケージの
製造方法は、下部に半導体チップ連結段が形成された複
数個のリードバーを、それぞれ所定間隙をおいてポリイ
ミド系接着テープ上両方側に相互対向して接着配置させ
る工程と、それら半導体チップ連結段上面に、半導体チ
ップのボンディングパッドを導電性バンプによりそれぞ
れ電気的に連結させる工程と、それらリードバーの上下
両方側面が露出されるようにそれらリードバーの内方側
部位をモールド樹脂により形成する工程と、を順次行な
う。
【００２０】請求項８の発明による半導体パッケージの
製造方法は、請求項７の発明において、半導体パッケー
ジの製造工程中、成形工程後に、各リードバーから接着
テープを除去する工程を追加して行なう。
【００２１】
【作用】この発明によれば、印刷回路基板上に半導体パ
ッケージが導電性バンプによりソルダーリングされて実
装されると、半導体チップに内蔵された記録情報が金属
ワイヤおよびリードバーを通って印刷回路基板上に伝達
され、所定の動作が行なわれる。
【００２２】
【実施例】以下、本発明の実施例に対し、図面を用いて
詳細に説明する。
【００２３】図１は、本発明による半導体パッケージの
構成を示した概略縦断面図である。また、図２は、本発
明による半導体パッケージが接着テープ上に接着された
状態を示した概略斜視図である。
【００２４】図１および図２を参照して、本発明による
半導体パッケージにおいては、第１段２０ａおよび第２
段２０ｂが階段式に切刻された複数個のリードバー２０
がそれぞれ所定間隙をおいて接着テープ１０上両方側に
相互して接着配置され、それらリードバー２０の第１段
２０ａ上面には半導体チップ１が絶縁性接着剤３０によ
り接着され、該半導体チップ１のボンディングパッドと
前記各第２段２０ｂとはそれぞれ金属ワイヤ５によりワ
イヤボンディングされ、それらリードバー２０の上下方
面が露出されるようにそれらリードバー２０の内方側部
位がモールド樹脂６により成形された後、前記接着テー
プ１０が除去されて、半導体パッケージが製造されてい
る。かつ、このように製造された本発明による半導体パ
ッケージを印刷回路基板上に実装する場合は、Ｐｂまた
はＳｎの導電性バンプ７を使用して、ソルダーリングす
る。
【００２５】また、このような本発明による半導体パッ
ケージの製造工程においては、第１段２０ａおよび第２
段２０ｂを有した複数個のリードバー２０を、それぞれ
対向させポリイミド系接着テープ１０上に所定間隙をお
いて接着する工程と、それらリードバー２０の第１段２
０ａ上面に半導体チップ１を絶縁性接着剤または絶縁性
テープ３０を利用して接着させる工程と、該半導体チッ
プ１のボンディングパッドと各リードバー２０の第２段
２０ｂとを金属ワイヤ５によりワイヤボンディングする
工程と、を順次行なった後、それらリードバー２０の上
下方面が露出されるようにそれらリードバー２０ａの内
方側部位をモールド樹脂６により成形させるモールディ
ング工程を行ない、それらリードバー２０の底面に接着
されたポリイミド系接着テープ１０を除去する工程を行
なうようになっている。
【００２６】さらに、図３は、本発明による半導体パッ
ケージが印刷回路基板上に積層接着された状態を示した
縦断面図である。
【００２７】図３を参照して、本発明による半導体パッ
ケージの容量を拡大する場合は、半導体パッケージのリ
ードバー２０の下面を導電性バンプ７を用いてソルダー
リングし、それら半導体パッケージを積層すればよい
が、この場合、各リードバー２０の底面は各リードバー
２０の上方面よりも広いため、半導体パッケージの容量
拡張作業が極めて簡単に行なわれ、接触不良品の発生す
る恐れがなくなる。
【００２８】そして、本発明の他の実施例として、次の
ように半導体パッケージを製造することもできる。
【００２９】図４は、本発明による半導体パッケージの
他の実施例を示した概略縦断面図である。
【００３０】図４を参照して、内方側下部に半導体チッ
プ連結段２０ｃを有した複数個のリードバー２０が所定
間隙をおいてそれぞれ接着テープ１０上に対向して接着
配置され、それらリードバー２０の半導体チップ連結段
２０ｃ上面に半導体チップ１が導電性バンプ７によりソ
ルダーリングされ、それらリードバー２０の上下方面が
露出されるようにそれらリードバー２０の内方側部位が
モールド樹脂により成形されて、半導体パッケージが製
造される。
【００３１】このような他の実施例の製造工程において
は、内方側下部に半導体チップ連結段２０ｃを有した複
数個のリードバー２０を、それぞれ対向させポリイミド
系接着テープ１０上に所定間隙をおいて接着する工程
と、それらリードバー２０の半導体チップ連結段２０ｃ
上面に半導体チップ１のボンディングパッドを導電性バ
ンプ７により電気的に連結させる工程と、それらリード
バー２０の上下方面が露出されるようにそれらリードバ
ー２０の内方側部位をモールド樹脂６により形成させる
工程と、その後、各リードバー２０下面のポリイミド系
接着テープ１０を除去する工程と、を順次行なうように
なっている。このような他の実施例においては、半導体
チップ１と各リードバー２０とを電気的に連結するワイ
ヤボンディング工程が省かれるので、半導体パッケージ
の製造工程が一層簡略化される。
【００３２】
【発明の効果】以上説明したように、本発明による半導
体パッケージおよびその製造方法においては、アウトリ
ードのないリードバーを用いて半導体パッケージを製造
するようになっているため、基板上の半導体パッケージ
占有面積を減らし、実装率を向上し得る効果がある。か
つ、金属製のパドルが省かれているので、半導体チップ
とパドル間の熱膨張係数差によるパッケージ割れの発生
がなくなるという効果がある。
【００３３】また、半導体チップのボンディングパッド
とリード間の距離が短く形成されるので、電気的特性を
向上し得るという効果がある。
【００３４】さらに、従来のトリミングおよびフォーミ
ングの工程が省かれるので、半導体パッケージのマイク
ロギャップが除去され、耐湿性が向上される効果があ
る。かつ、半導体パッケージを導電性バンプによりソル
ダーリングして積層し基板上に実装し得るようになって
いるので、半導体パッケージの容量を拡大し高密度の実
装を施行し得る効果がある。
【００３５】また、モールディング以後の従来の工程が
省かれるので、半導体パッケージの製造工程が極めて簡
略化され、パッケージの製造投資費と生産原価とが減少
される効果がある。
【図面の簡単な説明】
【図１】本発明による半導体パッケージの構成を示した
概略縦断面図である。
【図２】本発明による半導体パッケージが接着テープ上
に接着された状態を示した概略斜視図である。
【図３】本発明による半導体パッケージが印刷回路基板
上に積層接着された状態を示した縦断面図である。
【図４】本発明による半導体チップの他の実施例を示し
た概略縦断面図である。
【図５】従来の半導体パッケージの構成を示した縦断面
図である。
【図６】従来の半導体パッケージが印刷回路基板上に接
着された状態を示す図である。
【符号の説明】
１ 半導体チップ ２ パドル ３ インナーリード ４ アウトリード ５ 金属ワイヤ ６ モールド樹脂 ７ バンプ ８ 印刷回路基板 １０ 接着テープ ２０ リードバー ２０ａ 第１段 ２０ｂ 第２段 ２０ｃ 半導体チップ連結段 ３０ 絶縁性接着剤 なお、各図中、同一符号は同一または相当部分を示す。

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体パッケージであって、 第１段（２０ａ）および第２段（２０ｂ）が階段式に切
    刻された複数個のリードバー（２０）がそれぞれ所定間
    隙をおいて接着テープ（１０）上両方側に相互対向して
    接着配置され、 それらリードバー（２０）の第１段（２０ａ）上面に半
    導体チップ（１）が絶縁性接着剤（３０）により接着さ
    れ、 該半導体チップ（１）のボンディングパッドと前記各リ
    ードバー（２０ｂ）とが金属ワイヤ（５）によりワイヤ
    ボンディングされ、 それらリードバー（２０）の上下方面が露出されるよう
    にそれらリードバー（２０）の内方側部位がモールド樹
    脂（６）により成形された後、前記接着テープ（１０）
    が除去されて製造される、半導体パッケージ。
  2. 【請求項２】 半導体チップ連結段（２０ｃ）を下部に
    有した複数個のリードバー（２０）がそれぞれ所定間隙
    をおいて接着テープ（１０）上両方側に相互対向して接
    着配置され、 それらリードバー（２０）の半導体チップ連結段（２０
    ｃ）上面に半導体チップ（１）が導電性バンプ（７）に
    よりソルダーリングされ、 それらリードバー（２０）の上下方面が露出されるよう
    にそれらリードバー（２０）の内方側部位がモールド樹
    脂（６）により成形された後、前記接着テープ（１０）
    が除去されて製造される、半導体パッケージ。
  3. 【請求項３】 前記半導体パッケージは、複数個の半導
    体パッケージを導電性バンプ（７）によりソルダーリン
    グして積層し基板上に実装し得る、請求項１記載の半導
    体パッケージ。
  4. 【請求項４】 前記導電性バンプは、ＰｂまたはＰｂＳ
    ｎの材質である、請求項２記載の半導体パッケージ。
  5. 【請求項５】 半導体パッケージを製造する方法であっ
    て、 第１段（２０ａ）および第２段（２０ｂ）が形成された
    複数個のリードバー（２０）をそれぞれ所定間隙をおい
    て接着テープ（１０）上両方側に相互対向して接着配置
    させる工程と、 それらリードバー（２０）の第１段（２０ａ）上面に半
    導体チップ（１）を絶縁性接着剤（３０）により接着さ
    せる工程と、 前記半導体チップ（１）のボンディングパッドと各リー
    ドバー（２０）の第２段（２０ｂ）とを金属ワイヤ
    （５）によりワイヤボンディングする工程と、 それらリードバー（２０）の上下両方側面が露出される
    ようにそれらリードバー（２０）の内方側部位をモール
    ド樹脂（６）により成形する工程と、を順次行なう半導
    体パッケージの製造方法。
  6. 【請求項６】 前記半導体パッケージの製造工程中、前
    記成形工程後に、各リードバー（２０）から前記接着テ
    ープ（１０）を除去する工程を追加して行なう、請求項
    ５記載の半導体パッケージの製造方法。
  7. 【請求項７】 下部に半導体チップ連結段（２０ｃ）が
    形成された複数個のリードバー（２０）を、それぞれ所
    定間隙をおいてポリイミド系接着テープ（１０）上両方
    側に相互対向して接着配置させる工程と、 それら半導体チップ連結段（２０ｃ）上面に、半導体チ
    ップ（１）のボンディングパッドを導電性バンプ（７）
    によりそれぞれ電気的に連結させる工程と、 それらリードバー（２０）の上下両方側面が露出される
    ようにそれらリードバー（２０）の両方側部位をモール
    ド樹脂（６）により成形する工程と、を順次行なう半導
    体パッケージの製造方法。
  8. 【請求項８】 前記半導体パッケージの製造工程中、前
    記成形工程後に、各リードバー（２０）から前記接着テ
    ープ（１０）を除去する工程を追加して行なう、請求項
    ７記載の半導体パッケージの製造方法。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3475306B2 (ja) * 1994-10-26 2003-12-08 大日本印刷株式会社 樹脂封止型半導体装置の製造方法
KR100214463B1 (ko) * 1995-12-06 1999-08-02 구본준 클립형 리드프레임과 이를 사용한 패키지의 제조방법
KR0179803B1 (ko) * 1995-12-29 1999-03-20 문정환 리드노출형 반도체 패키지
KR100186309B1 (ko) * 1996-05-17 1999-03-20 문정환 적층형 버텀 리드 패키지
US5817530A (en) * 1996-05-20 1998-10-06 Micron Technology, Inc. Use of conductive lines on the back side of wafers and dice for semiconductor interconnects
US5847458A (en) * 1996-05-21 1998-12-08 Shinko Electric Industries Co., Ltd. Semiconductor package and device having heads coupled with insulating material
KR0179924B1 (ko) * 1996-06-14 1999-03-20 문정환 버텀리드 반도체 패키지
KR0179925B1 (ko) * 1996-06-14 1999-03-20 문정환 리드프레임 및 그를 이용한 버텀 리드 반도체 패키지
KR100206910B1 (ko) * 1996-06-14 1999-07-01 구본준 반도체 패키지의 디플래쉬 방법
KR100232221B1 (ko) * 1996-12-31 1999-12-01 김영환 반도체 패키지 및 그 제조 방법
US5940687A (en) * 1997-06-06 1999-08-17 International Business Machines Corporation Wire mesh insert for thermal adhesives
KR100431315B1 (ko) * 1997-06-26 2004-10-06 주식회사 하이닉스반도체 반도체패키지및그제조방법
US6157074A (en) * 1997-07-16 2000-12-05 Hyundai Electronics Industries Co., Ltd. Lead frame adapted for variable sized devices, semiconductor package with such lead frame and method for using same
KR100271657B1 (ko) * 1998-05-30 2000-11-15 김영환 칼럼 리드형 반도체 패키지 및 그 제조방법
US6831352B1 (en) * 1998-10-22 2004-12-14 Azimuth Industrial Company, Inc. Semiconductor package for high frequency performance
JP3297387B2 (ja) 1998-11-20 2002-07-02 沖電気工業株式会社 半導体装置の製造方法
US6265761B1 (en) * 1999-05-07 2001-07-24 Maxim Integrated Products, Inc. Semiconductor devices with improved lead frame structures
KR100344927B1 (ko) * 1999-09-27 2002-07-19 삼성전자 주식회사 적층 패키지 및 그의 제조 방법
KR100426494B1 (ko) * 1999-12-20 2004-04-13 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이것의 제조방법
JP4637380B2 (ja) * 2001-02-08 2011-02-23 ルネサスエレクトロニクス株式会社 半導体装置
JP4598316B2 (ja) * 2001-07-06 2010-12-15 パナソニック株式会社 樹脂封止型半導体装置およびその製造方法
JP3801121B2 (ja) * 2002-08-30 2006-07-26 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
JP3736516B2 (ja) * 2002-11-01 2006-01-18 松下電器産業株式会社 リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
FR2851374B1 (fr) * 2003-02-18 2005-12-16 St Microelectronics Sa Boitier-semi-conducteur a puce de circuits integres portee par les pattes de connexion electrique
US20060201709A1 (en) * 2003-04-07 2006-09-14 Mciver Chandler H Low profile small outline leadless semiconductor device package
JP3910598B2 (ja) * 2004-03-04 2007-04-25 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
US7161232B1 (en) * 2004-09-14 2007-01-09 National Semiconductor Corporation Apparatus and method for miniature semiconductor packages
FR2917236B1 (fr) * 2007-06-07 2009-10-23 Commissariat Energie Atomique Procede de realisation de via dans un substrat reconstitue.
JP2009094118A (ja) * 2007-10-04 2009-04-30 Panasonic Corp リードフレーム、それを備える電子部品及びその製造方法
JP5167963B2 (ja) * 2007-11-02 2013-03-21 大日本印刷株式会社 樹脂封止型半導体装置とそれに用いられるエッチング加工部材、および積層型樹脂封止型半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4649415A (en) * 1985-01-15 1987-03-10 National Semiconductor Corporation Semiconductor package with tape mounted die
US5060844A (en) * 1990-07-18 1991-10-29 International Business Machines Corporation Interconnection structure and test method
US5233221A (en) * 1990-10-24 1993-08-03 International Business Machines Corporation Electronic substrate multiple location conductor attachment technology
US5227232A (en) * 1991-01-23 1993-07-13 Lim Thiam B Conductive tape for semiconductor package, a lead frame without power buses for lead on chip package, and a semiconductor device with conductive tape power distribution
US5166772A (en) * 1991-02-22 1992-11-24 Motorola, Inc. Transfer molded semiconductor device package with integral shield
KR940006164B1 (ko) * 1991-05-11 1994-07-08 금성일렉트론 주식회사 반도체 패키지 및 그 제조방법

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Publication number Publication date
KR940012549A (ko) 1994-06-23
DE4337675B4 (de) 2008-04-30
DE4337675A1 (de) 1994-05-11
JPH06209069A (ja) 1994-07-26
US5471088A (en) 1995-11-28
KR960005042B1 (ko) 1996-04-18

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