KR0179924B1 - 버텀리드 반도체 패키지 - Google Patents

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Abstract

본 발명은 버텀리드 반도체 패키지에 관한 것으로, 내부에 금속배선패턴이 형성되어 있는 패들레이어와, 상기 패들레이어의 양면 중앙에 부착되어 있는 소정형태의 반도체 칩들과, 상기 반도체 칩들에 형성되어 있는 다수의 칩패드와 상기 패들레이어를 각각 연결하여 주는 다수의 와이어와, 기판에 실장되는 다수개의 버텀리드 및 그 버텀리드에 연장 형성되어 상기 패들레이어의 하면 사이드와 접착되어 있는 내부리드로 이루어진 리드프레임과, 상기 패들레이어를 리드프레임의 내부리드 상면에 부착하기 위한 도전성 접착부재와, 상기 버텀리드의 하면이 노출되도록 상기 구조 전체를 일정한 형태로 둘러 쌓아 밀봉시키는 몰딩수지를 포함하여 구성되며, 상기 리드프레임의 버텀리드들은 내부리드로 부터 일정한 깊이로 다운 셋(Down-Set) 되어 있고, 상기 패들레이어는 중앙부에 칩을 부착하기 위한 패들이 형성되어 있고, 그 패들의 외곽 둘레에는 칩에 형성되어 있는 칩패들과 와이어에 의해 연결되는 본딩패드들이 형성되어 있으며, 상기 패들레이어의 최(最)가상자리 둘레에는 내부에 형성된 금속배선패턴에 의해 각 본딩패드들과 연결되는 리드연결패드들이 형성되어 상기 각 내부리드들과 연결되어 있다.

Description

버텀리드 반도체 패키지
제1도는 종래의 SOJ(small outline J-lead) 반도체 패키지의구조를 나타내는 종단면도.
제2도는 본 발명의 제1실시예에 따른 버텀리드 반도체 패키지의 종단면도.
제3도는 제2도에 구성된 패들레이어에 반도체 칩이 부착되어 와이어 본딩된 것을 보인 평면도.
제4도는 본 발명의 제2실시예에 따른 버텀리드 반도체 패키지의 종단면도.
제5도는 본 발명의 제3실시예에 따른 버텀리드 반도체 패키지의 종단면도.
제6도는 제5도에 구성된 패들레이어에 반도체 칩이 부착되어 와이어 본딩된 것을 보인 평면도.
* 도면의 주요부분에 대한 부호의 설명
10, 30, 50 : 패들레이어 20, 40, 60 : 반도체 칩
21 : 접착제 22a, 42a, 62a : 내부리드
22b, 42b, 62b : 버텀리드 24, 44, 64 : 와이어
25, 45, 65 : 몰드수지
본 발명은 버텀리드 반도체 패키지에 관한 것으로, 특히 외부리드를 패키지 몸체의 하면으로 노출되도록 하는 버텀리드를 형성하고, 내부에 금속 배선패턴을 형성하고 있는 별도의 패들레이어에 칩이 부착되며 와이어 본딩되는 구조로 구성된 버텀리드 반도체 패키지에 관한 것이다.
일반적으로, 다양한 종류의 반도체 패키지들 중에서 가장 일반적인 반도체 패키지의 구조는, 반도체 칩을 리드프레임의 패들에 절연성 테이프나 페이스트(paste)를 이용하여 고정 부착하고, 반도체 칩의 패드와 내부리드를 도선으로 접속하여 전기적으로 연결한 후, 몰딩수지(molding resin)로 밀봉한 다음 그 내부리드에 연장 형성된 외부리드를 사용자의 목적에 맞게 일정모양으로 성형한 구조로 구성되어 있다.
제1도는 종래의 일반적인 반도체 패키지 중에서 외부리드를 J자형태로 성형한 SOJ(small outline J-lead) 반도체 패키지의 구조를 나타내는 종단면도로서, 이에 도시된 바와 같이, 소정형태를 갖는 반도체 칩(1)과, 그 반도체 칩(1)이 고정 부착되는 패들(2)과 상기 칩(1)에 와이어 본딩되는 다수개의 내부리드(3) 및 그 내부리드(3)에 연장 형성된 외부리드를 가지는 리드프레임과, 상기 칩(1)과 리드프레임의 내부리드(3)를 전기적을 접속연결시키는 다수개의 금속 와이어(5)와, 상기 반도체 칩(1)과 리드프레임의 내부리드(3)를 포함하는 일정 면적을 밀봉하여 패키지의 몸체를 형성하는 몰딩수지(6)로 구성되어 있다. 동 도면중 미설명 부호 7은 반도체 칩(1)을 리드프레임의패들(2)에 부착시키기 위한 접착제를 나타내는 것이다.
이와 같이 구성된 종래의 반도체 패키지는 전기적인 특성 시험을 거쳐 사용하게 되는데, 각종 셋트의 기판(도시되지 않았음)에 표면실장형태 또는 삽입형태로 실장되어 요구되는 소기의 동작을 수행하게 된다.
그러나, 상기와 같은 종래의 일반적인 반도체 패키지는 기판에 실장시 패캐지 몸체의 양외측으로 돌출된 외부리드로 인해 하나의 패키지가 차지하는 점유 면적이 커지게 되므로 기판의 점유면적비가 높아지는 문제 즉, 실장율 저하의 문제가 발생하고, 작업시나 운반시 외부리드의 휨으로 인한 불량이 발생하며, 하나의 패키지에 한개의 칩만이 내장될 수 있으므로 멀티칩 패키지의 구현이 어렵게 되고, 또한 센터 패드 형태의 반도체 칩은 패키징하기 어려운 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로서, 그 목적은 패키지의 기판 점유 면적 비율을 최소화하고, 리드가 휘는 불량 발생 소지를 제거하며, 한 개의 패키지내에 다수의 반도체 칩을 내장할 수 있도록 하고, 칩의 중앙 또는 사이드에 칩패드가 형성되어 있는 반도체 칩 모두를 패키징하기에 용이하도록 하는 버텀리드 반도체 패키지를 제공하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 따른 버텀리드 반도체 패키지는, 내부에 금속배선패턴이 형성되어 있는 패들레이어와, 상기 패들레이어의 양면 중앙에 부착되어 있는 소정형태의 반도체 칩들과, 상기 반도체 칩들에 형성되어 있는 다수의 칩패드와 상기 패들레이어 사이를 각각 전기적으로 연결하여 주는 다수의 와이어와, 기판에 실장되어 반도체 칩의 전기적인 신호를 외부로 전달하는 다수개의 버텀리드 및 그 버텀리드에 연장 형성되어 상기 패들레이어의 하면 사이드와 접착되어 있는 내부리드로 이루어진 리드프레임과, 상기 패들레이어를 리드프레임의 내부리드 상면에 부착하기 위한 도전성 접착부재와, 상기 버텀리드의 하면이 노출되도록 상기 구조 전체를 일정한 형태로 둘러 쌓아 밀봉시키는 몰딩수지를 포함하여 구성된다.
상기 리드프레임의 버텀리드들은 내부리드로 부터 일정한 깊이로 다운셋(Down-Set) 되어 있고, 그 내부리드들의 패키지 몸체 경게부에는 절단을 용이하게 하기 위한 V형 절단홈이 각각 형성되어 있으며, 상기 접착부재는 도전성 양면 테이프나 페이스트(paste) 타입의 도전성 접착제가 사용된다.
또한, 상기 패들레이어는 중앙부에 칩을 부착하기 위한 패들이 형성되어 있고, 그 패들의 외곽 둘레에는 칩에 형성되어 있는 칩패드들과 와이어에 의해 전기적으로 연결되는 본딩패드들이 형성되어 있으며, 상기 패들레이어의 최(最)가상자리 둘레에는 내부에 형성된 금속배선패턴에 의해 각 본동패드들과 연결되는 리드연결패드들이 형성되어 상기 각 내부리드들과 연결된다.
상기와 같은 본 발명의 일실시예는 칩패드의 형성이 센터에 형성되어 있는 반도체 칩은 패키징할 수 없으므로 센터패드 반도체 칩의 패키징에 용이한 본 발명의 다른 실시예를 설명하면 다음과 같다.
즉, 상기와 같은 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 버텀리드 반도체 패키지는, 내부에 금속배선패텅이 형성되어 있고 중앙에 홀이 형성되어 있는 패들레이어와, 다수의 센터 패드가 형성되어 있으며 상기 홀을 통하여 그 센터패드가 드러나도록 상기 패들레이어의 하면 중앙에 부착되어 있는 반도체 칩과, 상기 반도체 칩의 칩패드와 상기패들레이어를 상기 홀을 통과하여 각각 전기적으로 연결하여 주는 다수의 와이어와, 기판에 연결되어 반도체 칩의 전기적인 신호를 외부로 전달하는 다수의 버텀리드 및 그 버텀리드에 연장 형성되어 상기 패들레이어의 하면 사이드에 부착되는 다수의 내부리드로 이루어진 리드프레임과, 상기 패들레이어를 리드프레임의 내부리드 상면에 부착하기 위한 도전성 접착부재와, 상기 버텀리드의 하면이 노출되도록 상기 구조 전체를 일정한 형태로 둘러 쌓아 밀봉시키는 몰딩수지를 포함하여 구성된다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 버텀리드 반도체 패키지에 대하여 상세히 설명하기로 한다.
제2도는 본 발명의 제1실시예에 따른 버텀리드 반도체 패키지의 종단면도로서, 동 도면에 도시된 바와 같이, 내부에 회로배선패턴이 형성되어 있는 패들레이어(10)의 상,하면 중앙부에 절연성 양면 테이프 또는 페이스트(paste) 상태의 접착제(21)에 의해 반도체 칩(20a)(20b)이 부착되어 있고, 그 반도체 칩(20a)(20b)의 패드들(도시되지 않았음)과 패들레이어(10)의 본딩 패드들(도시되지 않았음)은 다수의 도전성 와이어(24)에 의해 상호 연결되어 있다.
또한, 본 발명의 구조는 다수의 내부리드들(22a)과 버텀리드들(22b)로 이루어진 리드프레임(22)을 구비하고 있는바, 상기 리드프레임(22)의 내부리드들(22a)은 상기 패들레이어(10)의하면 사이드에 형성되어 있는 각 리드연결패드들(도시되지 않았음)과 도전성 접착제(23)에 의해 접착되어 있으며, 상기 버텀리드들(22b)은 그 내부리드들(22a)로 부터 일정한 깊이로 다운-셋(Down-set)되도록 연장 형성되어 있다. 여기서, 상기 도전성 접착제(23)는 양면 테이프 또는 페이스트(paste) 상태의 접착제가 사용된다.
또한, 와이어 본딩된 상기 반도체 칩(20a)(20b)과 리드프레임(22)을 포함하는 일정면적이 몰드수지(25)에 의해 몰딩되어 완성된 패키지의 몸체를 형성하고 있으며, 상기 리드프레임(22)의 버텀리드들(22b)은 패키지 몸체의 하면으로 노출되도록 몰딩하므로서 패키지의 완성시 기판(도시되지 않았음)에 실장되어 반도체 칩(20a)(20b)의 전기적인 신호를 외부로 전달하도록 한다.
제3도는 제2도에 구비되어 있는 패들레이어(10)에 반도체 칩(20)이 부착되어 와이어 본딩된 것을 보인 평면도로서, 동 도면에 도시된 바와 같이, 상기 패들레이어(10)는 중앙부에 반도체 칩(20)을 부착하기 위한 패들(11)이 형성되어 있고, 그 패들(11)의 외곽 둘레에는 칩(20)에 형성되어 있는 다수의 칩패드(20-1)들과 와이어(24)로 본딩 연결되는 본딩패드(12)들이 형성되어 있으며, 상기 패들레이어(10)의 최(최最) 가상자리 둘레에는 내부에 형성된 금속배선패턴에 의해 상기 각 본딩패드(12)들과 연결되는 리드연결패드(13)들이 형성되어 패키징시 상기 리드프레임(22)각 내부리드(22a)들과 연결되게 된다. 또한,상기 본딩패드들(12)과 리드연결패드(13)들 사이 공간에는 일정한 간격을 홀(14)이 형성되어 있다.
제4도는 본 발명의 제2실시예에 따른 버텀리드 반도체 패키지의 종단면도로서, 동 도면에 도시된 바와 같이, 내부에 회로배선패턴이 형성되어있는 패들레이어(30)의 상, 하면 중앙부에 반도체 칩(40a)(40b)이 다수의 도전범프(44)를 매개로하여 부착되어 있는바, 그 반도체 칩(40a)(40b)에 형성되어 잇는 다수의 칩패드들(도시되지 않았음)과 패들레이어(30)에 형성되어 있는 다수의 범프패드들(도시되지 않았음)이 서로 대응되도록 부착되어 있다.
또한, 동 도면에 도시되어 잇는 리드프레임(42)은 다수의 내부리드들(42a)과 버텀리드들(42b)로 이루어져 있고, 상기 리드프레임(42)의 내부리드들(42a)은 상기 패들레이어(30)의 하면 사이드에 형성되어 있는 각 리드연결 패드들(도시되지 않았음)과 도전성 접착제()에 의해 접착되어 있으며, 이와 같은 리드프레임(42)의 구조는 제2도에 도시되어 있는 리드프레임(22)의 구조와 동일한 구졸 형성되어 잇다. 여기서, 상기 도전성 접착제(43)는 양면 테이프 또는 페이스트(paste) 상태의 도전성 접착제가 사용된다.
그리고, 상기 반도체 칩(40a)(40b)과 패들레이어(30) 및 리드프레임(42)을 포함하는 일정면적이 몰드수지(45)에 의해 몰딩되어 완성된 패키지의 몸체를 형성하고 있으며, 이때 상기 리드프레임(42)의 버텀리드들(42b)은 패키지 몸체의 하면으로 노출되도록 몰딩하므로서 패키지의 완성시 기판(도시되지 않았음)에 실장되어 반도체 칩(40a)(40b)의 전기적인 신호를 외부로 전달하도록 한다.
제4도에 도시된 반도체 패키지의 구조에서, 상기 반도체 칩(40a)(40b)과 패들레이어(30)는 도전범프(44)를 매개로 하여 전기적으로 상호 연결되어 있는 바, 이와 같은 패키지의 구조는 제2도에서와 같이 와이어(24)를 매개로 하여 연결되었을시 보다 전기적인 경로가 짧아져 전기적인 특성이 향상되고, 칩패드가 중앙 및/또는 사이드에 형성되어 있는 반도체칩 모두를 상기 패들레이어(30)의 금속배선패턴의 디자인을 바꾸므로써 보다 쉽게 패키징할 수 있는 잇점이 있다. 즉, 상기 패들레이어(30)에 형성되는 범프패드의 위치를 중앙에 형성하느냐 또는 사이드에 형성하는냐에 따라 사이드패드 또는 서터패드형 반도체 칩을 선택적으로 패키징할 수 있게 되는 것이다.
제5도는 본 발명의 제3실시예에 따른 버텀리드 반도체 패캐지의 종단면도로서, 동 도면에 도시된 바와 같이, 내부에 회로배선패턴이 형성되어 있고 중앙에 제1홀(54)이 형성되어 있는 패들레이어(50)의 하면 중앙에 선터패드형 반도체 칩(60)이 절연성 양면 테이프 또는 페이스트(paste) 상태의 접착제(61)에 의해 부착되어 있고, 그 반도체 칩(60)의 중앙에 형성되어 상기 제1홀(54)로 노출되어 잇는 칩패드들(도시되지 않았음)과 패들레이어(50)의 본딩패드들(도시되지 않았음)이 상기 제1홀(54)을 관통하는 도전성 와이어들(64)을 매개로하여 상호 대응되도록 각각 연결되어 있다.
또한, 동 도면에 도시되어 잇는 리드프레임(62)은 다수의 내부리드를(62a)과 버텀리드들(62b)로 이루어져 있고, 상기 리드프레임(62)의 내부리드들(62a)은 상기 패들레이어(50)이 하면 사이드에 형성되어 있는 각 리드연결 패드들(도시되지 않았음)과 도전성 접착제(63)에 의해 접착되어 있으며, 이와 같은 리드프레임(62)의 구조는 제2도 및 제4도에 되시되어 있는 리드프레임(22)(42)의 구조와 동일한 구조로 형성되어 있다. 상기 도전성 접착제(63)로는 양면테이프 또는 페이스트(paste) 상태의 접착제가 사용함이 바람직하다.
그리고, 와이어 본딩된 상기 반도체 칩(60)과 리드프레임(62) 및 패들레이어(50)를 포함하는 일정면적이 몰드수지(65)에 의해 몰딩되어 완성된 패키지의 몸체를 형성하고 있으며, 이때 상기 리드프레임(62)의 버텀리드들(62b)은 패키지 몸체의 하면으로 노출되도록 몰딩하므로서 패키지의 완성시 기판(도시되지 않았음)에 실장되어 반도체 칩(60)의 전기적인 신호를 외부로 전달하도록 한다.
제6도는 제5도에 구비되어 있는 패들레이어(50)에 반도체 칩(60)이 부착되어 와이어 본딩된 것을 보인 평면도로서, 동 도면에 도시된 바와 같이, 상길 패들레이어(50)는 중앙부에 센터 패드(60-1)가 형성되어 있는 반도체칩(60)의 부착시 그 칩패드(60-1)를 노출시키기 위한 제1홀(54)이 형성되어 있고, 그 제1홀(54)의 외곽 둘레에는 칩(60)에 형성되어 있는 다수의 칩패드(60-1)들과 와이어(64)를 매개로 하여 본딩 연결되는 다수의 본딩패드(51)들이 형성되어 있으며, 상기 패들레이어(50)의 최(最)가상자리 둘레에는 내부에 형성된 금속배선패턴에 상기 각 본딩패드(51)들과 연결되어 있는 리드연결패드(52)들이 형성되어 패키징시 상기 리드프레임(62)의 각 내부리드(62a)들과 접착제(63)에 의해 접착 연결되도록 한다. 또한, 상기 본딩패드들(51)과 리드연결패드(52)들 사이 공간에는 일정한 간격으로 제2홀(53)이 형성되어 있다.
이상 상세히 설명한 바와 같이 본 발명에 따른 버텀리드 반도체 패키지에 의하면, 패키지의 하면에 노출된 버텀리드들 이용하여 기판에 실장하여 사용하므로 패키지의 기판 점유 면적 비율을 최소화하고, 리드가 휘는 불량 발생 소지를 제거하며, 패들레이어의 양면에 반도체칩을 부착하여 패키징할 수 있으므로 집적화에 유리하고, 칩의 중앙 또는 사이드에 칩패드가 형성되어 있는 반도체 칩 모두를 패키징할 수 있는 효과가 있다.

Claims (18)

  1. 내부에 금속배선패턴이 형성되어 있는 패들레이어(10)와; 상기 패들레이어(10)의 상,하면 중앙에 부착되어 있는 반도체 칩(20a)(20b)들; 상기 반도체 칩(20a)(20b)들에 형성되어 있는 다수의 칩패드(20-1)와 상기 패들레이어(10)의 본딩패들(12) 사이를 각각 연결하여 주는 다수의 와이어(24); 기판에 연결되는 다수개의 버텀리드(22b)들 및 그 버텀리드(22b)들에 연장 형성되어 상기 패들레이어(10)의 하면 사이드와 접착되어 있는 다수의 내부리드(22a)들로 이루어진 리드프레임(22); 상기 패들레이어(10)를 상기 리드프레임(22)의 내부리드(22a)들 상면에 부착시키는 도전성 접착부재(23); 및 상기 버터리드(22b)의 하면이 노출되도록 상기 구조 전체를 둘러 쌓아 밀봉시키고 있는 몰딩수지(25)를 포함하여 구성된 버텀리드 반도체 패키지.
  2. 제1항에 있어서, 상기 패들레이어(10)는 그의 중앙붕체 형성되어 있는 패들(11)과, 그패들(11)의 외곽 둘레에 형성되어 있는 다수의 본딩패드(12)들, 상기 패들레이어(10)의 최(最)가상자리 둘레에 형성되어 있는 다수의 리드연결패드(13)들, 및 상기 본딩패드들(12)과 리드연결패드(13)들 사이 공간에 일정한 간격으로 형성되어 잇는 다수의 홀(14)들을 구비한 것을 특징으로 하는 버텀리드 반도체 패키지.
  3. 제2항에 있어서, 상기 다수의 본딩패드(12)들과 리드연결패드(13)들은 패들레이어(10)의 내부에 형성된 금속배선패턴에 의해 각각 연결되어 있는 것을 특징으로 하는 버텀리드 반도체 패키지.
  4. 제1항에 있어서, 상기 리드프레임(22)의 버텀리드들(22b)은 상기 내부리드들(22a)로 부터 일정한 깊이로 다운-셋(Down-set)되도록 연장 형성되어 있는 것을 특징으로 하는 버텀리드 반도체 패키지.
  5. 제1항에 있어서, 상기 도전성 접착부재(23)는 양면 테이프로 구성된 것을 특징으로 하는 버텀리드 반도체 패키지.
  6. 제1항에 있어서, 상기 도전성 접착부재는 페이스트(paste) 상태의 접착제로 구성된 것을 특징으로 하는 버텀리드 반도체 패키지.
  7. 내부에 금속배선패턴이 형성되어 있는 패들레이어(30)와; 상기 패들레이어의 상,하면 중앙부위에 부착 형성되어 있는 다수개의 도전범프들(44); 상기 도전범프(44)들위에 부착되어 있는 반도체칩(40a)(40b)들; 기판에 연결되는 다수개의 버텀리드들(42b) 및 그 버텀리드들(42b) 및 그 버텀리드들(42b)에 연장 형성되어 상기 패들레이어(30)의 하면 사이드와 접착되어 잇는 다수의 내부리드들(42a)로 이루어진 리드프레임(42); 상기 패들레이어(30)를 상기 리드프레임(42)의 내부리드(42a) 상면에 부착시키는 도전성 접착부재(43); 및 상기 버텀리드(42b) 하면이 노출되도록 상기 구조 전체를 둘러 쌓아 밀봉시키고 있는 몰딩수지(45)를 포함하여 구성된 버텀리드 반도체 패키지.
  8. 제7항에 있어서, 상기 패들레이어(30)는 중앙부에 형성되어 있는 다수개의 범프패드들과, 상기 패들레이어(30)의 최(最)가상자리 둘레에 형성되어 잇는 다수의 디르연결패드들, 및 상기 범프패드들()과 리드연결패드들 사이 공간에 일정한 간격으로 형성되어 있는 다수개의 홀들을 구비한 것을 특징으로 하는 버텀리드 반도체 패키지.
  9. 제8항에 있어서, 상기 다수의 범프패드들과 리드연결패드들은 패들레이어의 내부에 형성된 금속배선패턴에 의해 각각 연결되어 있는 것을 특징으로 하는 버텀리드 반도체 패키지.
  10. 제7항에 있어서, 상기 리드프레임(42)의 버텀리드들(42b)은 상기 내부리들(42a)로 부터 일정한 깊이로 다운-셋(Down-set)되도록 연장 형성되어 잇는 것을 특징으로 하는 버텀리드 반도체 패키지.
  11. 제7항에 있어서, 상기 도전성 접착부재(43)는 양면 테이프로 구성된 것을 특징으로 하는 버텀리드 반도체 패키지.
  12. 제7항에 있어서, 상기 도전성 접착부재는 페이스트(paste)상태의 접착제로 구성된 것을 특징으로 하는 버텀리드 반도체 패키지.
  13. 내부에 금속배선패턴이 형성되어 있고 중앙에 제 1홀(54)이 형성되어 있는 패들레이어(50)와; 다수의 센터패드(60-1)들이 형성되어 있으며 상기 제1홀(54)을 통하여 그 센터패드(60-1)가 드러나도록 상기 패들레이어(50)의 하면 중앙에 부착되어 있는 반도체 칩(60); 상기 반도체 칩(60)의 센터패드(60-1)와 상기 패들레이어(50)의 본딩패드(51)를 상기 제1홀(54)을 통과하여 각각 연결하여 주는 다수의 와이어(64)와; 기판에 연결되는 다수개의 버텀리드들(62b) 및 의 버텀리드들(62b)연장 형성되어 상기 패들레이어(50)의 하면 사이드에 부착되는 내부리드(62a)들로 이루어진 리드프레임(62)과; 상기 패들레이어(50)를 리드프레임(62)의 내부리드(62a)들 상면에 부착시키는 도전성 접착부재(63)와; 상기 버텀리드(62b)의 하면이 노출되도록 상기 구조 전체를 둘러 쌓아 밀봉시키는 몰딩수지(65)를 포함하여 구성된 버텀리드 반도체 패키지.
  14. 제13항에 있어서, 상기 패들레이어는 중앙부에 중앙부에 형성되어 있는 제1홀(54)과, 그 제1홀(54)의 외곽 둘레에 형성되어 있는 다수의 본딩패드(51)들과, 상기 패들레이어(50)의 최(最)가상자리 둘레에 형성 되어 있는 다수의 리드연결패드(52)과, 상기 본딩패드(51)들과 리드연결 패드(52)들 사이 공간에 일정한 간격으로 형성되어 있는 다수의 제2홀을 구비한 것을 특징으로 하는 버텀리드 반도체 패키지.
  15. 제14항에 있어서, 상기 다수의 본딩패드(51)들과 리드연결패드(52)들은 상기 패들레이어(50)의 내부에 형성된 금속배선패턴에 의해 각각 연결되어 잇는 것을 특징으로 하는 버텀리드 반도체 패키지.
  16. 제13항에 있어서, 상기 리드프레임(62)의 버텀리드들(62b)은 상기 내부리드들(62a)로 부터 일정한 길이로 다운-셋(Down-set)되도록 연장 형성되어 있는 것을 특징으로하는 버텀리드 반도체 패키지.
  17. 제13항에 있어서, 상기 도전성 접착부재(63)는 양면 테이프로 구성된 것을 특징으로 하는 버텀리드 반도체 패키지.
  18. 제13항에 있어서, 상기 도전성 접착부재(63)는 페이스트(paste) 상태의 접착제로 구성된 것을 특징으로 하는 버텀리드 반도체 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230000883A (ko) 2021-06-27 2023-01-03 맹세현 스파출라 자동 상승 구조를 갖는 화장품 용기

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3877401B2 (ja) 1997-03-10 2007-02-07 三洋電機株式会社 半導体装置の製造方法
JP3420057B2 (ja) * 1998-04-28 2003-06-23 株式会社東芝 樹脂封止型半導体装置
US5929514A (en) * 1998-05-26 1999-07-27 Analog Devices, Inc. Thermally enhanced lead-under-paddle I.C. leadframe
US6163076A (en) * 1999-06-04 2000-12-19 Advanced Semiconductor Engineering, Inc. Stacked structure of semiconductor package
US6483180B1 (en) * 1999-12-23 2002-11-19 National Semiconductor Corporation Lead frame design for burr-free singulation of molded array packages
JP3522177B2 (ja) * 2000-02-21 2004-04-26 株式会社三井ハイテック 半導体装置の製造方法
US6933174B1 (en) 2000-11-28 2005-08-23 National Semiconductor Corporation Leadless leadframe package design that provides a greater structural integrity
US6677667B1 (en) 2000-11-28 2004-01-13 National Semiconductor Corporation Leadless leadframe package design that provides a greater structural integrity
JP4637380B2 (ja) * 2001-02-08 2011-02-23 ルネサスエレクトロニクス株式会社 半導体装置
KR100369907B1 (ko) 2001-02-12 2003-01-30 삼성전자 주식회사 반도체 패키지와 그 반도체 패키지의 기판 실장 구조 및적층 구조
JP3590039B2 (ja) * 2002-07-24 2004-11-17 沖電気工業株式会社 半導体装置及びその製造方法
TW200501358A (en) * 2003-06-20 2005-01-01 Macronix Int Co Ltd Stacking dual-chip packaging structure
US8093694B2 (en) * 2005-02-14 2012-01-10 Stats Chippac Ltd. Method of manufacturing non-leaded integrated circuit package system having etched differential height lead structures
US7511371B2 (en) * 2005-11-01 2009-03-31 Sandisk Corporation Multiple die integrated circuit package
US7352058B2 (en) * 2005-11-01 2008-04-01 Sandisk Corporation Methods for a multiple die integrated circuit package
US8035207B2 (en) * 2006-12-30 2011-10-11 Stats Chippac Ltd. Stackable integrated circuit package system with recess
JP2009074862A (ja) * 2007-09-19 2009-04-09 Dainippon Printing Co Ltd センサーパッケージおよびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2932785B2 (ja) * 1991-09-20 1999-08-09 富士通株式会社 半導体装置
KR940007757Y1 (ko) * 1991-11-14 1994-10-24 금성일렉트론 주식회사 반도체 패키지
KR0157857B1 (ko) * 1992-01-14 1998-12-01 문정환 반도체 패키지
DE4226016A1 (de) * 1992-08-06 1994-02-10 Nokia Deutschland Gmbh Chassis mit unlösbar mit dem Chassis verbundenen Befestigungselementen
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
KR960005042B1 (ko) * 1992-11-07 1996-04-18 금성일렉트론주식회사 반도체 펙케지
US5302849A (en) * 1993-03-01 1994-04-12 Motorola, Inc. Plastic and grid array semiconductor device and method for making the same
KR0152901B1 (ko) * 1993-06-23 1998-10-01 문정환 플라스틱 반도체 패키지 및 그 제조방법
US5483024A (en) * 1993-10-08 1996-01-09 Texas Instruments Incorporated High density semiconductor package
US5429992A (en) * 1994-05-25 1995-07-04 Texas Instruments Incorporated Lead frame structure for IC devices with strengthened encapsulation adhesion
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230000883A (ko) 2021-06-27 2023-01-03 맹세현 스파출라 자동 상승 구조를 갖는 화장품 용기

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Publication number Publication date
JP2881733B2 (ja) 1999-04-12
CN1071495C (zh) 2001-09-19
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JPH1084069A (ja) 1998-03-31
US5861668A (en) 1999-01-19
CN1169033A (zh) 1997-12-31

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