KR100632476B1 - 멀티칩 패키지 및 이에 사용되는 반도체칩 - Google Patents

멀티칩 패키지 및 이에 사용되는 반도체칩 Download PDF

Info

Publication number
KR100632476B1
KR100632476B1 KR1020040040420A KR20040040420A KR100632476B1 KR 100632476 B1 KR100632476 B1 KR 100632476B1 KR 1020040040420 A KR1020040040420 A KR 1020040040420A KR 20040040420 A KR20040040420 A KR 20040040420A KR 100632476 B1 KR100632476 B1 KR 100632476B1
Authority
KR
South Korea
Prior art keywords
chip
substrate
semiconductor chip
bonding
chips
Prior art date
Application number
KR1020040040420A
Other languages
English (en)
Other versions
KR20050074251A (ko
Inventor
권흥규
이희석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to TW093139967A priority Critical patent/TWI278947B/zh
Priority to CNA2005100039727A priority patent/CN1641873A/zh
Priority to NL1027962A priority patent/NL1027962C2/nl
Priority to JP2005001942A priority patent/JP4808408B2/ja
Priority to DE102005002631A priority patent/DE102005002631B4/de
Priority to US11/033,997 priority patent/US7327020B2/en
Publication of KR20050074251A publication Critical patent/KR20050074251A/ko
Application granted granted Critical
Publication of KR100632476B1 publication Critical patent/KR100632476B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

멀티칩 패키지와 이에 사용되는 반도체칩이 제공된다. 멀티칩 패키지는, 상면에 복수의 기판 본딩 패드들이 형성되어 있는 기판과, 기판위에 실장된 하나 이상의 제1 반도체칩과, 하면에 제1 반도체칩이 놓여지는 하나 이상의 3차원 공간을 구비하고, 상기 3차원 공간에 의해 제1 반도체칩을 감싸는 형태로 기판위에 실장된 제2 반도체칩을 포함한다. 여기서, 3차원 공간은 캐버티, 상기 하면을 관통하는 홈 또는 이들의 조합인 것이 바람직하다.
멀티칩, 칩 패드, 와이어 본딩, 플립칩 본딩, 캐버티, 홈

Description

멀티칩 패키지 및 이에 사용되는 반도체칩{Multi-chip package and semiconductor chip for the same}
도 1은 본 발명의 제1 실시예에 따른 멀티칩 패키지를 나타내는 평면도이다.
도 2는 도 1의 II-II'선을 따라 잘라 도시한 단면도이다.
도 3a 내지 도 5b는 본 발명의 제1 실시예에 따른 멀티칩 패키지를 제조하는 단계별 공정도이다.
도 6은 본 발명의 제2 실시예에 따른 멀티칩 패키지를 나타내는 평면도이다.
도 7은 도 6의 VII-VII'선을 따라 잘라 도시한 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 멀티칩 패키지를 나타내는 평면도이다.
도 9a는 도 8의 X-X'선을 따라 잘라 도시한 단면도이고, 도 9b는 도 8의 Y-Y'선을 따라 잘라 도시한 단면도이다.
도 10a 내지 도 12b는 본 발명의 제3 실시예에 따른 멀티칩 패키지를 제조하는 단계별 공정도이다.
도 13은 본 발명의 제4 실시예에 따른 멀티칩 패키지를 나타내는 평면도이다.
도 14a는 도 13의 X-X'선을 따라 잘라 도시한 단면도이고, 도 14b는 도 13의 Y-Y'선을 따라 잘라 도시한 단면도이다.
도 15는 본 발명의 제5 실시예에 따른 멀티칩 패키지를 나타내는 평면도이고, 도 16은 도 15의 X-X'선을 따라 잘라 도시한 단면도이다.
도 17은 본 발명의 제6 실시예에 따른 멀티칩 패키지를 도시한 단면도이다.
도 18은 본 발명의 제7 실시예에 따른 멀티칩 패키지를 도시한 단면도이다.
본 발명은 멀티칩 패키지 및 이에 사용되는 반도체칩에 관한 것이다.
현재의 전자제품 시장은 휴대용으로 급격히 그 수요를 늘려가고 있으며, 이를 만족하기 위해서는 이들 시스템에 실장되는 부품들의 경박 단소화가 필수적이다.
상기 부품들의 경박 단소화를 실현하기 위해서는 실장 부품의 개별 사이즈를 줄이는 기술과, 다수개의 개별소자들을 원 칩(one chip)화하는 SOC(System On chip) 기술 및 다수개의 개별소자들을 하나의 패키지(package)로 집적하는 SIP(System In Package) 기술 등이 필요하다.
이중, SIP 기술은 복수개의 실리콘 칩을 수평, 수직적으로 하나의 패키지로 실장하는 기술로써, 기존 MCM(Multi-Chip Module) 개념의 연장선 상에 있다. 기존 MCM의 경우는 패키지 제조시 수평 실장이 주된 방향이었으나 SIP의 경우는 복수개의 칩을 수직으로 적층하는 기술이 주로 적용된다.
그런데, 고주파 신호 전달 특성을 매우 심각하게 고려해야 하는 시스템의 경 우에, 로직/메모리에 비해 작은 크기를 갖는 RF칩을 큰칩 위에 적층하게 되면 자연히 본딩 와이어 등의 연결수단 구조물의 길이가 길어지게 되어 작은칩의 성능 저하 및 두칩간의 크로스토크(crosstalk)가 심각하게 발생하는 문제점이 있었다.
이에 따라, 복수개의 칩을 수직으로 적층하는 기술에서, 작은 RF칩을 하부칩으로 사용하는 것이 일반적이다.
그러나, 상기와 같이 상부칩이 하부칩보다 심각하게 큰 경우, 또는 두 개의 동일한 크기 및 면적을 갖는 장방형 반도체칩을 십자상으로 적층하는 경우에, 상기와 같이 상부칩이 하부칩보다 심각하게 큰 경우, 상부의 반도체 칩의 행오버(hang over)된 부분(상부칩의 일부분이 하부칩에 의해 지지되지 않는 부분)에 위치하는 칩 패드의 와이어 본딩시 본딩 캐필러리에 의한 접촉 충격에 의해 반도체칩에 크랙이 발생하거나 본딩이 불완전하게 되는 문제점이 있었다.
본 발명이 이루고자 하는 하나의 기술적 과제는, 상부칩이 하부칩에 비해 매우 큰 경우에도 행오버를 발생시키지 않고, 상부칩상에 캐버티나 홈과 같은 3차원 공간을 구비하여, 하부칩의 실장 공간이 마련된 멀티칩 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 캐버티나 홈에 의해 하부칩이 상부칩으로부터 격리될 수 있으며, 다수의 하부칩이 놓이는 경우, 다수의 하부칩간의 간섭을 막도록 하는 멀티칩 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는, 상하부칩을 적층할 때에, 상부칩에 선택적 식각 공정을 통한 캐버티나 홈을 형성되어 별도의 스페이서 없이 적층될 수 있도록 하는 멀티칩 패키지에 사용되는 반도체칩을 제공하는데 있다.
상기한 기술적 과제들을 달성하기 위한 본 발명에 따른 멀티칩 패키지는, 상면에 복수의 기판 본딩 패드들이 형성되어 있는 기판과, 상기 기판위에 실장된 하나 이상의 제1 반도체칩과, 하면에 상기 제1 반도체칩이 놓여지는 하나 이상의 3차원 공간을 구비하고, 상기 3차원 공간에 의해 상기 제1 반도체칩을 감싸는 형태로 상기 기판위에 실장된 제2 반도체칩을 포함한다.
여기서, 상기 3차원 공간은 캐버티, 상기 하면을 관통하는 홈 또는 이들의 조합인 것이 바람직하다.
또한, 상기 제1 및 제2 반도체칩은 상기 기판 본딩 패드에 각각 와이어 본딩, 플립칩 본딩 또는 이들의 조합에 의해 본딩될 수 있다.
한편, 상기 기판은 몰딩된 리드 프레임, 인쇄 회로 기판, DBC, 플렉서블 필름, 또는 인터포저일 수 있다.
또한, 상기 제1 반도체칩은 RF칩이고, 상기 제2 반도체칩은 메모리 또는 로직회로용 칩인 것이 바람직하다.
본 발명에 따른 멀티칩 패키지에 사용되는 반도체칩은, 칩 패드가 형성된 활성면과 그 반대면인 비활성면을 가지며, 상기 활성면 또는 비활성면에 하나 이상의 3차원 공간을 갖는다.
여기서, 상기 3차원 공간은 캐버티, 홈 또는 이들의 조합의 형태로 형성된 것이 바람직하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 제1 실시예에 따른 멀티칩 패키지를 설명한다.
도 1은 본 발명의 제1 실시예에 따른 멀티칩 패키지를 나타내는 평면도이고, 도 2는 도 1의 II-II'선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 멀티칩 패키지는 상면에 복수의 기판 본딩 패드(111, 112)들이 형성되고, 하면에는 복수의 터미널(115)들이 형성된 기판(110) 위에 소형의 제1 칩(120)이 부착되어 있다.
기판으로는 몰딩된(molded) 리드 프레임, 인쇄 회로 기판, DBC(Direct Bond Copper), 플렉서블 필름 등이 다양하게 사용될 수 있다. DBC는 절연성의 세라믹 기판의 양 표면 위에 구리층이 각각 부착된 기판을 지칭한다.
또한, 기판으로는 반도체칩과 어셈블리(PC) 기판 간의 전기적 접속 및/또는 기계적 유연성을 제공하는 인터포저(interposer)가 사용될 수도 있다. 인터포저는 테이프와 같은 신축성 재료, 폴리이미드, 또는 플라스틱 재료로 만들어질 수도 있고, 단일 또는 다수의 패턴화된 재배선층, 수동 소자 등을 포함할 수도 있다.
여기서, 상기 기판 본딩 패드(111, 112)는 제1 칩(120)과 연결되는 제1 기판 본딩 패드(111)와, 제2 칩(130)과 연결되는 제2 기판 본딩 패드(112)를 포함한다.
상기 소형의 제1 칩(120) 상부에는 캐버티(cavity)(140)를 구비하는 대형의 제2 칩(130)이 상기 캐버티(140) 내부로 상기 제1 칩(120)을 감싸는 형태로 상기 기판(110)위에 부착되어 있다.
여기서, 상기 캐버티(140)는 제1 칩(120) 하부면에 형성된 3차원 공간으로 상기 캐버티(140)에는 하부칩인 제2 칩(130)이 놓여질 수 있다.
상기 제1 칩(120) 및 제2 칩(130)은 에지 패드형으로서 가장자리 네 변 부분 모두에 칩 패드(121, 131)가 형성되어 있다. 이때, 상기 제1 및 제2 칩(120, 130)에 형성된 패드의 형태는 센터 패드형이나, 가장자리 두 변 부분 모두에 칩 패드가 형성된 에지 패드형 등이 채택될 수도 있다.
또한, 상기 제1 칩(120) 및 제2 칩(130)은 각각의 칩 패드(121, 131)가 형성된 활성면이 동일한 방향으로 향해 있으며, 그 반대면인 비활성면은 부착에 이용되고 있다. 상기 제1 칩(120) 및 제2 칩(130)은 도전성 접착제 또는 절연성 접착제에 의해 부착이 이루어진다.
상기 제1 칩(120)의 칩 패드(121)와 제1 기판 본딩 패드(111)는 제1 본딩 와이어(151)에 의해 전기적으로 연결되며, 상기 제2 칩(130)의 칩 패드(131)와 제2 기판 본딩 패드(112)는 제2 본딩 와이어(152)에 의해 전기적으로 연결된다.
구체적으로, 상기 캐버티(140)는 상기 제2 칩(130)의 비활성면 상에 선택적 식각 공정에 의해 형성된 것이며, 상기 캐버티(140)의 높이는 상기 제1 칩(120)과 제1 본딩 와이어(151)의 루프(loop) 높이를 확보할 수 있을만큼 충분한 높이로 형성되어 있다.
상기 캐버티(140) 내부의 제1 칩(120)과 제1 본딩 와이어(151) 및 그 접합 부분들은 절연층(141)에 의해 봉지되어 있다. 이때, 상기 제1 및 제2 칩(120, 130)을 기판(110)에 부착하기 위해 사용되는 접착제(160)가 절연성 접착제일 경우는 상기 절연층(141)을 구비하지 않을 수 있으며, 도전성 접착제일 경우는 절연 특성을 고려하여 상기 절연층(141)을 구비하는 것이 바람직하다. 즉, 절연성 접착제를 사용할 경우 상기 캐버티(140) 내부를 봉지하지 않아도 제2 칩(130)에 의해 상기 제1 칩(120)이 쉴드(shield) 되므로 절연층(141)을 구비하지 않고 빈 공간으로 남겨둘 수 있다.
상기 제2 칩(130)과 제2 본딩 와이어(152) 및 그 접합 부분들은 패키지 몸체(170)에 의해 봉지되어 있다. 상기 기판(110)의 터미널(115)에는 외부접속단자의 역할을 수행하는 솔더볼(180)이 부착되며, 상기 솔더볼(180)은 기판상에 형성된 회로배선(미도시)을 통하여 기판 본딩 패드(111, 112)와 연결됨으로써, 상기 제1 칩(120)과 제2 칩(130)에 전기적으로 연결된다.
한편, 상기 제2 칩(130)의 두께(t1)는 200 ~ 350㎛가 바람직하고, 상기 제2 칩(130)의 비활성면 중앙부에 형성된 캐버티(140)의 높이(t2)는 150 ~ 300㎛가 바람직하다. 또한, 상기 캐버티(140) 내부에 위치하는 제1 칩(120)의 두께(b)와, 상기 제1 및 제2 칩(120, 130)의 와이어 본딩 높이(c, g)와, 상기 제1 칩(120)의 와이어 본딩으로부터 상기 캐비티(140) 사이의 두께(d)는 각각 50 ~ 100㎛의 범위에서 정해질 수 있다. 또, 상기 접착제(160)의 두께(a)는 20 ~ 50㎛인 것이 바람직하고, 상기 패키지 몸체(170)의 두께(h)는 300 ~ 450㎛인 것이 바람직하다.
한편, 상기 캐버티(140) 내부에 놓이는 소형의 제1 칩(120)은 RF칩이고, 캐버티(140)를 구비하는 대형의 제2 칩(130)은 메모리 또는 로직회로용 칩인 것이 바람직하다. 일반적으로 RF칩은 메모리 또는 로직회로용 칩보다 작은 크기를 갖는다.
그러면, 본 발명의 제1 실시예에 따른 멀티칩 패키지의 제조 방법에 대하여 도 3a 내지 도 5b 및 앞서의 도 1, 도 2를 함께 참조하여 설명한다.
먼저, 활성면(a)에 복수의 칩 패드(121, 131)를 구비하는 소형 크기의 제1 칩(120)과 대형 크기의 제2 칩(130)을 마련한다.
도 3a 내지 도 3b에 도시된 바와 같이, tl 두께의 제2 칩(130)의 비활성면(b)에 마스크를 이용한 선택적 식각 공정(selective etching)을 통하여 캐버티(cavity)(140)를 t2 높이로 형성한다. 이때, 상기 캐버티(140)는 상기 제1 칩(120)과 그의 본딩 와이어(121)를 충분히 감쌀 수 있는 공간이 되도록 한다.
다음, 도 4a 내지 도 4b에 도시된 바와 같이, 기판(110) 위에 도전성 접착제 또는 에폭시(epoxy)와 같은 절연성 접착제(160)를 이용하여 제1 칩(120)의 비활성면을 부착시킨다. 이때, 상기 제1 칩(120)은 상기 기판(110) 위의 캐버티(140) 영역 중앙부에 오도록 부착시킨다.
다음, 상기 제1 칩(120)의 활성면상에 형성된 칩 패드(121)와 그에 대응하는 기판(110)의 상기 제1 기판 본딩 패드(111)가 전기적으로 연결되도록 금선(Au wire)과 같은 도전성 물질로 이루어진 제1 본딩 와이어(151)를 이용하여 1차 와이어 본딩을 수행한다.
다음, 상기 제1 칩(120)과 제1 본딩 와이어(151) 및 그 접합 부분들이 봉지되도록 에폭시 수지로 몰딩하여 절연층(141)이 형성되도록 한다.
이때, 상기 절연층(141)은 캐버티(140) 면적보다 크지 않게 형성하며, 캐비티(140) 공간이 매워지도록 형성하는 것이 바람직하다.
여기서, 상기 절연층(141)은 상기 제1 및 제2 칩(120, 130)을 기판(110) 위에 부착할 때 사용되는 접착제의 종류에 따라 상기 절연층(141)을 형성하거나, 형성하지 않을 수 있다. 즉, 도전성 접착제를 사용할 경우, 전기적인 단락을 막고, 절연성을 확보하기 위하여 반드시 몰딩하여 절연층(141)을 형성하고, 절연성 접착제를 사용할 경우는, 공정을 단순화하기 위하여 몰딩하지 않고 상기 캐비티(140) 공간이 매워지지 않은 빈 공간으로 남겨두는 것이 바람직하다.
다음, 도 5a 내지 도 5b에 도시된 바와 같이, 상기 제1 칩(120)과 제1 본딩 와이어(121)를 감싸도록 상기 캐비티(140)가 형성된 제2 칩(130)의 비활성면을 도전성 접착제 또는 에폭시(epoxy)와 같은 절연성 접착제(160)를 이용하여 상기 기판(110)위에 부착한다.
다음, 앞서의 도 1 및 도 2에 도시된 바와 같이, 제2 본딩 와이어(152)를 이용하여 2차 와이어 본딩을 수행한다.
이어, 상기 제2 칩(130)과 제2 본딩 와이어(152) 및 그 접합 부분들이 봉지되도록 하는 에폭시 수지로 이루어진 패키지 몸체(170)를 몰딩하는 방식으로 형성한다.
다음, 상기 몰딩이 완료되면, 상기 터미널(115)에 외부접속단자의 역할을 수행하는 솔더볼(180)을 부착시킨다.
한편, 본 발명의 제1 실시예에서, 칩 패드와 기판 본딩 패드의 전기적인 접속 방법으로 와이어 본딩(wire bonding)을 예로 들어 설명하였으나, 변형 실시예로서, 반도체칩의 칩 패드와 기판 본딩 패드가 범프를 통해 전기적인 접속이 이루어지는 플립칩 본딩(flip chip bonding)이 이루어질 수도 있다.
또한, 플립칩 본딩과 와이어 본딩이 모두 사용된 이종 본딩 방법(heterogeneous bonding method)이 적용될 수도 있다.
본 발명의 제1 실시예에 따른 멀티칩 패키지 및 그의 제조 방법에 따르면, 작은 하부칩 위에 큰 상부칩을 적층할 때에, 상부칩이 행오버 되는 것을 방지할 수 있으며, 별도의 스페이서를 사용하지 않아도 하부칩의 와이어 본딩 공간을 확보할 수 있다. 또한, 상부칩에 의해 발생되는 노이즈로부터 하부칩을 격리시킬 수 있다.
다음은, 도 6 및 도 7을 참조하여 본 발명의 제2 실시예에 따른 멀티칩 패키지를 설명한다.
도 6은 본 발명의 제2 실시예에 따른 멀티칩 패키지를 나타내는 평면도이고, 도 7은 도 6의 VII-VII'선을 따라 잘라 도시한 단면도이다.
도 6 및 도 7에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 멀티칩 패키지는 상면에 복수의 기판 본딩 패드(211, 212, 213)들이 형성되고, 하면에는 복수의 터미널(215)들이 형성된 기판(210) 위에 소형의 제1 및 제2 칩(220, 230)이 부착되어 있다. 상기 기판(210)은 본 발명의 제1 실시예와 동일한 기판이 사용될 수 있다.
여기서, 상기 기판 본딩 패드(211, 212, 213)는 제1 칩(220)과 연결되는 제1 기판 본딩 패드(211)와, 제2 칩(230)과 연결되는 제2 기판 본딩 패드(212)와, 제3 칩(240)과 연결되는 제3 기판 본딩 패드(213)를 포함한다.
상기 소형의 제1 및 제2 칩(220, 230) 상부에는 제1 및 제2 캐버티(cavity)(250, 260)를 구비하는 대형의 제3 칩(240)이 상기 제1 및 제2 캐버티(250, 260) 내부로 각각 상기 제1 칩(220)과 제2 칩(230)을 감싸는 형태로 상기 기판(210)위에 부착되어 있다.
상기 제1 내지 제3 칩(220, 230, 240)은 에지 패드형으로서 가장자리 네 변 부분 모두에 칩 패드(221, 231, 241)가 형성되어 있다. 이때, 상기 제1 내지 제3 칩(220, 230, 240)에 형성된 패드의 형태는 센터 패드형이나, 가장자리 두 변 부분 모두에 칩 패드가 형성된 에지 패드형 등이 채택될 수도 있다.
또한, 상기 제1 내지 제3 칩(220, 230, 240)은 각각의 칩 패드(221, 231, 241)가 형성된 활성면이 동일한 방향으로 향해 있으며, 그 반대면인 비활성면은 부착에 이용되고 있다. 상기 제1 내지 제3 칩(220, 230, 240)은 도전성 접착제 또는 절연성 접착제(270)에 의해 부착이 이루어진다.
상기 제1 칩(220)의 칩 패드(221)와 제1 기판 본딩 패드(211)는 제1 본딩 와이어(222)에 의해 전기적으로 연결되며, 상기 제2 칩(230)의 칩 패드(231)와 제2 기판 본딩 패드(212)는 제2 본딩 와이어(232)에 의해 전기적으로 연결된다. 또한, 상기 제3 칩(240)의 칩 패드(241)와 제3 기판 본딩 패드(213)는 제3 본딩 와이어(242)에 의해 전기적으로 연결된다.
구체적으로, 상기 제1 및 제2 캐버티(250, 260)는 상기 제3 칩(240)의 비활성면 상에 선택적 식각 공정에 의해 형성된 것이며, 상기 제1 및 제2 캐버티(250, 260)의 높이는 각각 상기 제1 및 제2 칩(220, 230)과 제1 및 제2 본딩 와이어(222, 232)의 루프(loop) 높이를 확보할 수 있을 만큼 충분한 높이로 형성되어 있다.
상기 제1 캐버티(250) 내부의 제1 칩(220)과 제1 본딩 와이어(222) 및 그 접합 부분들은 제1 절연층(251)에 의해 봉지되어 있다. 또한, 상기 제2 캐버티(260) 내부의 제2 칩(230)과 제2 본딩 와이어(232) 및 그 접합 부분들은 제2 절연층(261)에 의해 봉지되어 있다.
이때, 상기 제1 내지 제3 칩(220, 230, 240)을 기판(210)에 부착하기 위해 사용되는 접착제(270)가 절연성 접착제일 경우는 상기 절연층(251, 261)을 구비하지 않을 수 있으며, 도전성 접착제일 경우는 절연 특성을 고려하여 상기 절연층(251, 261)을 구비하는 것이 바람직하다. 즉, 절연성 접착제를 사용할 경우 상기 캐버티(250, 260) 내부를 봉지하지 않아도 제3 칩(240)에 의해 상기 제1 및 제2 칩(220, 230)이 각각 쉴드(shield) 되므로 절연층(251, 261)을 구비하지 않고 빈 공간으로 남겨둘 수 있다.
상기 제3 칩(240)과 제3 본딩 와이어(242) 및 그 접합 부분들은 패키지 몸체(280)에 의해 봉지되어 있다. 상기 기판(210)의 터미널(215)에는 외부접속단자의 역할을 수행하는 솔더볼(290)이 부착되며, 상기 솔더볼(290)은 기판상에 형성된 회로배선(미도시)을 통하여 기판 본딩 패드(211, 212, 213)와 연결됨으로써, 상기 제1 내지 제3 칩(220, 230, 240)에 전기적으로 연결된다.
한편, 상기 캐버티(250, 260) 내부에 놓이는 소형의 제1 및 제2 칩(220, 230)은 RF칩이고, 캐버티(250, 260)를 구비하는 대형의 제3 칩(240)은 메모리 또는 로직회로용 칩인 것이 바람직하다. 일반적으로 RF칩은 메모리 또는 로직회로용 칩보다 작은 크기를 갖는다.
본 발명의 제2 실시예에 따르면, 대형의 상부칩 하부에 두 개의 소형칩이 실장된 멀티칩을 예로 들어 설명하였으나, 대형의 상부칩 비활성면상에 복수개의 캐버티를 구비하고, 이에 대응하여 복수의 소형칩이 실장된 멀티칩이 구성될 수 있다.
본 발명의 제2 실시예에 따른 멀티칩 패키지에 따르면, 작은 하부칩 위에 큰 상부칩을 적층할 때에, 상부칩이 행오버(hang over) 되는 것을 방지할 수 있으며, 별도의 스페이서를 사용하지 않아도 하부칩의 와이어 본딩 공간을 확보할 수 있다. 또한, 상부칩에 의해 발생되는 노이즈로부터 하부칩을 격리시킬 수 있다. 또, 상부칩 아래에 다수의 하부칩이 놓이는 경우, 다수의 하부칩간의 크로스토크(cross-talk)와 같은 간섭 현상을 방지할 수 있다.
본 발명의 제2 실시예에 따른 멀티칩 패키지의 제조 방법은 제1 및 제2 하부 칩(220, 230)이 놓여진 제3 칩(240) 내에 제1 및 제2 캐버티(250, 260)를 형성한다는 점을 제외하고는 제1 실시예의 제조 방법과 실질적으로 동일하므로 그 설명을 생략한다.
다음은, 도 8, 도 9a 및 도 9b를 참조하여 본 발명의 제3 실시예에 따른 멀티칩 패키지를 설명한다.
도 8은 본 발명의 제3 실시예에 따른 멀티칩 패키지를 나타내는 평면도이고, 도 9a는 도 8의 X-X'선을 따라 잘라 도시한 단면도이고, 도 9b는 도 8의 Y-Y'선을 따라 잘라 도시한 단면도이다.
도 8, 도 9a 및 도 9b에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 멀티칩 패키지는 상면에 복수의 기판 본딩 패드(311, 312)들이 형성되고, 하면에는 복수의 터미널(315)들이 형성된 기판(310) 위에 장방형의 제1 칩(320)이 부착되어 있다. 상기 기판(310)은 본 발명의 제1 실시예와 동일한 기판이 사용될 수 있다.
여기서, 상기 기판 본딩 패드(311, 312)는 제1 칩(320)과 연결되는 제1 기판 본딩 패드(311)와, 제2 칩(330)과 연결되는 제2 기판 본딩 패드(312)를 포함한다.
상기 장방형의 제1 칩(320) 상부에는 홈(340)을 구비하는 장방형의 제2 칩(330)이 상기 홈(340) 내부로 상기 제1 칩(320)을 감싸도록 하며, 상기 제1 칩(320)과 수직 방향으로 적층되어 상기 기판(310)위에 부착되어 있다.
한편, 본 발명의 제3 실시예에서는, 제1 칩(320)이 놓여질 3차원 공간으로 홈(340)을 구비한다. 상기 홈(340)은 본 발명의 제1 및 제2 실시예와는 달리 제2 칩(330)의 일방향을 관통하고 있다.
상기 제1 칩(320) 및 제2 칩(330)은 에지 패드형으로서 상기 제1 칩(320)은 가장자리 네 변 부분 모두에 칩 패드(321)가 형성되어 있으며, 상기 제2 칩(330)은 홈(340)이 위치하는 부분을 제외한 가장자리 네 변 부분에 칩 패드(331)가 형성되어 있다. 이때, 상기 제1 및 제2 칩(320, 330)에 형성된 패드의 형태는 센터 패드형이나, 가장자리 두 변 부분 모두에 칩 패드가 형성된 에지 패드형 등이 채택될 수도 있다.
또한, 상기 제1 칩(320) 및 제2 칩(330)은 각각의 칩 패드(321, 331)가 형성된 활성면이 동일한 방향으로 향해 있으며, 그 반대면인 비활성면은 부착에 이용되고 있다. 상기 제1 칩(320) 및 제2 칩(330)은 도전성 접착제 또는 절연성 접착제(350)에 의해 부착이 이루어진다.
상기 제1 칩(320)의 칩 패드(321)와 제1 기판 본딩 패드(311)는 제1 본딩 와이어(322)에 의해 전기적으로 연결되며, 상기 제2 칩(330)의 칩 패드(331)와 제2 기판 본딩 패드(312)는 제2 본딩 와이어(332)에 의해 전기적으로 연결된다.
구체적으로, 상기 홈(340)는 상기 제2 칩(330)의 비활성면 상에 선택적 식각 공정에 의해 형성된 것이며, 상기 홈(340)이 파인 높이는 상기 제1 칩(320)과 제1 본딩 와이어(322)의 루프(loop) 높이를 확보할 수 있을 만큼 충분한 높이로 형성되어 있다.
상기 제1 및 제2 칩(320, 330)과 그의 본딩 와이어들(322, 332) 및 그 접합 부분들은 패키지 몸체(360)에 의해 봉지되어 있다. 상기 기판(310)의 터미널(315)에는 외부접속단자의 역할을 수행하는 솔더볼(370)이 부착되며, 상기 솔더볼(370) 은 기판상에 형성된 회로배선(미도시)을 통하여 기판 본딩 패드(311, 312)와 연결됨으로써, 상기 제1 칩(320)과 제2 칩(330)에 전기적으로 연결된다.
그러면, 본 발명의 제3 실시예에 따른 멀티칩 패키지의 제조 방법에 대하여 도 10a 내지 도 12b 및 앞서의 도 8, 도 9a, 도 9b를 함께 참조하여 설명한다.
먼저, 활성면(a)에 복수의 칩 패드(321, 331)를 구비하는 장방형의 제1 칩(320)과 제2 칩(330)을 마련한다.
상기 제2 칩(330)은, 도 10a 내지 도 10b에 도시된 바와 같이, tl 두께로 형성하고, 그 비활성면(b)에 마스크를 이용한 선택적 식각 공정(selective etching)을 통하여 홈(340)을 t2 높이로 형성한다. 이때, 상기 홈(340)은 상기 제1 칩(320)과 제1 본딩 와이어(321)를 충분히 감쌀 수 있는 공간이 되도록 한다.
다음, 도 11a 내지 도 11b에 도시된 바와 같이, 상기 기판(310) 위에 도전성 접착제 또는 에폭시(epoxy)와 같은 절연성 접착제(350)를 이용하여 제1 칩(320)의 비활성면을 부착시킨다. 이때, 상기 장방형의 제1 칩(320)은 기판(310) 위의 홈이 형성될 영역을 따라 긴방향이 오도록 부착시킨다.
다음, 상기 제1 칩(320)의 활성면상에 형성된 칩 패드(321)와 그에 대응하는 기판(310)의 상기 제1 기판 본딩 패드(311)가 전기적으로 연결되도록 금선(Au wire)과 같은 도전성 물질로 이루어진 제1 본딩 와이어(322)를 이용하여 1차 와이어 본딩을 수행한다.
다음, 도 12a 내지 도 12b에 도시된 바와 같이, 상기 제1 칩(320)과 제1 본딩 와이어(321)를 감싸도록 상기 홈(340)이 형성된 제2 칩(330)의 비활성면을 도전 성 접착제 또는 에폭시(epoxy)와 같은 절연성 접착제(350)를 이용하여 상기 기판(310)위에 부착한다.
이어, 상기 제2 칩(330)의 활성면상에 형성된 칩 패드(331)와 그에 대응하는 기판(310)의 상기 제2 기판 본딩 패드(312)가 전기적으로 연결되도록 금선(Au wire)과 같은 도전성 물질로 이루어진 제2 본딩 와이어(332)를 이용하여 2차 와이어 본딩을 수행한다.
다음, 앞서의 도 8, 도 9a 및 도 9b에 도시된 바와 같이, 상기 제1 및 제2 칩(320, 330)과 그의 본딩 와이어들(322, 332) 및 그 접합 부분들이 봉지되도록 하는 에폭시 수지로 이루어진 패키지 몸체(360)를 몰딩하는 방식으로 형성한다.
다음, 상기 몰딩이 완료되면, 상기 터미널(315)에 외부접속단자의 역할을 수행하는 솔더볼(370)을 부착시킨다.
한편, 본 발명의 제3 실시예에서, 칩 패드와 기판 본딩 패드의 전기적인 접속 방법으로 와이어 본딩(wire bonding)을 예로 들어 설명하였으나, 변형 실시예로서, 반도체칩 하부면에 칩 패드가 형성되고 상기 칩 패드와 기판 본딩 패드가 범프를 통해 전기적인 접속이 이루어지는 플립칩 본딩(flip chip bonding)이 이루어질 수도 있다.
또한, 플립칩 본딩과 와이어 본딩이 모두 사용된 이종 본딩 방법(heterogeneous bonding method)이 적용될 수도 있다.
따라서, 본 발명의 제3 실시예에는 상술한 본 발명의 제1 실시예와 유사한 효과를 갖는다.
다음은, 도 13, 도 14a 및 도 14b를 참조하여 본 발명의 제4 실시예에 따른 멀티칩 패키지를 설명한다.
도 13은 본 발명의 제4 실시예에 따른 멀티칩 패키지를 나타내는 평면도이고, 도 14a는 도 13의 X-X'선을 따라 잘라 도시한 단면도이고, 도 14b는 도 13의 Y-Y'선을 따라 잘라 도시한 단면도이다.
도 13, 도 14a 및 도 14b에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 멀티칩 패키지는 상면에 복수의 기판 본딩 패드(411, 412, 413)들이 형성되고, 하면에는 복수의 터미널(415)들이 형성된 기판(410) 위에 장방형의 제1 및 제2 칩(420, 430)이 나란히 부착되어 있다. 상기 기판(410)은 본 발명의 제1 실시예와 동일한 기판이 사용될 수 있다.
여기서, 상기 기판 본딩 패드(411, 412, 413)는 제1 칩(420)과 연결되는 제1 기판 본딩 패드(411)와, 제2 칩(430)과 연결되는 제2 기판 본딩 패드(412)와, 제3 칩(440)과 연결되는 제3 기판 본딩 패드(413)를 포함한다.
상기 장방형의 제1 및 제2 칩(420, 430) 상부에는 제1 및 제2 홈(450, 460)을 구비하는 장방형의 제3 칩(440)이 상기 제1 및 제2 홈(450, 460) 내부로 각각 상기 제1 및 제2 칩(420, 430)을 감싸도록 하며, 상기 제1 및 제2 칩(420, 430)과 수직 방향으로 적층되어 상기 기판(410)위에 부착되어 있다.
상기 제1 내지 제3 칩(420, 430, 440)은 에지 패드형으로서 상기 제1 및 제2 칩(420, 430)은 가장자리 네 변 부분 모두에 칩 패드(421, 431)가 형성되어 있으며, 상기 제3 칩(440)은 제1 및 제2 홈(450, 460)이 위치하는 부분을 제외한 가장 자리 네 변 부분에 칩 패드(441)가 형성되어 있다. 이때, 상기 제1 내지 제3 칩(420, 430, 440)에 형성된 패드의 형태는 센터 패드형이나, 가장자리 두 변 부분 모두에 칩 패드가 형성된 에지 패드형 등이 채택될 수도 있다.
또한, 상기 제1 내지 제3 칩(420, 430, 440)은 각각의 칩 패드(421, 431, 441)가 형성된 활성면이 동일한 방향으로 향해 있으며, 그 반대면인 비활성면은 부착에 이용되고 있다. 상기 제1 내지 제3 칩(420, 430, 440)은 도전성 접착제 또는 절연성 접착제에 의해 부착이 이루어진다.
상기 제1 칩(420)의 칩 패드(421)와 제1 기판 본딩 패드(411)는 제1 본딩 와이어(422)에 의해 전기적으로 연결되며, 상기 제2 칩(430)의 칩 패드(431)와 제2 기판 본딩 패드(412)는 제2 본딩 와이어(432)에 의해 전기적으로 연결된다. 또한, 상기 제3 칩(440)의 칩 패드(441)와 제3 기판 본딩 패드(413)는 제3 본딩 와이어(442)에 의해 전기적으로 연결된다.
구체적으로, 상기 제1 및 제2 홈(450, 460)는 상기 제3 칩(440)의 비활성면 상에 선택적 식각 공정에 의해 형성된 것이며, 상기 제1 및 제2 홈(450, 460)이 파인 높이는 각각 상기 제1 및 제2 칩(420, 430)과 제1 및 제2 본딩 와이어(421, 431)의 루프(loop) 높이를 확보할 수 있을만큼 충분한 높이로 형성되어 있다.
상기 제1 내지 제3 칩(420, 430, 440)과 그의 본딩 와이어들(422, 432, 442) 및 그 접합 부분들은 패키지 몸체(480)에 의해 봉지되어 있다. 상기 기판(410)의 터미널(415)에는 외부접속단자의 역할을 수행하는 솔더볼(490)이 부착되며, 상기 솔더볼(490)은 기판상에 형성된 회로배선(미도시)을 통하여 기판 본딩 패드(411, 412, 413)와 연결됨으로써, 상기 제1 칩(420)과 제2 칩(430)과 제3 칩(440)에 전기적으로 연결된다.
본 발명의 제4 실시예에 따른 멀티칩 패키지의 제조 방법은 상술한 본 발명의 제3 실시예에 따른 멀티칩 패키지의 제조 방법과 유사한 방식으로 진행될 수 있다.
따라서, 본 발명의 제4 실시예에 따른 멀티칩 패키지는 상술한 본 발명의 제2 실시예와 유사한 효과를 갖는다.
한편, 본 발명의 제1 내지 제4 실시예에 따른 멀티칩 패키지의 제조 방법은 하나의 패키지만을 도시하였으나 일반적으로는 다수의 패키지를 일괄 처리하여 제조하고, 마지막 공정에서 분리하는 과정을 통해 이루어지는 것이 바람직하다.
또한, 제1 내지 제4 실시예의 다양한 조합을 통해 하나 이상의 캐버티와 하나 이상의 홈을 동시에 가지는 멀티칩 패키지가 가능함은 물론이다.
다음은, 도 15 및 도 16을 참조하여 본 발명의 제5 실시예에 따른 멀티칩 패키지를 설명한다.
도 15는 본 발명의 제5 실시예에 따른 멀티칩 패키지를 나타내는 평면도이고, 도 16은 도 15의 X-X'선을 따라 잘라 도시한 단면도이다.
도 15 및 도 16에 도시된 바와 같이, 본 발명의 제5 실시예에 따른 멀티칩 패키지는 상면에 복수의 기판 본딩 패드(511, 512, 513)들이 형성되고, 하면에는 복수의 터미널(515)들이 형성된 기판(510) 위에 소형의 제1 칩(520) 및 장방형의 제2 칩(530)이 각각 부착되어 있다. 상기 기판(510)은 본 발명의 제1 실시예와 동 일한 기판이 사용될 수 있다.
여기서, 상기 기판 본딩 패드(511, 512, 513)는 소형의 제1 칩(520)과 연결되는 제1 기판 본딩 패드(511)와, 장방형의 제2 칩(530)과 연결되는 제2 기판 본딩 패드(512)와, 제3 칩(540)과 연결되는 제3 기판 본딩 패드(513)를 포함한다.
상기 소형의 제1 칩(520)과 장방형의 제2 칩(530) 상부에는 캐버티(cavity)(550)와 홈(560)을 구비하는 대형의 제3 칩(540)이 적층되어 있다.
구체적으로, 상기 대형의 제3 칩(540)은 상기 캐버티(550) 내부로 상기 소형의 제1 칩(520)을 감싸고, 상기 홈(560) 내부로 상기 장방형의 제2 칩(530)을 감싸는 형태로 상기 기판(510)위에 부착되어 있다.
상기 제1 내지 제3 칩(520, 530, 540)은 에지 패드형으로서 가장자리 네 변 부분 모두에 칩 패드(521, 531, 541)가 형성되어 있다. 이때, 상기 제1 내지 제3 칩(520, 530, 540)에 형성된 패드의 형태는 센터 패드형이나, 가장자리 두 변 부분 모두에 칩 패드가 형성된 에지 패드형 등이 채택될 수도 있다.
또한, 상기 제1 내지 제3 칩(520, 530, 540)은 각각의 칩 패드(521, 531, 541)가 형성된 활성면이 동일한 방향으로 향해 있으며, 그 반대면인 비활성면은 부착에 이용되고 있다. 상기 제1 내지 제3 칩(520, 530, 540)은 도전성 접착제 또는 절연성 접착제(570)에 의해 부착이 이루어진다.
상기 제1 칩(520)의 칩 패드(521)와 제1 기판 본딩 패드(511)는 제1 본딩 와이어(522)에 의해 전기적으로 연결되며, 상기 제2 칩(530)의 칩 패드(531)와 제2 기판 본딩 패드(512)는 제2 본딩 와이어(532)에 의해 전기적으로 연결된다. 또한, 상기 제3 칩(540)의 칩 패드(541)와 제3 기판 본딩 패드(513)는 제3 본딩 와이어(542)에 의해 전기적으로 연결된다.
구체적으로, 상기 캐버티(550)와 상기 홈(560)은 상기 제3 칩(540)의 비활성면 상에 선택적 식각 공정에 의해 형성된 것으로, 상기 제3 칩(540) 내부로 3차원 공간을 구성하는 형태이며, 상기 캐버티(550) 및 홈(560)의 높이는 각각 상기 소형의 제1 칩(520) 및 장방형의 제2 칩(530)과 제1 및 제2 본딩 와이어(522, 532)의 루프(loop) 높이를 확보할 수 있을만큼 충분한 높이로 형성되어 있다.
상기 캐버티(550) 내부의 제1 칩(520)과 제1 본딩 와이어(522) 및 그 접합 부분들은 절연층(551)에 의해 봉지되어 있다
이때, 상기 제1 및 제3 칩(520, 540)을 기판(510)에 부착하기 위해 사용되는 접착제(570)가 절연성 접착제일 경우는 상기 절연층(551)을 구비하지 않을 수 있으며, 도전성 접착제일 경우는 절연 특성을 고려하여 상기 절연층(551)을 구비하는 것이 바람직하다. 즉, 절연성 접착제를 사용할 경우 상기 캐버티(550) 내부를 봉지하지 않아도 제3 칩(540)에 의해 상기 제1 칩(520)이 쉴드(shield) 되므로 절연층(551)을 구비하지 않고 빈 공간으로 남겨둘 수 있다.
상기 제2 및 제3 칩(530, 540)과 그의 본딩 와이어들(532, 542) 및 그 접합 부분들은 패키지 몸체(580)에 의해 봉지되어 있다. 상기 기판(510)의 터미널(515)에는 외부접속단자의 역할을 수행하는 솔더볼(590)이 부착되며, 상기 솔더볼(590)은 기판상에 형성된 회로배선(미도시)을 통하여 기판 본딩 패드(511, 512, 513)와 연결됨으로써, 상기 제1 내지 제3 칩(520, 530, 540)에 전기적으로 연결된다.
한편, 본 발명의 제5 실시예에 따르면, 대형의 상부칩 하부에 소형의 칩과 장방형의 칩이 각각 하나씩 실장된 멀티칩을 예로 들어 설명하였으나, 대형의 상부칩 비활성면상에 복수개의 캐버티 및 복수개의 홈을 구비하고, 이에 대응하여 복수의 소형칩 및 복수의 장방형칩이 실장된 멀티칩이 구성될 수 있다.
따라서, 본 발명의 제5 실시예에 따른 멀티칩 패키지는 상술한 본 발명의 제2 실시예와 유사한 효과를 갖는다.
다음은, 도 17을 참조하여 본 발명의 제6 실시예에 따른 멀티칩 패키지를 설명한다.
도 17은 본 발명의 제6 실시예에 따른 멀티칩 패키지를 도시한 단면도이다.
도 17에 도시된 바와 같이, 본 발명의 제6 실시예에 따른 멀티칩 패키지는 상면에 복수의 기판 본딩 패드(611, 612)들이 형성되고, 하면에는 복수의 터미널(615)들이 형성된 기판(610) 위에 소형의 제1 칩(620)과 제1 및 제2 수동형 소자(631, 632)가 부착되어 있다. 상기 기판(610)은 본 발명의 제1 실시예와 동일한 기판이 사용될 수 있다.
여기서, 상기 기판 본딩 패드(611, 612)는 소형의 제1 칩(620)과 연결되는 제1 기판 본딩 패드(611)와, 제2 칩(640)과 연결되는 제2 기판 본딩 패드(612) 를 포함한다. 또한, 상기 제1 및 제2 수동형 소자(631, 632)는 용량성, 유도성 및/또는 저항성 소자일 수 있다.
상기 소형의 제1 칩(620)과 상기 제1 및 제2 수동형 소자(631, 632)의 상부에는 캐버티(650)를 구비하는 대형의 제2 칩(640)이 상기 캐버티(650) 내부로 상기 제1 칩(620)과 상기 제1 및 제2 수동형 소자(631, 632)를 감싸는 형태로 상기 기판(610)위에 부착되어 있다.
구체적으로, 상기 캐버티(650)는 상기 대형의 제2 칩(640) 하면에 리세스되어 형성된 3차원 공간의 형태이다. 이때, 상기 3차원 공간은 상술한 홈의 형태일 수도 있다.
상기 제1 및 제2 칩(620, 640)은 에지 패드형으로서 가장자리 네 변 부분 모두에 칩 패드(621, 641)가 형성되어 있다. 이때, 상기 제1 및 제2 칩(620, 640)에 형성된 패드의 형태는 센터 패드형이나, 가장자리 두 변 부분 모두에 칩 패드가 형성된 에지 패드형 등이 채택될 수도 있다.
또한, 상기 제1 및 제2 칩(620, 640)은 각각의 칩 패드(621, 641)가 형성된 활성면이 동일한 방향으로 향해 있으며, 그 반대면인 비활성면은 부착에 이용되고 있다. 상기 제1 및 제2 칩(620, 640)은 도전성 접착제 또는 절연성 접착제(670)에 의해 부착이 이루어진다. 또한, 상기 제1 및 제2 수동형 소자(631, 632)는 도전성 접착제에 의해 부착이 이루어지는 것이 바람직하다.
상기 제1 칩(620)의 칩 패드(621)와 제1 기판 본딩 패드(611)는 제1 본딩 와이어(622)에 의해 전기적으로 연결되며, 상기 제2 칩(640)의 칩 패드(641)와 제2 기판 본딩 패드(612)는 제2 본딩 와이어(642)에 의해 전기적으로 연결된다.
한편, 상기 캐버티(650)의 높이는 상기 소형의 제1 칩(620)과 상기 제1 및 제2 수동형 소자(631, 632)와, 상기 제1 본딩 와이어(622)의 루프(loop) 높이를 확보할 수 있을만큼 충분한 높이로 형성되어 있다.
상기 캐버티(650) 내부의 제1 칩(620)과 제1 및 제2 수동형 소자(631, 632)와, 제1 본딩 와이어(622) 및 그 접합 부분들은 절연층(651)에 의해 봉지되어 있다.
상기 제2 칩(640)과 그의 본딩 와이어(642) 및 그 접합 부분들은 패키지 몸체(680)에 의해 봉지되어 있다. 상기 기판(610)의 터미널(615)에는 외부접속단자의 역할을 수행하는 솔더볼(690)이 부착되며, 상기 솔더볼(690)은 기판상에 형성된 회로배선(미도시)을 통하여 기판 본딩 패드(611, 612)와 연결됨으로써, 상기 제1 및 제2 칩(620, 640)에 전기적으로 연결된다.
한편, 본 발명의 제6 실시예에 따르면, 하나의 캐버티를 갖는 멀티칩을 예로 들어 설명하였으나, 대형의 상부칩 비활성면상에 복수개의 캐버티 또는 복수개의 홈 또는 이들의 조합으로 이루어진 멀티칩이 구성될 수 있다.
다음은, 도 18을 참조하여 본 발명의 제7 실시예에 따른 멀티칩 패키지를 설명한다.
도 18은 본 발명의 제7 실시예에 따른 멀티칩 패키지를 도시한 단면도이다.
도 18에 도시된 바와 같이, 본 발명의 제7 실시예에 따른 멀티칩 패키지는 상면에 복수의 기판 본딩 패드(711, 712)들이 형성되고, 하면에 복수의 기판 본딩 패드(713, 714) 및 복수의 터미널(715)들이 형성된 기판(710)의 상부 및 하부에 멀티칩이 적층된 구조를 갖는다.
여기서, 상기 기판(710)은 상부 및 하부에 멀티칩이 적층될 수 있는 인터포저(interposer)의 역할을 수행한다. 또한, 상기 기판(710)은 본 발명의 제1 실시 예와 동일한 기판이 사용될 수 있다.
상기 기판(710)의 상부에는 소형의 제1 칩(720)이 부착되어 있고, 상기 제1 칩(720) 상부에는 캐버티 또는 홈 형태의 3차원 공간(761)을 구비하는 대형의 제2 칩(730)이 상기 3차원 공간(761) 내부로 상기 제1 칩(720)을 감싸는 형태로 상기 기판(710) 위에 부착되어 있다.
같은 방식으로, 상기 기판(710)의 하부에는 상기 기판(710)을 중심으로 상기 제1 칩(720)과 대칭되는 방향으로, 소형의 제3 칩(740)이 부착되어 있고, 캐버티 또는 홈 형태의 3차원 공간(762)을 구비하는 대형의 제4 칩(750)이 상기 3차원 공간(762) 내부로 상기 제3 칩(740)을 감싸는 형태로 상기 기판(710) 하부에 부착되어 있다.
여기서, 상기 3차원 공간(761, 762)은 상기 제2 칩(730) 및 제4 칩(750)의 비활성면 상에 형성되어 있다.
한편, 상기 기판 본딩 패드(711, 712, 713, 714)는 제1 칩(720)과 연결되는 제1 기판 본딩 패드(711)와, 제2 칩(730)과 연결되는 제2 기판 본딩 패드(712)와, 제3 칩(740)과 연결되는 제3 기판 본딩 패드(713)와, 제4 칩(750)과 연결되는 제4 기판 본딩 패드(714)를 포함한다.
상기 제1 내지 제4 칩(720, 730, 740, 750)은 에지 패드형으로서 가장자리 네 변 부분 모두에 칩 패드(721, 731, 741, 751)가 형성되어 있다. 이때, 상기 제1 내지 제4 칩(720, 730, 740, 750)에 형성된 패드의 형태는 센터 패드형이나, 가장자리 두 변 부분 모두에 칩 패드가 형성된 에지 패드형 등이 채택될 수도 있다.
상기 제1 칩(720)의 칩 패드(721)와 제1 기판 본딩 패드(711)는 제1 본딩 와이어(722)에 의해 전기적으로 연결되며, 상기 제2 칩(730)의 칩 패드(731)와 제2 기판 본딩 패드(712)는 제2 본딩 와이어(732)에 의해 전기적으로 연결된다. 또한, 상기 제3 칩(740)의 칩 패드(741)와 제3 기판 본딩 패드(713)는 제3 본딩 와이어(742)에 의해 전기적으로 연결되며, 상기 제4 칩(750)의 칩 패드(751)와 제4 기판 본딩 패드(714)는 제4 본딩 와이어(752)에 의해 전기적으로 연결된다.
상기 제2 및 제4 칩(730, 750)과 그의 본딩 와이어들(732, 752) 및 그 접합 부분들은 패키지 몸체(781, 782)에 의해 봉지되어 있다.
상기 기판(710)의 터미널(715)에는 외부접속단자의 역할을 수행하는 솔더볼(790)이 부착되며, 상기 솔더볼(790)은 기판상에 형성된 회로배선(미도시)을 통하여 기판 본딩 패드(711, 712, 713, 714)와 연결됨으로써, 상기 제1 내지 제4 칩(720, 730, 740, 750)에 전기적으로 연결된다.
한편, 본 발명의 제7 실시예에 따르면, 기판을 중심으로 상하부 하나씩의 3차원 공간을 갖는 멀티칩을 예로 들어 설명하였으나, 기판을 중심으로 상하부에 복수개의 캐버티 또는 복수개의 홈 또는 이들의 조합으로 이루어진 멀티칩이 구성될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
상술한 바와 같이 본 발명에 따르면, 상부칩이 하부칩에 비해 매우 큰 경우에도 행오버를 발생시키지 않고 적층할 수 있다.
또한, 상하부칩을 적층할 때에, 상부칩에 선택적 식각 공정을 통하여 캐버티나 홈을 형성하여 별도의 스페이서 없이 적층할 수 있다.
또한, 형성된 상기 캐버티나 홈에 의해 하부칩을 상부칩에서 발생되는 노이즈로부터 격리시킬 수 있으며, 다수의 하부칩이 놓이는 경우, 다수의 하부칩간의 간섭을 막을 수 있다.

Claims (25)

  1. 상면에 복수의 기판 본딩 패드들이 형성되어 있는 기판;
    상기 기판위에 실장된 하나 이상의 제1 반도체칩; 및
    하면에 상기 제1 반도체칩이 놓여지는 하나 이상의 3차원 공간을 구비하고, 상기 3차원 공간에 의해 상기 제1 반도체칩을 감싸는 형태로 상기 기판위에 실장된 제2 반도체칩을 포함하는 멀티칩 패키지.
  2. 제1항에서,
    상기 3차원 공간은 캐버티, 상기 하면을 관통하는 홈 또는 이들의 조합인 것을 특징으로 하는 멀티칩 패키지.
  3. 제2항에서,
    상기 제1 및 제2 반도체칩은 상기 기판 본딩 패드에 각각 와이어 본딩, 플립칩 본딩 또는 이들의 조합에 의해 본딩되는 것을 특징으로 하는 멀티칩 패키지.
  4. 제1항 내지 제3항 중 어느 한 항에서,
    상기 제1 반도체칩은 상기 기판에 도전성 접착제에 의해 부착되고,
    상기 3차원 공간 내부의 제1 반도체칩과 그 실장 수단들 및 그 부착 부분들이 봉지된 것을 특징으로 하는 멀티칩 패키지.
  5. 제1항 내지 제3항 중 어느 한 항에서,
    상기 제1 반도체칩은 상기 기판에 절연성 접착제에 의해 부착되고,
    상기 3차원 공간 내부의 제1 반도체칩과 그 실장 수단들 및 그 부착 부분들이 봉지되거나 노출되는 것을 특징으로 하는 멀티칩 패키지.
  6. 제1항 내지 제3항 중 어느 한 항에서,
    상기 제2 반도체칩과 그 실장 수단들 및 부착 부분들이 봉지된 것을 특징으로 하는 멀티칩 패키지.
  7. 제1항 내지 제3항 중 어느 한 항에서,
    상기 기판은 몰딩된 리드 프레임, 인쇄 회로 기판, DBC, 플렉서블 필름, 또는 인터포저인 것을 특징으로 하는 멀티칩 패키지.
  8. 제1항 내지 제3항 중 어느 한 항에서,
    상기 제1 반도체칩은 RF칩이고, 상기 제2 반도체칩은 메모리 또는 로직회로용 칩인 것을 특징으로 하는 멀티칩 패키지.
  9. 상면에 복수의 기판 본딩 패드들이 형성되어 있는 기판;
    상기 기판위에 실장된 하나 이상의 제1 반도체칩;
    상기 기판위에 실장된 하나 이상의 수동형 소자; 및
    하면에 상기 제1 반도체칩 및 상기 수동형 소자가 놓여지는 하나 이상의 3차원 공간을 구비하고, 상기 3차원 공간에 의해 상기 제1 반도체칩 및 상기 수동형 소자를 감싸는 형태로 상기 기판위에 실장된 제2 반도체칩을 포함하는 멀티칩 패키지.
  10. 제9항에서,
    상기 3차원 공간은 캐버티, 상기 하면을 관통하는 홈 또는 이들의 조합인 것을 특징으로 하는 멀티칩 패키지.
  11. 제10항에서,
    상기 제1 및 제2 반도체칩은 상기 기판 본딩 패드에 각각 와이어 본딩, 플립칩 본딩 또는 이들의 조합에 의해 본딩되는 것을 특징으로 하는 멀티칩 패키지.
  12. 제9항 내지 제11항 중 어느 한 항에서,
    상기 수동형 소자는 상기 기판에 도전성 접착제에 의해 부착되고, 상기 제1 반도체칩은 상기 기판에 절연성 접착제에 의해 부착되는 것을 특징으로 하는 멀티칩 패키지.
  13. 제9항 내지 제11항 중 어느 한 항에서,
    상기 제2 반도체칩과 그 실장 수단들 및 부착 부분들이 봉지된 것을 특징으로 하는 멀티칩 패키지.
  14. 제9항 내지 제11항 중 어느 한 항에서,
    상기 기판은 몰딩된 리드 프레임, 인쇄 회로 기판, DBC, 플렉서블 필름, 또는 인터포저인 것을 특징으로 하는 멀티칩 패키지.
  15. 제9항 내지 제11항 중 어느 한 항에서,
    상기 제1 반도체칩은 RF칩이고, 상기 제2 반도체칩은 메모리 또는 로직회로용 칩인 것을 특징으로 하는 멀티칩 패키지.
  16. 상면 및 하면에 복수의 기판 본딩 패드들이 형성되어 있는 기판;
    상기 기판 상부에 실장된 하나 이상의 제1 반도체칩;
    상기 기판 하부에 실장된 하나 이상의 제2 반도체칩;
    비활성면 상에 형성된 하나 이상의 3차원 공간을 구비하여, 상기 3차원 공간에 의해 상기 제1 반도체칩을 감싸는 형태로 상기 기판 상부에 실장된 제3 반도체칩; 및
    비활성면 상에 형성된 하나 이상의 3차원 공간을 구비하여, 상기 3차원 공간에 의해 상기 제2 반도체칩을 감싸는 형태로 상기 기판 하부에 실장된 제4 반도체칩을 포함하는 멀티칩 패키지.
  17. 제16항에서,
    상기 3차원 공간은 캐버티, 상기 하면을 관통하는 홈 또는 이들의 조합인 것을 특징으로 하는 멀티칩 패키지.
  18. 제17항에서,
    상기 제1 내지 제4 반도체칩은 상기 기판 본딩 패드에 각각 와이어 본딩, 플립칩 본딩 또는 이들의 조합에 의해 본딩되는 것을 특징으로 하는 멀티칩 패키지.
  19. 제16항 내지 제18항 중 어느 한 항에서,
    상기 제2 및 제4 반도체칩과 그 실장 수단들 및 부착 부분들이 봉지된 것을 특징으로 하는 멀티칩 패키지.
  20. 제16항 내지 제18항 중 어느 한 항에서,
    상기 기판은 몰딩된 리드 프레임, 인쇄 회로 기판, DBC, 플렉서블 필름, 또는 인터포저인 것을 특징으로 하는 멀티칩 패키지.
  21. 제16항 내지 제18항 중 어느 한 항에서,
    상기 제1 및 제3 반도체칩은 RF칩이고, 상기 제2 및 제4 반도체칩은 메모리 또는 로직회로용 칩인 것을 특징으로 하는 멀티칩 패키지.
  22. 칩 패드가 형성된 활성면과 그 반대면인 비활성면을 가지며,
    상기 활성면 또는 비활성면에 하나 이상의 3차원 공간을 갖는 멀티칩 패키지에 사용되는 반도체칩.
  23. 제22항에서,
    상기 3차원 공간은 캐버티, 홈 또는 이들의 조합의 형태로 형성된 것을 특징으로 하는 멀티칩 패키지에 사용되는 반도체칩.
  24. 제23항에서,
    상기 3차원 공간은 상기 비활성면상에 형성되어 있으며, 상기 칩 패드는 기판 상에 와이어 본딩되는 것을 특징으로 하는 멀티칩 패키지에 사용되는 반도체칩.
  25. 제23항에서,
    상기 3차원 공간은 상기 활성면상에 형성되어 있으며, 상기 칩 패드는 기판상에 플립칩 본딩되는 것을 특징으로 하는 멀티칩 패키지에 사용되는 반도체칩.
KR1020040040420A 2004-01-13 2004-06-03 멀티칩 패키지 및 이에 사용되는 반도체칩 KR100632476B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
TW093139967A TWI278947B (en) 2004-01-13 2004-12-22 A multi-chip package, a semiconductor device used therein and manufacturing method thereof
CNA2005100039727A CN1641873A (zh) 2004-01-13 2005-01-05 多芯片封装、其中使用的半导体器件及其制造方法
NL1027962A NL1027962C2 (nl) 2004-01-13 2005-01-05 Multi-chipverpakking, halfgeleiderinrichting daarin gebruikt en vervaardigingswijze daarvoor.
JP2005001942A JP4808408B2 (ja) 2004-01-13 2005-01-06 マルチチップパッケージ、これに使われる半導体装置及びその製造方法
DE102005002631A DE102005002631B4 (de) 2004-01-13 2005-01-12 Mehrchippackung
US11/033,997 US7327020B2 (en) 2004-01-13 2005-01-13 Multi-chip package including at least one semiconductor device enclosed therein

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020040002369 2004-01-13
KR20040002369 2004-01-13

Publications (2)

Publication Number Publication Date
KR20050074251A KR20050074251A (ko) 2005-07-18
KR100632476B1 true KR100632476B1 (ko) 2006-10-09

Family

ID=37263085

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040040420A KR100632476B1 (ko) 2004-01-13 2004-06-03 멀티칩 패키지 및 이에 사용되는 반도체칩

Country Status (1)

Country Link
KR (1) KR100632476B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160017412A (ko) 2014-08-06 2016-02-16 앰코 테크놀로지 코리아 주식회사 캐버티 기판을 이용한 적층형 반도체 패키지 구조 및 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818101B1 (ko) 2006-11-08 2008-03-31 주식회사 하이닉스반도체 웨이퍼 레벨 칩 사이즈 패키지
KR20100046760A (ko) 2008-10-28 2010-05-07 삼성전자주식회사 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004031754A (ja) 2002-06-27 2004-01-29 Oki Electric Ind Co Ltd 積層マルチチップパッケージ、これを構成するチップの製造方法及びワイヤボンディング方法
JP2004158716A (ja) 2002-11-07 2004-06-03 Sharp Corp 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004031754A (ja) 2002-06-27 2004-01-29 Oki Electric Ind Co Ltd 積層マルチチップパッケージ、これを構成するチップの製造方法及びワイヤボンディング方法
JP2004158716A (ja) 2002-11-07 2004-06-03 Sharp Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160017412A (ko) 2014-08-06 2016-02-16 앰코 테크놀로지 코리아 주식회사 캐버티 기판을 이용한 적층형 반도체 패키지 구조 및 방법

Also Published As

Publication number Publication date
KR20050074251A (ko) 2005-07-18

Similar Documents

Publication Publication Date Title
JP4808408B2 (ja) マルチチップパッケージ、これに使われる半導体装置及びその製造方法
US6300163B1 (en) Stacked leads-over-chip multi-chip module
US6759737B2 (en) Semiconductor package including stacked chips with aligned input/output pads
US5811879A (en) Stacked leads-over-chip multi-chip module
KR101364729B1 (ko) 멀티칩 패키지 시스템
TWI469309B (zh) 積體電路封裝系統
US6861288B2 (en) Stacked semiconductor packages and method for the fabrication thereof
US20030230801A1 (en) Semiconductor device assemblies and packages including multiple semiconductor devices and methods
US20070176269A1 (en) Multi-chips module package and manufacturing method thereof
KR20050009846A (ko) 스택 반도체 칩 비지에이 패키지 및 그 제조방법
KR20070088258A (ko) 다이 위에 적층된 역전된 패키지를 구비한 멀티 칩 패키지모듈
US20050156322A1 (en) Thin semiconductor package including stacked dies
KR100673379B1 (ko) 적층 패키지와 그 제조 방법
KR100632476B1 (ko) 멀티칩 패키지 및 이에 사용되는 반도체칩
KR20110123505A (ko) 반도체 패키지
KR100994209B1 (ko) 반도체 적층 패키지
KR20010062929A (ko) 적층 칩 패키지
JP3418759B2 (ja) 半導体パッケージ
KR100708050B1 (ko) 반도체패키지
KR100325450B1 (ko) 볼그리드어레이패키지
KR20080020372A (ko) 듀얼 다이 패키지
KR100542673B1 (ko) 반도체패키지
KR100216065B1 (ko) 멀티 리드 온 칩 패키지
KR20030002832A (ko) 멀티 칩 패키지
KR20030056400A (ko) 칩크기 패키지 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 13