KR20110123505A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20110123505A
KR20110123505A KR1020100043025A KR20100043025A KR20110123505A KR 20110123505 A KR20110123505 A KR 20110123505A KR 1020100043025 A KR1020100043025 A KR 1020100043025A KR 20100043025 A KR20100043025 A KR 20100043025A KR 20110123505 A KR20110123505 A KR 20110123505A
Authority
KR
South Korea
Prior art keywords
semiconductor
interposer
chip
lead frame
semiconductor chip
Prior art date
Application number
KR1020100043025A
Other languages
English (en)
Inventor
최형주
현문언
김종현
양주헌
이장희
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100043025A priority Critical patent/KR20110123505A/ko
Publication of KR20110123505A publication Critical patent/KR20110123505A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

반도체 패키지가 개시되어 있다. 반도체 패키지는 제1 리드 및 제2 리드를 갖는 리드 프레임; 상기 리드 프레임 상에 배치되며, 몸체 및 상기 몸체 상에 배치된 회로패턴을 갖는 인터포저; 상기 인터포저 상에 적어도 하나 이상이 스택되며, 각각 상면에 제1 본딩패드들을 갖는 제1 반도체 칩들; 상기 스택된 제1 반도체 칩들 중 최상부의 제1 반도체 칩 상에 부착된 제2 반도체 칩; 및 상기 제1 및 제2 반도체 칩들과 상기 리드 프레임 및 인터포저를 전기적으로 각각 연결하는 전도성 와이어;를 포함하는 것을 특징으로 한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 이중층 구조를 갖는 반도체 패키지에 관한 것이다.
최근 들어, 반도체 소자 제조 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지들이 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근, 이러한 반도체 패키지는 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package), 복수개의 반도체 칩들을 스택한 적층형의 반도체 패키지(stacked semiconductor package), 및 복수개의 이종 칩들을 탑재한 멀티-칩 패키지(multi-chip package) 등 다양한 형태로 개발되고 있다.
이러한 반도체 패키지들을 패키징하는 공정은 기판이나 리드 프레임 상에 수직적으로 적층된 반도체 칩들을 금속 와이어로 연결하는 와이어 본딩 공정, 금속 와이어 및 반도체 칩들을 포함한 기판이나 리드 프레임을 밀봉하는 몰딩 공정, 및 기판이나 리드 프레임에 솔더볼을 부착하는 마운팅 공정 등을 포함할 수 있다.
상기 리드 프레임은 반도체 패키지를 제조하기 위하여 반도체 칩이 부착되는 실장 매체로써 기판보다 가격 경쟁력이 우수한 장점이 있다. 최근에는 복수개의 반도체 칩들을 계단형으로 스택하기 위해 리드 프레임의 제1 및 제2 리드들의 길이를 상이하게 제작하고 있다.
이러한 리드 프레임은 칩 부착영역을 가지며, 일측 단부로부터 칩 부착영역을 가로지르는 제1 리드, 및 상기 일측 단부에 대향하는 타측 단부에 배치되며, 상기 제1 리드와 인접한 위치에서 분리되도록 배치된 제2 리드를 갖는다.
이러한 제1 리드들은 그 하면에 부착되어 제1 리드들을 고정하는 리드 고정용 테이프(Lead lock tape)에 의해 고정된다. 이러한 리드 고정용 테이프는 일 방향으로만 전기적인 연결을 이루는 일 방향 패드 타입의 반도체 패키지(One side chip packaging)에서 필수적으로 이용되고 있다.
그러나, 일 방향 패드의 반도체 패키지에서는 메모리 칩과 컨트롤 칩을 수직적으로 탑재할 수 있는 공간상의 제약으로 멀티-칩 패키지를 구현하는 데 어려움이 따른다.
본 발명은 리드 프레임을 이용하면서 이중의 회로층 구조를 갖는 멀티-칩 패키지를 제공한다.
본 발명의 실시예에 따른 반도체 패키지는 제1 리드들 및 제2 리드들을 갖는 리드 프레임; 상기 리드 프레임 상에 배치되며, 몸체 및 상기 몸체 상에 배치된 회로패턴을 갖는 인터포저; 상기 인터포저 상에 적어도 하나 이상이 스택되며, 각각의 상면에 제1 본딩패드들을 갖는 제1 반도체 칩들; 상기 스택된 제1 반도체 칩들 중 최상부의 제1 반도체 칩 상에 부착된 제2 반도체 칩; 및 상기 제1 및 제2 반도체 칩들과 상기 리드 프레임 및 인터포저를 전기적으로 각각 연결하는 전도성 와이어;를 포함하는 것을 특징으로 한다.
상기 제1 본딩패드들은 상기 제1 반도체 칩들의 일측 가장자리를 따라 배치된 것을 특징으로 한다.
상기 스택된 제1 반도체 칩들은 상기 제1 반도체 칩들의 제1 본딩패드들이 노출되도록 계단형으로 배치된 것을 특징으로 한다.
상기 리드 프레임의 제1 및 제2 리드들은 제1 방향을 따라 연장하는 형태로 배치되고, 상기 인터포저의 회로패턴은 상기 제1 방향과 교차하는 제2 방향에 배치된 수직부, 및 상기 수직부에서 적어도 한번 이상이 굴절되어 상기 제1 반도체 칩의 가장자리로 연장된 수평부를 갖는 것을 특징으로 한다.
상기 리드 프레임은 상기 리드 프레임의 제1 리드들의 하면에 부착되어 상기 제1 리드들 상호 간을 고정시키는 리드 고정용 테이프를 갖는 것을 특징으로 한다.
상기 제1 반도체 칩과 제2 반도체 칩은 동종 또는 이종 칩인 것을 특징으로 한다.
상기 제1 반도체 칩과 제2 반도체 칩은 서로 상이한 크기를 갖는 것을 특징으로 한다.
상기 제1 반도체 칩은 메모리 칩, 시스템 칩 및 컨트롤 칩 중 선택된 어느 하나이고, 상기 제2 반도체 칩은 상기 선택된 칩을 제외한 나머지 칩들 중 어느 하나인 것을 특징으로 한다.
상기 인터포저는 상기 인터포저의 회로패턴 주변에 배치되어 상기 스택된 제1 반도체 칩들의 수평을 유지시키는 더미 회로패턴을 갖는 것을 특징으로 한다.
상기 전도성 와이어는, 상기 제1 반도체 칩들과 상기 리드 프레임의 제1 및 제2 리드들을 연결하는 제1 와이어; 상기 제2 반도체 칩과 상기 인터포저의 회로패턴을 연결하는 제2 와이어; 및 상기 인터포저의 회로패턴과 상기 리드 프레임의 제1 및 제2 리드들을 연결하는 제3 와이어;를 포함하는 것을 특징으로 한다.
상기 리드 프레임 하부에 배치된 추가 인터포저; 상기 추가 인터포저 상에 적어도 하나 이상이 스택된 추가 제1 반도체 칩; 상기 스택된 추가 제1 반도체 칩들 중 최상부의 추가 제1 반도체 칩 상에 부착된 추가 제2 반도체 칩; 및 상기 추가 제1 및 제2 반도체 칩들과 상기 리드 프레임 및 추가 인터포저를 전기적으로 각각 연결하는 추가 전도성 와이어;를 더 포함하는 것을 특징으로 한다.
본 발명은 기판보다 가격 경쟁력이 우수한 리드 프레임을 이용하면서 이중 구조의 회로층을 설계하는 것을 통해 멀티-칩 패키지를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 평면도.
도 3은 본 발명의 일 실시예에 따른 리드 프레임 및 인터포저를 나타낸 평면도.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 평면도이며, 도 3은 본 발명의 일 실시예에 따른 리드 프레임 및 인터포저를 나타낸 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 리드 프레임(110), 인터포저(120), 다수의 제1 반도체 칩(130), 제2 반도체 칩(140) 및 전도성 와이어(150)를 포함한다.
도 3을 참조하면, 리드 프레임(110)은 칩 부착영역(도시안함)을 가지며, 일측 단부로부터 칩 부착영역을 가로지르는 제1 방향에 배치된 다수의 제1 리드(112)들, 및 상기 제1 리드(112)들의 일측 단부에 대향하는 타측 단부에 배치되어 상기 제1 리드(112)들과 분리된 다수의 제2 리드(114)들을 갖는다. 이러한 제1 리드(112)들은 제2 리드(114)들에 비해 긴 길이를 가질 수 있고, 상기 제2 리드(114)들은 제1 리드(112)들과 인접하도록 배치되어 상호 전기적으로 분리된다.
상기 리드 프레임(110)은 상기 리드 프레임(110)의 제1 리드(112)들의 하면에 부착되어 제1 리드(112)들 상호 간을 고정시키는 리드 고정용 테이프(116)를 갖는다. 이러한 리드 고정용 테이프(116)는 제1 방향과 교차하는 제2 방향을 따라 배치될 수 있다.
다시, 도 1 및 도 2를 참조하면, 인터포저(120)는 리드 프레임(110)의 칩 부착영역에 대응하도록 부착된 몸체(122), 및 상기 몸체(122) 상에 배치된 회로패턴(124)을 갖는다. 이에 더불어, 인터포저(120)는 회로패턴(124)의 주변에 배치되어 다수의 제1 반도체 칩(130)들의 수평을 유지시키기 위한 더미 회로패턴(126)을 더 포함할 수 있다.
상기 인터포저(120)의 몸체(122)는, 예를 들면, 접착물질로 이루어지거나, 또는, 절연물질이 함유된 접착물질로 이루어질 수 있다. 이러한 인터포저(120)의 몸체(122)는, 예를 들면, 필름 형태를 포함할 수 있다.
상기 인터포저(120)의 회로패턴(124)은 인터포저(120)의 몸체(122) 상부에 배치되어 리드 프레임(110)과 전기적으로 절연되며, 일 예로, 구리로 형성될 수 있다. 상기 인터포저(120)의 회로패턴(124)은 제1 방향과 교차하는 제2 방향에 배치될 수 있다.
도 3을 참조하면, 상기 인터포저(120)의 회로패턴(124)은 상기 제1 방향과 교차하는 제2 방향에 배치된 수직부(124a), 및 상기 수직부(124a)에서 적어도 한번 이상이 굴절되어 제1 반도체 칩(130)의 가장자리로 연장된 수평부(124b)를 가질 수 있다. 이때, 상기 회로패턴(124)의 수직부(124a)는 칩 부착영역의 제2 방향을 가로질러 그 단부가 제1 리드(112)들의 외측으로 연장되도록 배치한다.
상기 인터포저(120)의 더미 회로패턴(126)은 인터포저(120)의 회로패턴(124) 주변에 배치되며, 상기 인터포저(120)의 회로패턴(124)과는 전기적으로 분리된다. 이러한 인터포저(120)의 더미 회로패턴(126)은 인터포저(120)의 회로패턴(124)과 동일한 층에서 동일한 물질로 형성하는 것이 바람직하다.
한편, 도 1 및 도 2를 참조하면, 다수의 제1 반도체 칩(130)은 인터포저(120) 상에 제1 접착제(134)를 매개로 적어도 하나 이상이 스택되며, 각각의 상면에 배치된 제1 본딩패드(132)들이 인터포저(120)의 몸체(122)에 대향하는 페이스-업 타입(face-up type)으로 각각 부착된다. 상기 제1 반도체 칩(130)들은 그들의 제1 본딩패드(132)들이 일측 가장자리를 따라 배치되는 원-사이드 패드 구조(one-side pad structure)를 갖는다. 이와 같이, 인터포저(120) 상에 스택된 제1 반도체 칩(130)들은 상기 제1 반도체 칩(130)들의 제1 본딩패드(132)들이 노출되도록 계단형으로 배치하는 것이 바람직하다.
제2 반도체 칩(140)은 스택된 제1 반도체 칩(130)들 중 최상부에 배치된 제1 반도체 칩(130) 상에 제2 접착제(144)를 매개로 부착되며, 상기 제2 반도체 칩(140)의 상면에 배치된 제2 본딩패드(142)가 제1 반도체 칩(130)에 대향하는 페이스-업 타입(face-up type)으로 부착하는 것이 바람직하다.
이때, 상기 제1 반도체 칩(130)과 제2 반도체 칩(140)은 동일한 크기를 같거나, 또는 상이한 크기를 가질 수 있다. 상기 제1 반도체 칩(130)과 제2 반도체 칩(140)은 동종 또는 이종 칩일 수 있다.
상기 제1 및 제2 반도체 칩(130, 140)이 이종 칩일 경우, 상기 제1 반도체 칩(130)은 메모리 칩, 시스템 칩 및 컨트롤 칩 중 선택된 어느 하나일 수 있고, 상기 제2 반도체 칩(140)은 상기 선택된 칩을 제외한 나머지 칩들 중 어느 하나일 수 있다.
전도성 와이어(150)는 제1 및 제2 반도체 칩(130, 140)들과 리드 프레임(110) 및 인터포저(120)를 전기적으로 각각 연결시킨다. 이러한 전도성 와이어는(150), 예를 들면, 금속 와이어일 수 있다. 전도성 와이어(150)는 제1 반도체 칩(130)들과 리드 프레임(110)의 제1 및 제2 리드(112, 114)들을 연결하는 제1 와이어(152), 상기 제2 반도체 칩(140)과 인터포저(120)의 회로패턴(124)을 연결하는 제2 와이어(154), 및 상기 인터포저(120)의 회로패턴(124)과 리드 프레임(110)의 제1 및 제2 리드(112, 114)들을 연결하는 제3 와이어(156)를 포함한다.
이때, 상기 제2 와이어(154)는 그 일단이 제2 반도체 칩(140)의 제2 본딩패드(142)와 연결되고, 상기 일단에 대향하는 타단이 스택된 제1 반도체 칩(130)들의 외측으로 연장 배치된 회로패턴(124)의 수직부(124a)에 연결된다. 상기 제3 와이어(156)는 그 일단이 스택된 제1 반도체 칩(130)들의 외측으로 연장된 회로패턴(124)의 수평부(124b)와 연결되고, 상기 일단에 대향하는 타단이 제1 및 제2 리드(112, 114)들에 각각 연결된다.
따라서, 본 발명의 일 실시예에서는 기판보다 가격 경쟁력이 우수한 리드 프레임을 이용하면서 이중 구조의 회로층을 설계하는 것을 통해 멀티-칩 패키지를 구현하는 것이 가능해진다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 본 발명의 다른 실시예는 일 실시예와 실질적으로 동일한 구성을 갖는바, 중복된 설명은 생략하도록 한다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 리드 프레임(210), 인터포저(220), 다수의 제1 반도체 칩(230), 제2 반도체 칩(240) 및 전도성 와이어(250)를 포함한다. 이에 더불어, 추가 인터포저(320), 다수의 추가 제1 반도체 칩(330), 추가 제2 반도체 칩(340) 및 추가 전도성 와이어(350)를 더 포함한다.
상기 리드 프레임(210), 인터포저(220), 다수의 제1 반도체 칩(230), 제2 반도체 칩(240) 및 전도성 와이어(250)는 일 실시예의 그것들과 동일한바, 중복된 설명은 생략하도록 한다.
상기 추가 인터포저(320)는 리드 프레임(210)의 하부에 배치되고, 상기 추가 제1 반도체 칩(330)은 추가 인터포저(320) 상에 적어도 하나 이상이 스택되며, 상기 추가 제2 반도체 칩(340)은 스택된 추가 제1 반도체 칩(330)들 중 최상부의 추가 제1 반도체 칩(330) 상에 부착된다. 이때, 추가 제1 및 제2 반도체 칩(330, 340)들과 리드 프레임(210) 및 추가 인터포저(320)는 추가 전도성 와이어(350)를 매개로 전기적으로 각각 연결된다.
또한, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 봉지부재(270)를 더 포함할 수 있다. 봉지부재(270)는, 예를 들면, EMC(epoxy molding compound)를 포함할 수 있다.
이러한 봉지부재(270)는 인터포저(210), 제1 반도체 칩(230)들, 제2 반도체 칩(240) 및 전도성 와이어(250)를 포함한 리드 프레임(210)의 상면과 더불어, 추가 인터포저(320), 추가 제1 반도체 칩(330)들, 추가 제2 반도체 칩(340) 및 추가 전도성 와이어(350)를 포함한 리드 프레임(210)의 하면을 각각 밀봉하도록 형성될 수 있다.
따라서, 본 발명의 다른 실시예는 일 실시예에 비해 고용량의 반도체 패키지를 구현할 수 있다.
이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (11)

  1. 제1 리드들 및 제2 리드들을 갖는 리드 프레임;
    상기 리드 프레임 상에 배치되며, 몸체 및 상기 몸체 상에 배치된 회로패턴을 갖는 인터포저;
    상기 인터포저 상에 적어도 하나 이상이 스택되며, 각각의 상면에 제1 본딩패드들을 갖는 제1 반도체 칩들;
    상기 스택된 제1 반도체 칩들 중 최상부의 제1 반도체 칩 상에 부착된 제2 반도체 칩; 및
    상기 제1 및 제2 반도체 칩들과 상기 리드 프레임 및 인터포저를 전기적으로 각각 연결하는 전도성 와이어;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 본딩패드들은 상기 제1 반도체 칩들의 일측 가장자리를 따라 배치된 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 스택된 제1 반도체 칩들은 상기 제1 반도체 칩들의 제1 본딩패드들이 노출되도록 계단형으로 배치된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 리드 프레임의 제1 및 제2 리드들은 제1 방향을 따라 연장하는 형태로 배치되고, 상기 인터포저의 회로패턴은 상기 제1 방향과 교차하는 제2 방향에 배치된 수직부, 및 상기 수직부에서 적어도 한번 이상이 굴절되어 상기 제1 반도체 칩의 가장자리로 연장된 수평부를 갖는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 리드 프레임은 상기 리드 프레임의 제1 리드들의 하면에 부착되어 상기 제1 리드들 상호 간을 고정시키는 리드 고정용 테이프를 갖는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1 반도체 칩과 제2 반도체 칩은 동종 또는 이종 칩인 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제1 반도체 칩과 제2 반도체 칩은 서로 상이한 크기를 갖는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1 반도체 칩은 메모리 칩, 시스템 칩 및 컨트롤 칩 중 선택된 어느 하나이고, 상기 제2 반도체 칩은 상기 선택된 칩을 제외한 나머지 칩들 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 인터포저는 상기 인터포저의 회로패턴 주변에 배치되어 상기 스택된 제1 반도체 칩들의 수평을 유지시키는 더미 회로패턴을 갖는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 전도성 와이어는,
    상기 제1 반도체 칩들과 상기 리드 프레임의 제1 및 제2 리드들을 연결하는 제1 와이어;
    상기 제2 반도체 칩과 상기 인터포저의 회로패턴을 연결하는 제2 와이어; 및
    상기 인터포저의 회로패턴과 상기 리드 프레임의 제1 및 제2 리드들을 연결하는 제3 와이어;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 리드 프레임 하부에 배치된 추가 인터포저;
    상기 추가 인터포저 상에 적어도 하나 이상이 스택된 추가 제1 반도체 칩;
    상기 스택된 추가 제1 반도체 칩들 중 최상부의 추가 제1 반도체 칩 상에 부착된 추가 제2 반도체 칩; 및
    상기 추가 제1 및 제2 반도체 칩들과 상기 리드 프레임 및 추가 인터포저를 전기적으로 각각 연결하는 추가 전도성 와이어;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
KR1020100043025A 2010-05-07 2010-05-07 반도체 패키지 KR20110123505A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100043025A KR20110123505A (ko) 2010-05-07 2010-05-07 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100043025A KR20110123505A (ko) 2010-05-07 2010-05-07 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20110123505A true KR20110123505A (ko) 2011-11-15

Family

ID=45393656

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100043025A KR20110123505A (ko) 2010-05-07 2010-05-07 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20110123505A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101388423B1 (ko) * 2012-05-30 2014-04-23 에스티에스반도체통신 주식회사 고용량 적층형 반도체 패키지 제조방법
US9589930B2 (en) 2014-01-16 2017-03-07 Samsung Electronics Co., Ltd. Semiconductor package including stepwise stacked chips
KR20230094341A (ko) 2021-12-21 2023-06-28 대덕전자 주식회사 패키지기판

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101388423B1 (ko) * 2012-05-30 2014-04-23 에스티에스반도체통신 주식회사 고용량 적층형 반도체 패키지 제조방법
US9589930B2 (en) 2014-01-16 2017-03-07 Samsung Electronics Co., Ltd. Semiconductor package including stepwise stacked chips
US10157883B2 (en) 2014-01-16 2018-12-18 Samsung Electronics Co., Ltd. Semiconductor package including stepwise stacked chips
KR20230094341A (ko) 2021-12-21 2023-06-28 대덕전자 주식회사 패키지기판

Similar Documents

Publication Publication Date Title
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
US6861288B2 (en) Stacked semiconductor packages and method for the fabrication thereof
US7298033B2 (en) Stack type ball grid array package and method for manufacturing the same
KR100843137B1 (ko) 반도체 소자 패키지
US7402911B2 (en) Multi-chip device and method for producing a multi-chip device
US7388280B2 (en) Package stacking lead frame system
US7598599B2 (en) Semiconductor package system with substrate having different bondable heights at lead finger tips
US7981702B2 (en) Integrated circuit package in package system
US10573623B2 (en) Electronic package structure with multiple electronic components
TW200939361A (en) Integrated circuit package system with interposer
KR20060120365A (ko) 반도체 칩 적층 패키지
US8334171B2 (en) Package system with a shielded inverted internal stacking module and method of manufacture thereof
KR100255476B1 (ko) 볼 그리드 어레이 패키지
KR20080114621A (ko) 비접착 패키지 부착에 의한 집적 회로 패키지-인-패키지시스템
KR101096455B1 (ko) 방열 유닛 및 그 제조방법과 이를 이용한 스택 패키지
KR20110123505A (ko) 반도체 패키지
US8581385B2 (en) Semiconductor chip to dissipate heat, semiconductor package including the same, and stack package using the same
TW201814854A (zh) 電子封裝件及其製法
US7224055B2 (en) Center pad type IC chip with jumpers, method of processing the same and multi chip package
US8148208B2 (en) Integrated circuit package system with leaded package and method for manufacturing thereof
US8723334B2 (en) Semiconductor device including semiconductor package
US20070267756A1 (en) Integrated circuit package and multi-layer lead frame utilized
KR100632476B1 (ko) 멀티칩 패키지 및 이에 사용되는 반도체칩
KR20080084075A (ko) 적층 반도체 패키지
KR20120023972A (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination