KR20120023972A - 반도체 칩 및 이를 갖는 적층 반도체 패키지 - Google Patents

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Abstract

반도체 칩 및 이를 갖는 적층 반도체 패키지가 개시되어 있다. 개시된 반도체 칩은, 회로부를 포함하는 반도체 칩 몸체와, 상기 반도체 칩 몸체의 일면에 형성되며 상기 회로부와 전기적으로 연결되는 제1본딩 패드와, 상기 반도체 칩 몸체의 측면에 형성되는 제2본딩 패드 및 상기 회로부를 제외한 상기 반도체 칩 몸체의 내부에 형성되며 상기 제1본딩 패드와 상기 제2본딩 패드를 전기적으로 연결하는 재배선을 포함하는 것을 특징으로 한다.

Description

반도체 칩 및 이를 갖는 적층 반도체 패키지{SEMICONDUCTOR CHIP AND STACKED SEMICONDUCTOR PACKAGE HAVING THE SAME}
본 발명은 반도체 칩 및 이를 갖는 적층 반도체 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장 후의 기계적?전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기?전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 적층(Stack) 기술이 제안되었다.
적층 기술은 적층된 2개 이상의 칩들을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개 이상의 단품 패키지들을 적층하는 방법이 있다. 단품 패키지들을 적층하는 방법은 전기?전자 제품의 소형화되는 추세에 따른 반도체 패키지의 높이의 한계가 있다. 따라서, 하나의 패키지에 2개 이상의 반도체 칩들을 탑재시키는 적층 반도체 패키지에 대한 연구가 최근 들어 활발하게 진행되고 있다.
한편, 일반적으로 센터 패드형(center pad type)의 반도체 칩을 이용한 적층 반도체 패키지는, 반도체 칩의 활성면 상에 재배선(Redistribution Layer : RDL)을 형성하여 반도체 칩의 중심부에 형성된 본딩패드를 반도체 칩의 가장자리로 재배열하고, 반도체 칩들을 기판상에 적층한 다음 반도체 칩 가장자리의 재배선에 본딩 와이어를 연결하고, 이 본딩 와이어를 통해 기판과 반도체 칩들이 전기적으로 연결되는 구조를 갖는다.
그러나, 반도체 칩의 소형화 및 다핀화로 반도체 칩의 활성면의 면적은 감소되는 반면에 반도체 칩의 활성면 상에 형성해야 하는 재배선의 수가 증가되어 재배선을 미세한 피치로 형성해야 하지만, 공정 능력의 한계로 인하여 미세한 피치의 재배선을 형성하기 어려울 뿐만 아니라 재배선의 피치가 감소되면 재배선의 저항값이 증가되어 신호 전달에 문제가 발생한다. 또한, 반도체 칩들과 기판간 연결에 본딩 와이어를 사용하므로 패키지를 몰딩하기 위한 몰딩 공정시 본딩 와이어의 스위핑(Wire Sweeping), 본딩 와이어들간 또는 본딩 와이어와 반도체 칩 간에 접촉되는 문제가 발생될 수 있으며, 이는 반도체 소자의 전기적 누설로 이어져 결국, 제품의 신뢰성 저하를 야기한다.
본 발명은, 반도체 칩의 소형화 및 다핀화에 따른 재배선 형성의 어려움을 해결하기에 적합한 반도체 칩 및 이를 갖는 적층 반도체 패키지를 제공하는데, 그 목적이 있다.
본 발명의 또 다른 목적은, 적층 반도체 패키지에 적용되어 본딩 와이어를 사용하지 않고서 기판 및 기판상에 적층되는 반도체 칩들간 전기적인 연결을 가능하도록 하는 반도체 칩 및 이를 갖는 적층 반도체 패키지를 제공하는데, 있다.
본 발명의 일 견지에 따른 반도체 칩은, 일면, 상기 일면과 대향하는 타면, 상기 일면 및 상기 타면을 연결하는 측면을 가지며 회로부를 포함하는 반도체 칩 몸체와, 상기 반도체 칩 몸체의 상기 일면에 형성되며 상기 회로부와 전기적으로 연결되는 제1본딩 패드와, 상기 반도체 칩 몸체의 상기 측면에 형성되는 제2본딩 패드 및 상기 회로부를 제외한 상기 반도체 칩 몸체의 내부에 형성되며 상기 제1본딩 패드와 상기 제2본딩 패드를 전기적으로 연결하는 재배선을 포함하는 것을 특징으로 한다.
상기 제2본딩 패드는, 상기 반도체 칩 몸체의 상기 일면 및 상기 타면으로 노출되도록 형성되는 것을 특징으로 한다.
상기 제2본딩 패드는, 상기 반도체 칩 몸체의 상기 일면으로 노출되지 않고 상기 반도체 칩 몸체의 상기 타면으로 노출되도록 형성되는 것을 특징으로 한다.
상기 제1본딩 패드는, 상기 반도체 칩 몸체의 중심부를 따라서 1열 또는 2열로 복수개 형성되는 것을 특징으로 한다.
본 발명의 다른 견지에 따른 적층 반도체 패키지는, 회로부를 포함하는 반도체 칩 몸체, 상기 반도체 칩 몸체의 상기 일면에 형성되며 상기 회로부와 전기적으로 연결되는 제1본딩 패드, 상기 반도체 칩 몸체의 측면에 형성되는 제2본딩 패드와, 상기 회로부를 제외한 상기 반도체 칩 몸체의 내부에 형성되며 상기 제1본딩 패드와 상기 제2본딩 패드를 전기적으로 연결하는 재배선을 포함하는 제1반도체 칩과, 상기 제1반도체 칩의 반도체 칩 몸체 일면 상에 적층되며 상기 제1본딩 패드와 전기적으로 연결되는 제2반도체 칩 및 상기 제1,제2반도체 칩을 지지하며 상기 제1반도체 칩의 제2본딩 패드와 전기적으로 연결되는 기판을 포함하는 것을 특징으로 한다.
상기 제2반도체 칩은, 상기 제1반도체 칩 상에 페이스다운 형태로 적층되는 것을 특징으로 한다.
상기 다른 견지에 따른 적층 반도체 패키지는, 상기 기판과 상기 제1반도체 칩의 상기 제2본딩 패드 사이 및 상기 제1반도체 칩의 상기 제1본딩 패드와 상기 제2반도체 칩 사이를 전기적으로 연결하는 연결부재 및 상기 기판과 상기 제1반도체 칩 사이 및 상기 제1반도체 칩과 상기 제2반도체 칩 사이를 부착하는 접착부재를 더 포함하는 것을 특징으로 한다. 상기 연결부재는, 범프 또는 솔더볼을 포함하고, 상기 접착부재는 양면 접착 테이프 또는 접착 페이스를 포함하는 것을 특징으로 한다.
상기 다른 견지에 따른 적층 반도체 패키지는, 상기 제1,제2반도체 칩을 포함한 상기 기판의 상부면을 밀봉하는 몰드부 및 상기 기판의 상기 상부면과 대향하는 하부면에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 한다. 상기 외부접속단자는 솔더볼을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 견지에 따른 적층 반도체 패키지는, 회로부를 포함하는 반도체 칩 몸체, 상기 반도체 칩 몸체의 일면에 형성되며 상기 회로부와 전기적으로 연결되는 제1본딩 패드, 상기 반도체 칩 몸체의 측면에 형성되는 제2본딩 패드와, 상기 회로부를 제외한 상기 반도체 칩 몸체의 내부에 형성되며 상기 제1본딩 패드와 상기 제2본딩 패드를 전기적으로 연결하는 재배선을 각각 포함하며, 상기 제2본딩 패드들이 수직하게 연결되도록 적층되는 복수개의 반도체 칩들과, 상기 반도체 칩들을 지지하며 상기 반도체 칩들 중 최하부에 위치하는 반도체 칩의 상기 제2본딩 패드와 전기적으로 연결되는 기판을 포함하는 것을 특징으로 한다.
상기 또 다른 견지에 따른 적층 반도체 패키지는, 상기 기판과 최하부에 위치하는 상기 반도체 칩의 상기 제2본딩 패드 사이 및 이웃하여 적층된 상기 반도체 칩들의 상기 제2본딩 패드들 사이를 전기적으로 연결하는 연결부재 및 상기 기판과 최하부에 위치하는 상기 반도체 칩 사이 및 이웃하여 적층된 상기 반도체 칩들 사이를 부착하는 접착부재를 더 포함하는 것을 특징으로 한다.
상기 연결부재는, 범프 또는 솔더볼을 포함하는 것을 특징으로 한다.
상기 접착부재는 양면 접착 테이프 또는 접착 페이스를 포함하는 것을 특징으로 한다.
상기 또 다른 견지에 따른 적층 반도체 패키지는, 상기 반도체 칩들을 포함한 상기 기판의 상부면을 밀봉하는 몰드부 및 상기 기판의 상기 상부면과 대향하는 하부면에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 한다. 상기 외부접속단자는 솔더볼을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 재배선을 위한 공간이 충분히 확보되므로 반도체 칩의 소형화 및 다핀화에 따른 재배선 형성의 어려움을 해결할 수 있다. 또한, 기판 및 기판상에 적층된 반도체 칩들간 연결에 본딩 와이어를 사용하지 않으므로 본딩 와이어 사용에 따른 문제점들을 극복하고 고집적화를 달성할 수 있다.
도 1은 본 발명의 제1실시예에 따른 반도체 칩을 도시한 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 3은 본 발명의 제2실시예에 따른 반도체 칩을 도시한 사시도이다.
도 4는 도 3의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 5는 본 발명의 제3실시예에 따른 반도체 칩을 도시한 사시도이다.
도 6은 도 5의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 7은 본 발명의 제1실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 8은 본 발명의 제2실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 제1실시예에 따른 반도체 칩을 도시한 사시도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1실시예에 따른 반도체 칩은, 반도체 칩 몸체(100), 제1본딩 패드(200), 제2본딩 패드(300) 및 재배선(400)을 포함한다.
본 실시예에서, 반도체 칩 몸체(100)는 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 반도체 칩 몸체(100)는 일면(101), 일면(101)과 대향하는 타면(102), 일면(101) 및 타면(102)을 연결하는 4개의 측면(103)들을 갖는다.
반도체 칩 몸체(100)는 회로부(110)를 포함한다. 회로부(110)는 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 캐피시터 및 퓨즈 등의 반도체 소자로 구성된다.
제1본딩 패드(200)는 반도체 칩 몸체(100)의 일면(101)에 형성된다. 본 실시예에서, 복수개의 제1본딩 패드(200)들이 반도체 칩 몸체(100) 일면(101)에 중심부를 따라서 2열로 배치된다. 제1본딩 패드(200)는 회로부(110)와 전기적으로 연결된다.
제2본딩 패드(300)는 제1본딩 패드(200)들에 각각 대응하여 복수개로 형성되며, 복수개의 제2본딩 패드(300)들은 상호 마주하는 반도체 칩 몸체(100)의 2개의 측면(103)들에 배치된다. 본 실시예에서, 제2본딩 패드(300)는 반도체 칩 몸체(100)의 일면(101) 및 타면(102)과 연결된다. 제2본딩 패드(300)의 일측은 반도체 칩 몸체(100)의 일면(101)으로 노출되고 상기 일측과 대향하는 제2본딩 패드(300)의 타측은 반도체 칩 몸체(100)의 타면(102)으로 노출된다.
재배선(400)은 회로부(110)를 제외한 반도체 칩 몸체(110)의 내부에 형성되어 제1본딩 패드(200)와 제2본딩 패드(300)를 전기적으로 연결한다.
도 3은 본 발명의 제2실시예에 따른 반도체 칩을 도시한 사시도이고, 도 4는 도 3의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
본 발명의 제2실시예에 따른 반도체 칩은, 제2본딩 패드(300)의 구조를 제외하면 앞서 도 1 및 도 2를 통해 설명된 제1실시예에 따른 반도체 칩과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3 및 도 4를 참조하면, 본 발명의 제1실시예에 따른 반도체 칩은, 반도체 칩 몸체(100), 제1본딩 패드(200), 제2본딩 패드(300) 및 재배선(400)을 포함한다.
본 실시예에서, 반도체 칩 몸체(100)는 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 반도체 칩 몸체(100)는 일면(101), 일면(101)과 대향하는 타면(102), 일면(101) 및 타면(102)을 연결하는 4개의 측면(103)들을 갖는다.
반도체 칩 몸체(100)는 회로부(110)를 포함한다. 회로부(110)는 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 캐피시터 및 퓨즈 등의 반도체 소자로 구성된다.
제1본딩 패드(200)는 반도체 칩 몸체(100)의 일면(101)에 형성된다. 본 실시예에서, 복수개의 제1본딩 패드(200)들이 반도체 칩 몸체(100) 일면(101)에 중심부를 따라서 2열로 배치된다. 제1본딩 패드(200)는 회로부(110)와 전기적으로 연결된다.
제2본딩 패드(300)는 제1본딩 패드(200)들에 각각 대응하여 복수개로 형성되며, 복수개의 제2본딩 패드(300)들은 상호 마주하는 반도체 칩 몸체(100)의 2개의 측면(103)들에 배치된다. 본 실시예에서, 제2본딩 패드(300)는 반도체 칩 몸체(100)의 타면(102)에 연결된다. 제2본딩 패드(300)의 일측은 반도체 칩 몸체(100)의 일면(101)으로 노출되지 않고 상기 일측과 대향하는 제2본딩 패드(300)의 타측은 반도체 칩 몸체(100)의 타면(102)으로 노출된다.
재배선(400)은 회로부(110)를 제외한 반도체 칩 몸체(110)의 내부에 형성되어 제1본딩 패드(200)와 제2본딩 패드(300)를 전기적으로 연결한다.
도 5는 본 발명의 제3실시예에 따른 반도체 칩을 도시한 사시도이고, 도 6은 도 5의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
본 발명의 제3실시예에 따른 반도체 칩은, 제1,제2본딩 패드(200,300)의 배치 형태를 제외하면 앞서 도 1 및 도 2를 통해 설명된 제 1 실시예에 따른 반도체 칩과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 칩은, 반도체 칩 몸체(100), 제1본딩 패드(200), 제2본딩 패드(300) 및 재배선(400)을 포함한다.
도 5 및 도 6을 참조하면, 본 발명의 제3실시예에 따른 반도체 칩은, 반도체 칩 몸체(100), 제1본딩 패드(200), 제2본딩 패드(300) 및 재배선(400)을 포함한다.
본 실시예에서, 반도체 칩 몸체(100)는 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 반도체 칩 몸체(100)는 일면(101), 일면(101)과 대향하는 타면(102), 일면(101) 및 타면(102)을 연결하는 4개의 측면(103)들을 갖는다.
반도체 칩 몸체(100)는 회로부(110)를 포함한다. 회로부(110)는 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 캐피시터 및 퓨즈 등의 반도체 소자로 구성된다.
제1본딩 패드(200)는 반도체 칩 몸체(100)의 일면(101)에 형성된다. 본 실시예에서, 복수개의 제1본딩 패드(200)들이 반도체 칩 몸체(100) 일면(101)에 중심부를 따라서 1열로 배치된다. 제1본딩 패드(200)는 회로부(110)와 전기적으로 연결된다.
제2본딩 패드(300)는 제1본딩 패드(200)들에 각각 대응하여 복수개로 형성되며, 복수개의 제2본딩 패드(300)들은 상호 마주하는 한 쌍의 반도체 칩 몸체(100)의 측면(103)들에 배치된다. 본 실시예에서, 제2본딩 패드(300)들은, 인접하는 제1본딩 패드(200)들에 대응되는 제2본딩 패드(300)들이 서로 반대쪽 측면(103)에 배치되도록, 교차 형성된다.
제2본딩 패드(300)는 반도체 칩 몸체(100)의 일면(101) 및 타면(102)을 연결한다. 제2본딩 패드(300)의 일측은 반도체 칩 몸체(100)의 일면(101)으로 노출되고 상기 일측과 대향하는 제2본딩 패드(300)의 타측은 반도체 칩 몸체(100)의 타면(102)으로 노출된다.
재배선(400)은 회로부(110)를 제외한 반도체 칩 몸체(110)의 내부에 형성되어 제1본딩 패드(200)와 제2본딩 패드(300)를 전기적으로 연결한다.
도 7은 본 발명의 일 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 적층 반도체 패키지는 제1반도체 칩(30), 제2반도체 칩(31) 및 기판(32)을 포함한다. 그 외에, 연결부재(33), 접착부재(34), 몰드부재(35) 및 외부접속단자(36)를 더 포함한다.
본 실시예에서, 제1반도체 칩(30)은, 앞서 도 1 및 도 2를 참조하여 설명된 반도체 칩과 실질적으로 동일한 구조를 갖는다. 따라서, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
이와 다르게, 제1반도체 칩(30)은 앞서 도 3 및 도 4를 참조하여 설명된 반도체 칩과 동일한 구조를 가지거나, 앞서 도 5 및 도 6을 참조하여 설명된 반도체 칩과 동일한 구조를 가질 수도 있다.
반도체 칩(30)은, 반도체 칩 몸체(100), 제1본딩 패드(200), 제2본딩 패드(300) 및 재배선(400)을 포함한다.
본 실시예에서, 반도체 칩 몸체(100)는 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 반도체 칩 몸체(100)는 일면(101), 일면(101)과 대향하는 타면(102), 일면(101) 및 타면(102)을 연결하는 4개의 측면(103)들을 갖는다.
반도체 칩 몸체(100)는 회로부(110)를 포함한다. 회로부(110)는 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 캐피시터 및 퓨즈 등의 반도체 소자로 구성된다.
제1본딩 패드(200)는 반도체 칩 몸체(100)의 일면(101)에 형성된다. 본 실시예에서, 복수개의 제1본딩 패드(200)들이 반도체 칩 몸체(100) 일면(101)에 중심부를 따라서 2열로 배치된다. 제1본딩 패드(200)는 회로부(110)와 전기적으로 연결된다.
제2본딩 패드(300)는 제1본딩 패드(200)들에 각각 대응하여 복수개로 형성되며, 복수개의 제2본딩 패드(300)들은 상호 마주하는 반도체 칩 몸체(100)의 2개의 측면(103)들에 배치된다. 본 실시예에서, 제2본딩 패드(300)는 반도체 칩 몸체(100)의 일면(101) 및 타면(102)과 연결된다. 제2본딩 패드(300)의 일측은 반도체 칩 몸체(100)의 일면(101)으로 노출되고 상기 일측과 대향하는 제2본딩 패드(300)의 타측은 반도체 칩 몸체(100)의 타면(102)으로 노출된다.
재배선(400)은 회로부(110)를 제외한 반도체 칩 몸체(110)의 내부에 형성되어 제1본딩 패드(200)와 제2본딩 패드(300)를 전기적으로 연결한다.
제2반도체 칩(31)은 제1반도체 칩(30) 상에 적층된다. 본 실시예에서, 제2반도체 칩(31)은 제1반도체 칩(30) 상에 페이스다운 형태로 플립칩 본딩된다. 제2반도체 칩(31)은 제1반도체 칩(30)과 대응하는 제1면(31A) 및 제1면(31A)과 대향하는 타면(32B)을 갖는다. 본 실시예에서, 제2반도체 칩(31)은 제1면(31A)에 제1반도체 칩(30)의 제1본딩 패드(200)와 마주하며 제1본딩 패드(200)와 전기적으로 연결되는 제3본딩 패드(31C)를 갖는다.
기판(32)은 제1,제2반도체 칩(30, 31)을 지지하며 제1반도체 칩(30)의 제2본딩 패드(300)와 전기적으로 연결된다.
기판(32)은 제1반도체 칩(30)과 대응하는 상부면(32A) 및 상부면(32A)과 대향하는 하부면(32B)을 갖는다. 기판(32)의 상부면(32A)에는 제1반도체 칩(30)의 제2본딩 패드(300)와 전기적으로 연결되는 접속패드(32C)가 형성되고 하부면(32B)에는 볼랜드(32D)가 형성된다. 기판(32)은 내부에 회로배선(미도시)을 포함한다. 회로배선은, 예컨데, 복수개의 층들로 이루어진 회로 패턴들 및 서로 다른 층에 배치된 회로 패턴들을 상호 전기적으로 연결하는 전도성 바아를 포함할 수 있다. 접속패드(32C) 및 볼랜드(32D)는 회로배선에 의하여 상호 전기적으로 연결된다.
연결부재(33)는 제1반도체 칩(30)의 제1본딩 패드(200)와 제2반도체 칩(31)의 제3본딩 패드(31C) 사이 및 제1반도체 칩(30)의 제2본딩 패드(300)와 기판(32)의 접속패드(32C) 사이를 전기적으로 연결한다. 연결부재(33)는 범프(bump) 또는 솔더볼(solder ball)을 포함할 수 있으며, 연결부재(33)의 재료로는 솔더, 금, 은, 구리 중 어느 하나가 사용될 수 있다.
접착부재(34)는 기판(32)과 제1반도체 칩(30) 사이 및 제1반도체 칩(30)과 제2반도체 칩(31) 사이를 부착한다. 접착부재(34)는 양면 접착 테이프 또는 접착 페이스를 포함할 수 있다.
몰드부재(35)는 제1,제2반도체 칩(30, 31)을 포함한 기판(32)의 상부면(32A)을 밀봉한다. 몰드부재(35)는 에폭시 몰딩 컴파운트(Epoxy Molding Compound, EMC)를 포함할 수 있다. 외부접속단자(36)는 기판(32)의 하부면(32B)에 형성된 볼랜드(32D)에 장착된다. 외부접속단자(36)는 솔더볼을 포함할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 적층 반도체 패키지는, 반도체 칩들(40A, 40B, 40C) 및 기판(41)을 포함한다. 그 외에, 연결부재(42), 접착부재(43), 몰드부재(44) 및 외부접속단자(45)를 더 포함한다.
본 실시예에서, 각각의 반도체 칩들(40A, 40B, 40C)들은 앞서 도 1 및 도 2를 참조하여 설명된 반도체 칩과 실질적으로 동일한 구조를 갖는다. 따라서, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
이와 다르게, 앞서 도 5 및 도 6을 참조하여 설명된 반도체 칩과 동일한 구조를 가질 수도 있다.
반도체 칩들(40A, 40B, 40C)은 각각 반도체 칩 몸체(100), 제1본딩 패드(200), 제2본딩 패드(300) 및 재배선(400)을 포함한다.
본 실시예에서, 반도체 칩 몸체(100)는 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 반도체 칩 몸체(100)는 일면(101), 일면(101)과 대향하는 타면(102), 일면(101) 및 타면(102)을 연결하는 4개의 측면(103)들을 갖는다.
반도체 칩 몸체(100)는 회로부(110)를 포함한다. 회로부(110)는 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 캐피시터 및 퓨즈 등의 반도체 소자로 구성된다.
제1본딩 패드(200)는 반도체 칩 몸체(100)의 일면(101)에 형성된다. 본 실시예에서, 복수개의 제1본딩 패드(200)들이 반도체 칩 몸체(100) 일면(101)에 중심부를 따라서 2열로 배치된다. 제1본딩 패드(200)는 회로부(110)와 전기적으로 연결된다.
제2본딩 패드(300)는 제1본딩 패드(200)들에 각각 대응하여 복수개로 형성되며, 복수개의 제2본딩 패드(300)들은 상호 마주하는 반도체 칩 몸체(100)의 2개의 측면(103)들에 배치된다. 본 실시예에서, 제2본딩 패드(300)는 반도체 칩 몸체(100)의 일면(101) 및 타면(102)과 연결된다. 제2본딩 패드(300)의 일측은 반도체 칩 몸체(100)의 일면(101)으로 노출되고 상기 일측과 대향하는 제2본딩 패드(300)의 타측은 반도체 칩 몸체(100)의 타면(102)으로 노출된다.
재배선(400)은 회로부(110)를 제외한 반도체 칩 몸체(110)의 내부에 형성되어 제1본딩 패드(200)와 제2본딩 패드(300)를 전기적으로 연결한다.
반도체 칩(40A, 40B, 40C)들은 제2본딩 패드(300)들이 수직하게 연결되도록 상호 적층된다. 비록, 본 실시예에서는, 적층되는 반도체 칩이 3개인 경우를 도시하고 설명하였으나, 3개 이상도 가능하다.
기판(41)은 반도체 칩들(40A,40B,40C)을 지지하며 반도체 칩들(40A,40B,40C) 중 최하부에 위치하는 반도체 칩(40A)의 제2본딩 패드(300)와 전기적으로 연결된다.
기판(41)은 반도체 칩(40A)과 대응하는 상부면(41A) 및 상부면(41A)과 대향하는 하부면(41B)을 갖는다. 기판(41)의 상부면(41A)에는 반도체 칩(40A)의 제2본딩 패드(300)와 전기적으로 연결되는 접속패드(41C)가 형성되고 하부면(41B)에는 볼랜드(41D)가 형성된다. 기판(41)은 내부에 회로배선(미도시)을 포함한다. 회로배선은, 예컨데, 복수개의 층들로 이루어진 회로 패턴들 및 서로 다른 층에 배치된 회로 패턴들을 상호 전기적으로 연결하는 전도성 바아를 포함할 수 있다. 접속패드(41C) 및 볼랜드(41D)는 회로배선에 의하여 상호 전기적으로 연결된다.
연결부재(42)는 이웃하여 적층된 반도체 칩들(40A,40B,40C)의 제2본딩 패드(300)들 사이 및 반도체 칩(40A)의 제 2본딩 패드(300)와 기판(41)의 접속패드(41C) 사이를 전기적으로 연결한다. 연결부재(42)는 범프 또는 솔더볼을 포함할 수 있으며, 연결부재(42)의 재료로는 솔더, 금, 은, 구리 중 어느 하나를 사용할 수 있다.
접착부재(43)는 이웃하여 적층된 반도체 칩들(40A,40B,40C) 사이 및 반도체 칩(40A)과 기판(41)를 부착한다. 접착부재(34)는 양면 접착 테이프 또는 접착 페이스를 포함할 수 있다.
몰드부재(44)는 반도체 칩들(40A,40B,40C)을 포함한 기판(41)의 상부면(41A)을 밀봉한다. 몰드부재(44)는 에폭시 몰딩 컴파운트(EMC)를 포함할 수 있다. 외부접속단자(45)는 기판(41)의 하부면(41B)에 형성된 볼랜드(41D)에 장착된다. 외부접속단자(45)는 솔더볼을 포함할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 재배선을 위한 공간이 충분히 확보되므로 반도체 칩의 소형화 및 다핀화에 따른 재배선 형성의 어려움을 해결할 수 있다. 또한, 기판 및 기판 상에 적층된 반도체 칩들간 연결에 본딩 와이어가 사용되지 않으므로 본딩 와이어 사용에 따른 문제점들을 극복하고 고집적화를 달성할 수 있다. 더불어, 재배선이 회로부 이외의 부분에 형성되므로 회로부의 설계변경을 필요로 하지 않아 회로부 설계변경에 따른 추가비용이 발생되지 않는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 반도체 칩 몸체
200,300 :제1,제2본딩 패드
400: 재배선

Claims (17)

  1. 일면, 상기 일면과 대향하는 타면, 상기 일면 및 상기 타면을 연결하는 측면을 가지며 회로부를 포함하는 반도체 칩 몸체;
    상기 반도체 칩 몸체의 상기 일면에 형성되며 상기 회로부와 전기적으로 연결되는 제1본딩 패드;
    상기 반도체 칩 몸체의 상기 측면에 형성되는 제2본딩 패드;및
    상기 회로부를 제외한 상기 반도체 칩 몸체의 내부에 형성되며 상기 제1본딩 패드와 상기 제2본딩 패드를 전기적으로 연결하는 재배선을 포함하는 것을 특징으로 하는 반도체 칩.
  2. 제 1항에 있어서,
    상기 제2본딩 패드는 상기 반도체 칩 몸체의 상기 일면 및 상기 타면으로 노출되도록 형성되는 것을 특징으로 하는 반도체 칩.
  3. 제 1항에 있어서,
    상기 제2본딩 패드는 상기 반도체 칩 몸체의 상기 일면으로 노출되지 않고 상기 반도체 칩 몸체의 상기 타면으로 노출되도록 형성되는 것을 특징으로 하는 반도체 칩.
  4. 제 1항에 있어서,
    상기 제1본딩 패드는 상기 반도체 칩 몸체의 중심부를 따라서 1열 또는 2열로 복수개 형성되는 것을 특징으로 하는 반도체 칩.
  5. 회로부를 포함하는 반도체 칩 몸체와, 상기 반도체 칩 몸체의 상기 일면에 형성되며 상기 회로부와 전기적으로 연결되는 제1본딩 패드와, 상기 반도체 칩 몸체의 측면에 형성되는 제2본딩 패드와, 상기 회로부를 제외한 상기 반도체 칩 몸체의 내부에 형성되며 상기 제1본딩 패드와 상기 제2본딩 패드를 전기적으로 연결하는 재배선을 포함하는 제1반도체 칩;
    상기 제1반도체 칩의 반도체 칩 몸체 일면 상에 적층되며 상기 제1본딩 패드와 전기적으로 연결되는 제2반도체 칩;및
    상기 제1,제2반도체 칩을 지지하며 상기 제1반도체 칩의 제2본딩 패드와 전기적으로 연결되는 기판을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제 5항에 있어서,
    상기 제2반도체 칩은 상기 제1반도체 칩 상에 페이스다운 형태로 적층되는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제 5항에 있어서,
    상기 기판과 상기 제1반도체 칩의 상기 제2본딩 패드 사이 및 상기 제1반도체 칩의 상기 제1본딩 패드와 상기 제2반도체 칩 사이를 전기적으로 연결하는 연결부재;및
    상기 기판과 상기 제1반도체 칩 사이 및 상기 제1반도체 칩과 상기 제2반도체 칩 사이를 부착하는 접착부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  8. 제 7항에 있어서,
    상기 연결부재는, 범프 또는 솔더볼을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  9. 제 7항에 있어서,
    상기 접착부재는 양면 접착 테이프 또는 접착 페이스를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  10. 제 5항에 있어서,
    상기 제1,제2반도체 칩을 포함한 상기 기판의 상부면을 밀봉하는 몰드부;및
    상기 기판의 상기 상부면과 대향하는 하부면에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  11. 제 10항에 있어서,
    상기 외부접속단자는 솔더볼을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  12. 회로부를 포함하는 반도체 칩 몸체와, 상기 반도체 칩 몸체의 일면에 형성되며 상기 회로부와 전기적으로 연결되는 제1본딩 패드와, 상기 반도체 칩 몸체의 측면에 형성되는 제2본딩 패드와, 상기 회로부를 제외한 상기 반도체 칩 몸체의 내부에 형성되며 상기 제1본딩 패드와 상기 제2본딩 패드를 전기적으로 연결하는 재배선을 각각 포함하며, 상기 제2본딩 패드들이 수직하게 연결되도록 적층되는 복수개의 반도체 칩들;및
    상기 반도체 칩들을 지지하며 상기 반도체 칩들 중 최하부에 위치하는 반도체 칩의 상기 제2본딩 패드와 전기적으로 연결되는 기판을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  13. 제 12항에 있어서,
    상기 기판과 최하부에 위치하는 상기 반도체 칩의 상기 제2본딩 패드 사이 및 이웃하여 적층된 상기 반도체 칩들의 상기 제2본딩 패드들 사이를 전기적으로 연결하는 연결부재;및
    상기 기판과 최하부에 위치하는 상기 반도체 칩 사이 및 이웃하여 적층된 상기 반도체 칩들 사이를 부착하는 접착부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  14. 제 13항에 있어서,
    상기 연결부재는, 범프 또는 솔더볼을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  15. 제 13항에 있어서,
    상기 접착부재는 양면 접착 테이프 또는 접착 페이스를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  16. 제 12항에 있어서,
    상기 반도체 칩들을 포함한 상기 기판의 상부면을 밀봉하는 몰드부;및
    상기 기판의 상기 상부면과 대향하는 하부면에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  17. 제 16항에 있어서,
    상기 외부접속단자는 솔더볼을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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