KR20120033848A - 적층 반도체 패키지 - Google Patents

적층 반도체 패키지 Download PDF

Info

Publication number
KR20120033848A
KR20120033848A KR1020100095578A KR20100095578A KR20120033848A KR 20120033848 A KR20120033848 A KR 20120033848A KR 1020100095578 A KR1020100095578 A KR 1020100095578A KR 20100095578 A KR20100095578 A KR 20100095578A KR 20120033848 A KR20120033848 A KR 20120033848A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
wiring board
stacked
semiconductor
package
Prior art date
Application number
KR1020100095578A
Other languages
English (en)
Inventor
정진욱
Original Assignee
하나 마이크론(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하나 마이크론(주) filed Critical 하나 마이크론(주)
Priority to KR1020100095578A priority Critical patent/KR20120033848A/ko
Publication of KR20120033848A publication Critical patent/KR20120033848A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 적층 반도체 패키지에 관한 것으로, 배선기판의 캐비티에 다수의 반도체 칩을 다단 적층하는 적층 반도체 패키지를 제공한다. 이를 위한 본 발명은 캐비티가 형성되는 제 1 배선 기판; 상기 캐비티에 다단 적층되는 제 1 반도체 칩 그룹; 상기 캐비티를 밀봉하는 제 1 몰딩부; 및 적어도 하나의 반도체 칩을 포함하고 상기 제 1 배선 기판과 전기적으로 연결되도록 적층되는 상부 패키지;를 포함하는 것을 특징으로 한다. 상기와 같은 구성에 의해 본 발명은 배선기판에 내장되는 반도체 칩의 수를 기존 패키징 공정에 의해 증가시킴으로써, 패키지 전체 두께를 감소시킬 수 있는 효과가 있다.

Description

적층 반도체 패키지{Stacked semiconductor package}
본 발명은 적층 반도체 패키지에 관한 것으로, 특히, 배선기판의 캐비티에 다수의 반도체 칩을 다단 적층하여 배선기판에 내장되는 반도체 칩의 수를 기존 패키징 공정에 의해 증가시켜 패키지 전체 두께를 감소시킬 수 있는 적층 반도체 패키지에 관한 것이다.
최근의 반도체 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 반도체 패키지 기술은 반도체 패키지 내에 복수의 반도체 칩을 실장하는 다양한 패키징 기술이 연구되어 왔다.
이와 같은 반도체 패키지는 용량의 증가를 위하여 적층되는 반도체 칩의 수가 증가되고 있으나 반도체 칩을 단순 적층하는 경우에는 적층 수가 증가할수록 패키지 전체 두께가 증가하므로 제품의 경박단소화를 달성하지 못하는 경향이 있다. 이를 해결하기 위하여 반도체 패키지의 용량을 증가시키면서도 패키지 전체의 두께는 축소될 것이 요구되고 있다.
이에 대한 해결책으로서 하부에 적층되는 패키지의 경우 배선 기판(PCB) 내부에 반도체 칩을 내장하는 임베디드(embedded) PCB가 등장하게 되었는데, 이는 적층되는 반도체 칩을 배선 기판 내부에 내장함으로써 그에 대응하는 적층 두께를 감소시키므로 전제 패키지의 두께를 감소시킬 수 있다.
또한, 반도체 칩이 배선 기판 내부에 내장됨으로써 해당 반도체에 대한 배선이 배선 기판의 내부배선으로 대체될 수 있어 전체적인 배선이 단순화되고 짧아짐으로써 제품 성능이 향상될 수 있다.
그러나, 이와 같은 종래의 임베디드 PCB를 이용한 반도체 패키지는 다층으로 이루어진 배선기판을 적층 형성한 후에 배선기판의 상면과 하면을 연결하는 관통홀 또는 중간층 사이의 상하면을 연결하는 관통홀을 형성하기 때문에 정밀한 작업이 요구되어 제조 공정이 복잡하며, 내장되는 반도체 칩의 수가 제한적인 문제점이 있다.
상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 기존의 패키징 공정을 이용하여 배선기판 내에 내장되는 반도체 칩의 수를 증가시킬 수 있는 적층 반도체 패키지를 제공하고자 한다.
위와 같은 과제를 해결하기 위한 본 발명은 캐비티가 형성되는 제 1 배선 기판; 상기 캐비티에 다단 적층되는 제 1 반도체 칩 그룹; 상기 캐비티를 밀봉하는 제 1 몰딩부; 및 적어도 하나의 반도체 칩을 포함하고 상기 제 1 배선 기판과 전기적으로 연결되도록 적층되는 상부 패키지;를 포함하는 것을 특징으로 한다.
바람직하게는 상기 제 1 반도체 칩 그룹은 상기 제 1 배선 기판 상에 플립칩 본딩되는 제 1 반도체 칩과, 상기 제 1 반도체 칩 상에 페이스-업(face-up)으로 적층되는 제 2 반도체 칩을 포함할 수 있다.
바람직하게는 상기 제 1 반도체 칩 그룹은 상기 제 1 배선 기판 상에 페이스-업으로 적층되는 제 1 반도체 칩과, 상기 제 1 반도체 칩 상에 플립칩 본딩되는 제 2 반도체 칩을 포함할 수 있다.
바람직하게는 상기 제 2 반도체 칩은 상면에 재배선층이 형성될 수 있다.
바람직하게는 상기 페이스-업으로 적층되는 반도체 칩은 상기 제 1 배선 기판과 본딩 와이어를 통하여 전기적으로 연결될 수 있다.
바람직하게는 상기 몰딩부는 상기 제 1 배선 기판의 상면으로 돌출되도록 형성될 수 있다.
바람직하게는 상기 제 1 배선 기판에 내장되는 수동 소자를 추가로 포함할 수 있다.
바람직하게는 상기 상부 패키지는 제 2 배선 기판과, 상기 제 2 배선 기판 상에 적층되는 상기 적어도 하나의 반도체 칩과, 상기 적어도 하나의 반도체 칩을 밀봉하는 제 2 몰딩부를 포함할 수 있다.
본 발명에 따른 적층 반도체 패키지는 배선기판의 캐비티에 다수의 반도체 칩을 다단 적층하여 배선기판에 내장되는 반도체 칩의 수를 기존 패키징 공정에 의해 증가시킴으로써, 패키지 전체 두께를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 제 1 실시예에 따른 적층 반도체 패키지의 단면도이고,
도 2는 본 발명의 일 실시예에 따른 적층 반도체 패키지 제조 과정을 나타낸 단면도이며,
도 3은 본 발명의 제 2 실시예에 따른 적층 반도체 패키지의 단면도이고,
도 4는 본 발명의 제 3 실시예에 따른 적층 반도체 패키지의 단면도이다.
이하, 본 발명을 바람직한 실시예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되는 것은 아니다.
먼저, 도 1을 참조하여 본 발명의 제 1 실시예에 따른 적층 반도체 패키지를 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 적층 반도체 패키지의 단면도이다.
적층 반도체 패키지(10)는 PoP(Package-on-Package) 패키지의 변형예로서, 다수의 반도체 칩이 다단 적층되는 제 1 반도체 칩 그룹이 내장된 임베디드 기판(100)과 임베디드 기판(100) 상에 적층되며 적어도 하나의 반도체 칩으로 이루어진 제 2 반도체 칩 그룹(220)이 실장된 상부 패키지(200)를 포함한다.
임베디드 기판(100)은 중앙부에 캐비티(118)가 형성된 제 1 배선기판(110)과, 캐비티(118)에 실장되는 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)이 적층되는 제 1 반도체 칩 그룹을 포함한다.
제 1 배선기판(110)은 상부 패키지(200)와 연결되기 위한 제 1 배선단자(112)가 형성되는 상측 배선기판(110a)과, 제 1 솔더볼(160)을 통하여 외부와 접속하기 위한 제 1 외부단자(116)가 형성되는 하측 배선기판(110c)과, 상측 배선기판(110a)과 하측 배선기판(110c) 사이에 배치되며 제 1 비어홀(114)을 통하여 전기적으로 연결되는 중간 배선기판(110b)을 포함하는 다층 인쇄회로 기판이다.
여기서, 제 1 비어홀(114)은 상측 배선기판(110a), 중간 배선기판(110b) 및 하측 배선기판(110c) 사이를 관통하는 홀로 이루어지며 홀 내부는 도전성 페이스트가 충전된다.
또한, 제 1 배선기판(110)은 그 중앙부에 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)을 포함하는 제 1 반도체 칩 그룹을 실장하기 위한 캐비티(118)가 형성되는데, 이러한 캐비티(118)는 다단 적층되는 제 1 반도체 칩 그룹의 실장공간을 충분히 확보하기 위하여 상측 배선기판(110a)로부터 하측 배선기판(110c)까지의 깊이로 형성된다.
제 1 반도체 칩 그룹은 캐비티(118)에 다단 적층되며, 가장 하단에 실장되는 제 1 반도체 칩(120)과, 제 1 반도체 칩(120) 상에 적층되는 제 2 반도체 칩(130)을 포함한다.
제 1 반도체 칩(120)은 제 1 배선기판(110)의 하측 배선기판(110c) 상에 솔더볼(122)을 통하여 플립칩 본딩(flip-chip) 본딩된다. 즉, 제 1 반도체 칩(120)은 페이스-다운(face-down)으로 하측 배선기판(110c) 상에 적층되는데, 칩 패드가 솔더볼(122)을 통하여 하측 배선 기판(110c)의 제 1 외부단자(116)와 전기적으로 연결된다.
제 2 반도체 칩(130)은 제 1 반도체 칩(120) 상에 페이스-업(face-up)으로 적층되며, 칩패드가 제 1 본딩 와이어(132)를 통하여 제 1 배선기판(110)의 제 1 외부단자(116)와 전기적으로 연결된다.
이러한 제 2 반도체 칩(130)의 하면은 제 1 접착층(134)이 형성된다. 여기서, 제 1 접착층(134)은 액상 또는 필름 형태로 이루어질 수 있다.
도 1에서는 제 1 반도체 칩(120)이 제 2 반도체 칩(130)보다 큰 경우를 예로 하였지만, 플립칩 본딩된 제 1 반도체 칩(120) 상에 제 1 접착층(134)을 통하여 적층되는 제 2 반도체 칩(130)은 제 1 반도체 칩(120)과 동일 크기이거나 보다 큰 것일 수 있다.
본 실시예에서는 제 1 반도체 칩(120)이 베어(bare) 상태로 적층되는 것으로 설명하였지만, 제 1 배선기판(110) 내부의 배선의 복잡성을 해소하기 위하여 칩 패드의 위치가 변경되도록 제 1 반도체 칩(120) 상에 재배선층을 형성할 수도 있다.
제 1 몰딩부(140)는 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)이 실장된 캐비티(118)를 밀봉하는데, 제 1 배선기판(110)의 상측 배선기판(110a)의 상면과 동일한 높이까지 밀봉된다.
수동소자(150)는 제 1 배선기판(110) 내부의 일층에 형성되는데, 예를 들면, 중간 배선기판(110b)에 실장 또는 내장된다. 이러한 수동소자(150)는 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)과 관련된 저항(R), 인덕터(L), 커패시터(C)일 수 있다.
상부 패키지(200)는 제 1 배선기판(110)과 전기적으로 연결되도록 적층되는데, 배선이 형성되는 제 2 배선기판(210)과, 제 2 배선기판(210)에 실장되는 제 2 반도체 칩 그룹(220)과, 제 2 배선기판(210)의 상면 전체를 몰딩하는 몰딩부(240)를 포함한다.
제 2 배선기판(210)은 제 2 반도체 칩 그룹(220)과 전기적으로 연결되는 제 2 배선단자(212)와, 제 2 배선단자(212)와 제 2 외부단자(216)를 전기적으로 연결하는 제 2 비어홀(214)과, 제 2 솔더볼(230)을 통하여 제 1 배선기판(110)과 접속하기 위한 제 2 외부단자(216)를 포함한다. 여기서, 제 2 비어홀(214)은 제 2 배선단자(212)와 제 2 외부단자(216)를 관통하는 홀로 이루어지며 홀 내부는 도전성 페이스트가 충전된다.
제 2 반도체 칩 그룹(220)은 다수의 반도체 칩이 다단 적층되는데, 제 2 배선기판(210)에 페이스-업의 계단 형태로 적층되며 제 2 칩 패드(222) 및 본딩 와이어(226)를 통하여 제 2 배선기판(210)에 전기적으로 연결된다.
본 실시예에서는 제 2 반도체 칩 그룹(220)이, 도 1에 도시된 바와 같이, 계단형태로 다수 적층되는 멀티칩인 것으로 설명하였으나, 이에 제한되지 않고 상부 패키지(200)가 단일 패키지로서 단일칩 또는 3단 이상으로 임의의 형태로 적층될 수도 있다.
몰딩부(240)는 제 2 반도체 칩 그룹(220) 및 본딩 와이어(226)를 외부의 영향으로부터 보호하기 위하여 제 2 반도체 칩(220)을 완전히 덮도록 몰딩된다.
이와 같은 구성에 의해 적층 반도체 패키지(10)는 기존 패키징 공정을 이용하여 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)으로 이루어진 제 1 반도체 칩 그룹을 제 1 배선기판(110)에 내장시켜 패키지 전체 두께를 경감시킬 수 있다.
이하, 도 2를 참조하여 본 발명의 제 1 실시예에 따른 적층 반도체 패키지의 제조 방법을 설명한다.
도 2는 본 발명의 일 실시예에 따른 적층 반도체 패키지 제조 과정을 나타낸 단면도이다.
적층 반도체 패키지(10)의 제조 방법은 제 1 배선기판(110)을 준비하는 단계와, 제 1 배선기판(110)의 중앙부에 캐비티(118)를 형성하는 단계와, 캐비티(118)에 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)을 다단 적층하는 단계와, 제 2 반도체 칩 그룹(220)을 포함하는 상부 패키지(200)를 제 1 배선기판(110)과 전기적으로 연결되도록 적층하는 단계를 포함한다.
보다 상세하게는, 도 2a에 도시된 바와 같이, 제 1 배선기판(110)의 중간 배선기판(110b)에 캐비티 또는 관통홀을 형성하고 이러한 캐비티 또는 관통홀에 수동소자(150)를 삽입한 후, 제 1 배선단자(112) 및 제 1 비어홀(114)이 형성되는 상측 배선기판(110a)과, 제 1 외부단자(116) 및 제 1 비어홀(114)이 형성되는 하측 배선기판(110c)을 빌드업(build-up)하여 제 1 배선기판(110)을 형성한다.
여기서, 수동소자(150)를 제 1 배선기판(110)에 내장하는 방법은 이에 제한되지 않고, 수동소자(150)를 제 1 배선기판(110)에 내장할 수 있는 다양한 형태의 제조 방법을 포함한다.
도 2b에 도시된 바와 같이, 제 1 배선기판(110)의 중앙부에 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)을 포함하는 제 1 반도체 칩 그룹을 실장하기 위한 캐비티(118)를 형성한다.
여기서, 제 1 배선기판(110)에 형성되는 캐비티(118)는 다단 적층되는 제 1 반도체 칩 그룹의 실장공간을 충분히 확보하기 위하여 상측 배선기판(110a)로부터 하측 배선기판(110c)까지의 깊이로 형성된다.
도 2c에 도시된 바와 같이, 제 1 반도체 칩 그룹을 캐비티(118)에 다단 적층하는데, 제 1 반도체 칩 그룹중 가장 하단에 실장되는 제 1 반도체 칩(120)을 제 1 배선기판(110)의 하측 배선기판(110c) 상에 솔더볼(122)을 통하여 플립칩 본딩(flip-chip)한다.
이 경우, 제 1 배선기판(110)의 제 1 외부단자(116)에 플럭스(flux)를 도포하거나 솔더 프린팅을 수행한 후에 제 1 반도체 칩(120)을 페이스-다운하여 플립칩 본딩한다.
도 2d에 도시된 바와 같이, 제 2 반도체 칩(130)을 제 1 접착층(134)을 통하여 접착하는데, 제 1 반도체 칩(120)의 상면에 제 1 접착층(134)을 형성한 다음 페이스-업으로 적층한다. 여기서, 제 1 접착층(134)은 액상 또는 필름 형태로 이루어질 수 있다.
이때, 제 1 반도체 칩(120)을 제 1 본딩 와이어(132)를 통하여 제 1 배선기판(110)의 제 1 외부단자(116)와 전기적으로 연결하도록 와이어 본딩한다.
도 2에서는 제 1 반도체 칩(120)이 제 2 반도체 칩(130)보다 큰 경우를 예로 하였지만, 플립칩 본딩된 제 1 반도체 칩(120) 상에 제 1 접착층(134)을 통하여 적층되는 제 2 반도체 칩(130)은 제 1 반도체 칩(120)과 동일 크기이거나 보다 큰 것일 수 있다.
본 실시예에서는 제 1 반도체 칩(120)이 베어(bare) 상태로 적층되는 것으로 설명하였지만, 제 1 배선기판(110) 내부의 배선의 복잡성을 해소하기 위하여 각 칩 패드의 위치를 변경할 수 있으며, 이 경우 제 1 반도체 칩(120) 상에 재배선층을 형성한다.
즉, 제 1 반도체 칩(120)의 상면에 제 1 배선기판(110)의 내부 배선에 따라 재배선층을 형성할 수도 있다.
또한, 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)이 실장된 캐비티(118)를 몰딩하는데, 제 1 배선기판(110)의 상측 배선기판(110a)의 상면과 동일한 높이까지 제 1 몰딩부(140)를 형성한다.
이와 같이 제 1 배선기판(110)에 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)을 포함하는 제 1 반도체 칩 그룹과 수동소자(150)를 내장하여 임베디드 기판(100)을 완성한다.
도 2e에 도시된 바와 같이, 제 2 반도체 칩 그룹(220)을 포함하는 상부 패키지(200)를 제 1 배선기판(110)과 전기적으로 연결되도록 임베디드 기판(100)상에 적층한다.
여기서, 임베디드 기판(100)에 적층되는 상부 패키지(200)는 배선이 형성되는 제 2 배선기판(210)과, 제 2 배선기판(210)에 실장되는 제 2 반도체 칩 그룹(220)과, 제 2 배선기판(210)의 상면 전체를 몰딩하는 몰딩부(240)를 포함한다.
본 실시예에서는 제 2 반도체 칩(220)이, 도 1 및 도 2e에 도시된 바와 같이, 계단형태로 다수 적층되는 멀티칩으로 설명하였으나, 이에 제한되지 않고 상부 패키지(200)가 단일 패키지로서 단일칩 또는 3단 이상으로 임의의 형태로 적층될 수도 있다.
이와 같은 방법에 의해 기존 패키징 공정을 이용하여 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)을 포함하는 제 1 반도체 칩 그룹을 제 1 배선기판(110)에 내장시켜 패키지 전체 두께가 경감된 적층 반도체 패키지(30)를 제조할 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 적층 반도체 패키지의 단면도이고,
본 실시예는 캐비티(118)에 적층되는 제 1 반도체 칩 그룹 및 몰딩부를 제외한 구성이 실시예 1과 동일하므로 여기서는 그 설명을 생략한다.
제 1 반도체 칩 그룹은 캐비티(118)에 3단 적층되며, 가장 하단에 실장되는 제 1 반도체 칩(120)과, 제 1 반도체 칩(120) 상에 적층되는 제 2 반도체 칩(130)과, 제 2 반도체 칩(130) 상에 계단형태로 적층되는 제 3 반도체 칩(330)을 포함한다.
제 3 반도체 칩(330)은 제 2 반도체 칩(130) 상에 페이스-업으로 적층되며, 칩패드가 본딩 와이어(332)를 통하여 제 1 배선기판(110)의 제 1 외부단자(116) 또는 제 2 반도체 칩(130)의 칩패드와 전기적으로 연결된다.
도 3에서는 제 3 반도체 칩(330)이 제 2 반도체 칩(130)보다 작은 경우를 예로 하였지만, 동일 크기의 칩이 평면상으로 90도 회전하여 지그재그 적층될 수도 있다.
제 1 몰딩부(340)는 제 1 반도체 칩(120), 제 2 반도체 칩(130), 및 제 3 반도체 칩(330)을 포함하는 제 1 반도체 칩 그룹이 실장된 캐비티(118)를 밀봉하는데, 3단 적층되는 제 1 반도체 칩 그룹을 완전히 덮도록 제 1 배선기판(110)의 상면으로 돌출 형성된다.
이와 같은 구성에 의해 적층 반도체 패키지(30)는 기존 패키징 공정을 이용하여 제 1 반도체 칩(120), 제 2 반도체 칩(130) 및 제 3 반도체 칩(330)으로 이루어진 제 1 반도체 칩 그룹을 제 1 배선기판(110)에 내장시켜 패키지 전체 두께를 경감시킬 수 있다.
이와 같이 3단 적층된 제 1 반도체 칩 그룹이 임베디드 기판(100)에 내장된 적층 반도체 패키지(30)의 제조 방법은 도 2를 참조하여 상술한 바와 같으며, 다만, 제 1 반도체 칩 그룹 적층 및 몰딩 단계에서, 제 3 반도체 칩(330)을 3단 적층하고, 제 1 몰딩부(340)를 제 1 배선기판(110)의 상면으로 돌출되도록 형성한다.
보다 구체적으로 설명하면, 2단 적층된 제 2 반도체 칩(130) 상에 제 3 반도체 칩(330)을 페이스-업으로 적층하고, 본딩 와이어(332)를 통하여 제 1 배선기판(110)의 제 1 외부단자(116) 또는 제 2 반도체 칩(130)의 칩패드와 전기적으로 연결되도록 와이어 본딩한다.
도 3에서는 제 3 반도체 칩(330)이 제 2 반도체 칩(130)보다 작은 경우를 예로 하였지만, 동일 크기의 칩을 평면상으로 90도 회전하여 지그재그 적층할 수도 있다.
또한, 제 1 반도체 칩(120), 제 2 반도체 칩(130) 및 제 3 반도체 칩(330)이 실장된 캐비티(118)를 몰딩하는데, 3단 적층되는 제 1 반도체 칩 그룹을 완전히 덮기 위하여 제 1 배선기판(110)의 상면으로 돌출되도록 제 1 몰딩부(140)를 형성한다.
이와 같은 방법에 의해 기존 패키징 공정을 이용하여 제 1 반도체 칩(120), 제 2 반도체 칩(130) 및 제 3 반도체 칩(330)으로 이루어진 제 1 반도체 칩 그룹을 제 1 배선기판(110)에 내장시켜 패키지 전체 두께가 경감된 적층 반도체 패키지(30)를 제조할 수 있다.
도 4는 본 발명의 제 3 실시예에 따른 적층 반도체 패키지의 단면도이다.
본 실시예는 캐비티(118)에 적층되는 제 1 반도체 칩 그룹을 제외한 구성이 실시예 1과 동일하므로 여기서는 그 설명을 생략한다.
제 1 반도체 칩 그룹은 캐비티(118)에 다단 적층되며, 가장 하단에 실장되는 제 1 반도체 칩(420)과, 제 1 반도체 칩(420) 상에 적층되는 제 2 반도체 칩(430)을 포함한다.
제 1 반도체 칩(420)은 제 1 배선기판(110)의 하측 배선기판(110c) 상에 페이스-업으로 적층되며, 칩패드가 제 1 본딩 와이어(132)를 통하여 제 1 배선기판(110)의 제 1 외부단자(116)와 전기적으로 연결된다.
이러한 제 1 반도체 칩(420)의 하면은 제 1 접착층(224)이 형성된다. 여기서, 제 1 접착층(224)은 액상 또는 필름 형태로 이루어질 수 있다.
제 2 반도체 칩(430)은 제 1 반도체 칩(420) 상에 솔더볼(432)을 통하여 플립칩 본딩 본딩된다. 즉, 제 2 반도체 칩(430)은 페이스-다운으로 제 1 반도체 칩(420) 상에 적층되는데, 칩 패드가 솔더볼(432)을 통하여 제 1 반도체 칩(420)과 전기적으로 연결된다.
본 실시예에서는 제 2 반도체 칩(430)이 베어(bare) 상태로 적층되는 것으로 설명하였지만, 제 1 반도체 칩(420) 상에 용이하게 적층하고 배선의 복잡성을 해소하기 위하기 위하여 칩 패드의 위치가 변경되도록 제 2 반도체 칩(430) 상에 재배선층을 형성할 수도 있다.
이와 같은 구성에 의해 적층 반도체 패키지(40)는 기존 패키징 공정을 이용하여 제 1 반도체 칩(420) 및 제 2 반도체 칩(430)으로 이루어진 제 1 반도체 칩 그룹을 제 1 배선기판(110)에 내장시켜 패키지 전체 두께를 경감시킬 수 있다.
이와 같이 2단 적층된 제 1 반도체 칩 그룹이 임베디드 기판(100)에 내장된 적층 반도체 패키지(40)의 제조 방법은 도 2를 참조하여 상술한 바와 같으며, 다만, 제 1 반도체 칩 그룹의 실장 단계에서 제 1 반도체 칩(420)을 제 1 접착층(424)을 페이스-다운으로 제 1 배선기판(110)의 하측 배선기판(110c)에 실장하고 제 1 반도체 칩(420) 상에 제 2 반도체 칩(430)을 플립칩 본딩한다.
보다 구체적으로 설명하면, 제 1 반도체 칩 그룹을 캐비티(118)에 다단 적층하는데, 제 1 반도체 칩 그룹중 가장 하단에 실장되는 제 1 반도체 칩(420)을 제 1 배선기판(110)의 하측 배선기판(110c) 상에 제 1 접착층(424)을 통하여 접착한다. 즉, 제 1 배선기판(110)의 하측 배선기판(110a)의 상면에 제 1 접착층(424)을 형성한 다음 페이스-업으로 적층한다. 여기서, 제 1 접착층(424)은 액상 또는 필름 형태로 이루어질 수 있다.
이때, 제 1 반도체 칩(420)을 제 1 본딩 와이어(422)를 통하여 제 1 배선기판(110)의 제 1 외부단자(116)와 전기적으로 연결하도록 와이어 본딩한다.
다음으로, 제 1 반도체 칩(420) 상에 제 2 반도체 칩(430)을 솔더볼(122)을 통하여 플립칩 본딩한다. 이 경우, 제 1 반도체 칩(420)의 칩 패드에 플럭스를 도포하거나 솔더 프린팅을 수행한 후에 제 2 반도체 칩(430)을 페이스-다운하여 플립칩 본딩한다.
본 실시예에서는 제 1 반도체 칩(430)이 베어 상태로 적층되는 것으로 설명하였지만, 제 1 반도체 칩(420) 상에 용이하게 적층하고 배선의 복잡성을 해소하기 위하여 칩 패드의 위치를 변경할 수 있으며, 이 경우 제 2 반도체 칩(430) 상에 재배선층을 형성한다.
즉, 제 2 반도체 칩(430)의 상면에 제 1 반도체 칩(420)과의 연결형태에 따라 재배선층을 형성할 수도 있다.
이와 같은 방법에 의해 기존 패키징 공정을 이용하여 제 1 반도체 칩(420) 및 제 2 반도체 칩(430)을 포함하는 제 1 반도체 칩 그룹을 제 1 배선기판(110)에 내장시켜 패키지 전체 두께가 경감된 적층 반도체 패키지(40)를 제조할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허 청구 범위에 속하는 것은 당연하다.
10 : 적층 반도체 패키지 100 : 임베디드 기판
110 : 제 1 배선기판 112 : 제 1 배선단자
114 : 제 1 비어홀 116 : 제 1 외부단자
118 : 캐비티 120 : 제 1 반도체 칩
122 : 솔더볼 130 : 제 2 반도체 칩
132 : 제 1 본딩 와이어 134 : 제 1 접착층
140 : 제 1 몰딩부 150 : 수동소자
160 : 제 1 솔더볼 200 : 상부 패키지
210 : 제 2 배선기판 212 : 제 2 배선단자
214 : 제 2 비어홀 216 : 제 2 외부단자
220 : 제 2 반도체 칩 그룹 222 : 제 2 칩 패드
224 : 제 2 접착층 226 : 제 2 본딩 와이어
230 : 제 2 솔더볼 240 : 제 2 몰딩부
330 : 제 3 반도체 칩

Claims (8)

  1. 캐비티가 형성되는 제 1 배선 기판;
    상기 캐비티에 다단 적층되는 제 1 반도체 칩 그룹;
    상기 캐비티를 밀봉하는 제 1 몰딩부; 및
    적어도 하나의 반도체 칩을 포함하고 상기 제 1 배선 기판과 전기적으로 연결되도록 적층되는 상부 패키지;를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 칩 그룹은 상기 제 1 배선 기판 상에 플립칩 본딩되는 제 1 반도체 칩과, 상기 제 1 반도체 칩 상에 페이스-업(face-up)으로 적층되는 제 2 반도체 칩을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 칩 그룹은 상기 제 1 배선 기판 상에 페이스-업으로 적층되는 제 1 반도체 칩과, 상기 제 1 반도체 칩 상에 플립칩 본딩되는 제 2 반도체 칩을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제 2 반도체 칩은 상면에 재배선층이 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 페이스-업으로 적층되는 반도체 칩은 상기 제 1 배선 기판과 본딩 와이어를 통하여 전기적으로 연결되는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 몰딩부는 상기 제 1 배선 기판의 상면으로 돌출되도록 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 배선 기판에 내장되는 수동 소자를 추가로 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 상부 패키지는 제 2 배선 기판과, 상기 제 2 배선 기판 상에 적층되는 상기 적어도 하나의 반도체 칩과, 상기 적어도 하나의 반도체 칩을 밀봉하는 제 2 몰딩부를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
KR1020100095578A 2010-09-30 2010-09-30 적층 반도체 패키지 KR20120033848A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100095578A KR20120033848A (ko) 2010-09-30 2010-09-30 적층 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100095578A KR20120033848A (ko) 2010-09-30 2010-09-30 적층 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20120033848A true KR20120033848A (ko) 2012-04-09

Family

ID=46136521

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100095578A KR20120033848A (ko) 2010-09-30 2010-09-30 적층 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20120033848A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180102972A (ko) * 2017-03-08 2018-09-18 삼성전기주식회사 팬-아웃 반도체 패키지 및 이를 포함하는 패키지 온 패키지 장치
US11842977B2 (en) 2020-12-29 2023-12-12 Samsung Electronics Co., Ltd. Semiconductor package

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180102972A (ko) * 2017-03-08 2018-09-18 삼성전기주식회사 팬-아웃 반도체 패키지 및 이를 포함하는 패키지 온 패키지 장치
US11842977B2 (en) 2020-12-29 2023-12-12 Samsung Electronics Co., Ltd. Semiconductor package

Similar Documents

Publication Publication Date Title
KR101190920B1 (ko) 적층 반도체 패키지 및 그 제조 방법
US7582963B2 (en) Vertically integrated system-in-a-package
US7242081B1 (en) Stacked package structure
JP2005203776A (ja) マルチチップパッケージ、これに使われる半導体装置及びその製造方法
KR20110124063A (ko) 적층형 반도체 패키지
US20170040292A1 (en) Semiconductor package, semiconductor device using the same and manufacturing method thereof
US7652361B1 (en) Land patterns for a semiconductor stacking structure and method therefor
TWI416700B (zh) 晶片堆疊封裝結構及其製造方法
KR20110105159A (ko) 적층 반도체 패키지 및 그 형성방법
US10741499B2 (en) System-level packaging structures
KR101185457B1 (ko) 적층형 반도체 패키지 및 그 제조 방법
KR101123799B1 (ko) 반도체 패키지 및 그 제조방법
CN109427725B (zh) 中介基板及其制法
KR20120033848A (ko) 적층 반도체 패키지
KR20110124061A (ko) 적층형 반도체 패키지
KR101185858B1 (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
KR20120126365A (ko) 유닛 패키지 및 이를 갖는 스택 패키지
KR101046251B1 (ko) 적층형 반도체 패키지
KR20120040038A (ko) 적층 반도체 패키지 및 그 제조 방법
US20090039493A1 (en) Packaging substrate and application thereof
KR102029804B1 (ko) 패키지 온 패키지형 반도체 패키지 및 그 제조 방법
KR20120072393A (ko) 적층형 반도체 패키지
KR20120033843A (ko) 적층 반도체 패키지 및 그 제조 방법
KR101096441B1 (ko) 박형 패키지 및 이를 이용한 멀티 패키지
KR100907730B1 (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid