KR20120072393A - 적층형 반도체 패키지 - Google Patents

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KR20120072393A
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Abstract

본 발명은 적층형 반도체 패키지에 관한 것으로, 리드 프레임의 패들 상에 기판을 실장하고 기판 상에 다수의 반도체 다이 또는 다수의 반도체 패키지를 적층하는 적층형 반도체 패키지를 제공한다. 이를 위한 본 발명은 패들과 상기 패들의 양측에 이격 배치된 리드로 이루어진 리드 프레임; 상기 패들 상에 접착층을 통하여 적층되며 다수의 도전성 패턴이 형성되는 기판; 상기 기판 상에 적층되는 다수의 반도체 다이; 상기 기판 상에 실장되는 수동 소자; 상기 다수의 반도체 다이와 상기 기판을 전기적으로 연결하는 제 1 도전성 와이어; 상기 기판과 상기 리드를 전기적으로 연결하는 제 2 도전성 와이어; 및 상기 다수의 반도체 다이를 보호하도록 상기 기판 및 상기 리드 프레임의 상면에 형성되는 몰딩부;를 포함하는 것을 특징으로 한다. 상기와 같은 구성에 의해 본 발명은 QFN 패키지 구조를 이용하면서도 다수의 반도체 다이를 고밀도로 적층할 수 있고, 적층되는 반도체 다이의 수에 비하여 I/O핀을 최소화할 수 있으며, 별도의 방열수단을 구비하지 않고도 열방출 효율이 우수한 효과가 있다.

Description

적층형 반도체 패키지{Stacked semiconductor Package}
본 발명은 적층형 반도체 패키지에 관한 것으로, 특히, 리드 프레임의 패들 상에 기판을 실장하고 기판 상에 다수의 반도체 다이 또는 다수의 반도체 패키지를 적층하는 적층형 반도체 패키지에 관한 것이다.
최근의 반도체 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 반도체 패키지 기술은 반도체 패키지 내에 복수의 반도체 칩을 실장하는 다양한 패키징 기술이 연구되어 왔다.
이와 같은 반도체 패키지는 용량의 증가를 위하여 적층되는 반도체 다이의 수가 증가되고 있으나 반도체 다이를 단순 적층하는 경우에는 적층 수가 증가할수록 패키지 전체 두께가 증가하므로 제품의 경박단소화를 달성하지 못하는 경향이 있다. 이를 해결하기 위하여 반도체 패키지의 용량을 증가시키면서도 패키지 전체의 두께는 축소될 것이 요구되고 있다.
한편, 용량의 증가에 따라 반도체 다이로부터 발생하는 열량도 증가하여 방열 수단에 대한 개발도 진행되고 있으며, 이에 대한 한가지 방법으로서 QFN(Quad Flat Non-leaded package) 및 QFP(Quid flat package) 패키지가 알려져 있다(이하, QFN로 총칭함). 이러한 QFN 패키지는 반도체 다이로부터 발생되는 열을 방열하는 성능이 우수하고, 짧은 신호전달 경로로 인해 여타의 패키지에 대해 향상된 성능을 제공한다.
그러나, 이와 같은 종래의 QFN 패키지는 반도체 패키지의 대용량화 및 고밀도화에 따라서 더 작은 면적에 더 많은 I/O 핀이 요구되는 문제점이 있다.
상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 QFN 패키지 구조를 이용하면서도 대용량화 및 고밀도화의 구현이 가능한 적층형 반도체 패키지를 제공하고자 한다.
위와 같은 과제를 해결하기 위한 본 발명은 패들과 상기 패들의 양측에 이격 배치된 리드로 이루어진 리드 프레임; 상기 패들 상에 접착층을 통하여 적층되며 다수의 도전성 패턴이 형성되는 기판; 상기 기판 상에 적층되는 다수의 반도체 다이; 상기 기판 상에 실장되는 수동 소자; 상기 다수의 반도체 다이와 상기 기판을 전기적으로 연결하는 제 1 도전성 와이어; 상기 기판과 상기 리드를 전기적으로 연결하는 제 2 도전성 와이어; 및 상기 다수의 반도체 다이를 보호하도록 상기 기판 및 상기 리드 프레임의 상면에 형성되는 몰딩부;를 포함하는 것을 특징으로 한다.
바람직하게는 상기 다수의 반도체 다이는 상기 기판 상에 수직 정렬되도록 적층될 수 있다.
바람직하게는 상기 다수의 반도체 다이는 상기 기판 상에 다이 패드가 노출되도록 지그재그로 적층될 수 있다.
바람직하게는 상기 다수의 반도체 다이는 상기 기판 상에 다이 패드가 노출되도록 계단식으로 적층될 수 있다.
바람직하게는 상기 다수의 반도체 다이 중 일부는 반대방향으로 적층될 수 있다.
바람직하게는 상기 다수의 반도체 다이는 제 3 도전성 와이어를 통하여 상호간에 전기적으로 연결될 수 있다.
본 발명의 다른 양태에 따른 적층형 반도체 패키지는 패들과 상기 패들의 양측에 이격 배치된 리드로 이루어진 리드 프레임; 상기 패들 상에 적층되는 다수의 반도체 패키지; 상기 다수의 반도체 패키지중 최하단 반도체 패키지의 기판과 상기 리드를 전기적으로 연결하는 제 1 도전성 와이어; 및 상기 다수의 반도체 패키지를 보호하도록 상기 리드 프레임 상부에 형성되는 몰딩부;를 포함하며, 상기 다수의 반도체 패키지는 제 1 도전성 볼을 통하여 적층되고, 상기 최하단 반도체 패키지의 기판은 상기 패들 상에 접착층을 통하여 적층되며 다수의 도전성 패턴이 형성되는 것을 특징으로 한다.
본 발명은 상기 다수의 반도체 패키지와 상기 리드를 전기적으로 연결하는 제 2 도전성 와이어를 추가로 포함할 수 있다.
바람직하게는 상기 다수의 반도체 패키지 각각은 다수의 도전성 패턴이 형성되는 기판, 상기 기판 상에 페이스-업으로 적층되는 반도체 다이, 상기 반도체 다이와 상기 기판을 전기적으로 연결하는 제 2 도전성 와이어 및 상기 반도체 다이를 보호하도록 상기 기판 상면에 형성되는 내부 몰딩부를 포함할 수 있다.
바람직하게는 상기 다수의 반도체 패키지 각각은 다수의 도전성 패턴이 형성되는 기판, 상기 기판 상에 페이스-다운으로 플립칩(flip-chip) 적층되는 반도체 다이, 상기 반도체 다이의 하면에 충진되는 언더필, 및 상기 반도체 다이와 상기 기판을 전기적으로 연결하는 제 2 도전성 볼을 포함할 수 있다.
본 발명에 따른 적층형 반도체 패키지는 리드 프레임의 패들에 기판을 실장하고 기판 상에 다수의 반도체 다이를 적층하고 이와 관련된 회로를 구성함으로써 QFN 패키지 구조를 이용하면서도 다수의 반도체 다이를 고밀도로 적층할 수 있는 효과가 있다.
또한 본 발명은 다수의 반도체 다이와 관련된 수동 소자를 패들에 실장되는 기판에 적층하고 다수의 반도체 다이 사이를 도전성 와이어 또는 도전성 패턴에 의해 연결함으로써 적층되는 반도체 다이의 수에 비하여 I/O핀을 최소화할 수 있다.
또한 본 발명은 다수의 반도체 다이가 실장된 기판을 리드 프레임의 패들 상에 적층함으로써, 별도의 방열수단을 구비하지 않고도 열방출 효율이 우수한 효과가 있다.
도 1은 본 발명의 제 1 실시예에 따른 적층형 반도체 패키지의 단면도이고,
도 2는 본 발명의 제 2 실시예에 따른 적층형 반도체 패키지의 단면도이며,
도 3은 본 발명의 제 3 실시예에 따른 적층형 반도체 패키지의 단면도이고,
도 4는 본 발명의 제 4 실시예에 따른 적층형 반도체 패키지의 단면도이며,
도 5는 본 발명의 제 5 실시예에 따른 적층형 반도체 패키지의 단면도이다.
이하, 본 발명을 바람직한 실시예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되는 것은 아니다.
먼저, 도 1을 참조하여 본 발명의 한 실시예에 따른 적층형 반도체 패키지를 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 적층형 반도체 패키지의 단면도이다.
적층형 반도체 패키지(10)는 패들(110) 및 리드(120)로 이루어진 리드 프레임, 패들(110)에 적층되는 기판(130), 기판(130) 상에 적층되는 다수의 반도체 다이(140), 기판(130) 상에 실장되는 수동 소자(150), 및 다수의 반도체 다이(140)를 보호하도록 형성되는 몰딩부(160)를 포함한다.
이러한 적층형 반도체 패키지(10)는 QFN 패키지 내에 수동 소자를 포함하는 SiP(System in Package)를 적층하는 구성으로 이루어진다.
리드 프레임은 QFN 패키지에서 다수의 반도체 다이(140)를 실장하기 위한 것이며, 적층형 반도체 패키지(10)의 저면 중앙에 형성되고, 기판(130)이 적층되는 패들(110) 및 패들(110)의 양측에 이격 배치된 리드(120)를 포함한다.
기판(130)은 패들(110) 상에 접착층(132)을 통하여 적층되며, 패들(110)의 길이와 동일하거나 작은 길이로 형성된다. 여기서, 접착층(132)은 에폭시계, 실리콘계, 아크릴계 접착제 및 양면 테이프 중 어느 하나로 이루어진다.
또한 기판(130)은 다수의 도전성 패턴이 형성되는데, 리드(120)와 전기적으로 연결하기 위한 제 1 본딩 패드(134) 및 다수의 반도체 다이(140)와 전기적으로 연결하기 위한 제 2 본딩 패드(138)가 상면에 형성된다. 또한 기판(130)은 그 상면에 제 1 본딩 패드(134) 및 제 2 본딩 패드(138)를 연결하기 위한 도전성 패턴이 형성되며, 다층으로 형성될 수 있는데, 이 경우, 회로 배선에 따라 제 1 본딩 패드(134) 및 제 2 본딩 패드(138)를 전기적으로 연결하기 위한 도전성 패턴이 내부에 형성된다. 제 1 본딩 패드(134)는 리드(120)와 근접하도록 기판(130)의 양측에 형성되며 제 2 본딩 패드(138)는 제 1 본딩 패드(134)의 내측으로 형성된다.
이러한 기판(130)은 QFN 패키지에서 다수의 반도체 다이(140)를 적층하는 경우, 리드 프레임의 리드(120)에 해당하는 I/O 핀의 수를 최소화하기 위한 것으로, 제 1 도전성 와이어(136)를 통하여 리드(120)와 전기적으로 연결된다. 즉, 기판(130)에 적층되는 반도체 다이(140)의 수가 증가함에 따라 입출력 단자 또는 관련 회로도 증가하는데, 반도체 다이(140) 사이의 회로 또는 수동 소자(150)와 같은 관련 회로를 기판(130)을 통하여 구성함으로써 최소한의 입출력 단자만이 리드(120)와 연결된다.
다수의 반도체 다이(140)는 기판 상에 수직 정렬되도록 적층되는데, 각 반도체 다이(140)는 기판(130) 또는 하부의 반도체 다이(140) 상에 접착층(142)을 통하여 적층된다. 여기서, 접착층(142)은 다이 패드(144)에 연결되는 제 2 도전성 와이어(146)의 루프 높이가 확보되도록 일정한 두께로 형성되며, 예를 들면, 액상 또는 필름 형태로 이루어질 수 있다. 또한 반도체 다이(140)는 상면의 양측에 다이 패드(144)가 형성되며, 이러한 다이 패드(144)는 제 2 도전성 와이어(146)를 통하여 기판(130)의 제 2 본딩 패드(138)에 연결된다.
수동 소자(150)는 기판(130) 상에 실장되며, 반도체 다이(140)의 주변에 실장되는 것이 바람직하고, 예를 들면, 저항(R), 인덕터(L), 커패시터(C) 등이며, 이는 종래의 경우 적층형 반도체 패키지(10)의 외부에 형성되며 다수의 반도체 다이(140)와 관련된 회로를 구성하는 것이나, QFN 패키지의 I/O 핀의 수를 최소화하기 위하여 적층형 반도체 패키지(10) 내부의 기판(130)에 실장된다.
본 실시예에서는 수동 소자(150)가 기판(130) 상에 실장되는 것으로 설명하였으나, 이에 제한되지 않고, 예를 들면, 수동 소자(150)가 기판(130) 내에 실장되는 임베디드 기판을 사용할 수도 있다.
몰딩부(160)는 다수의 반도체 다이(140), 제 1 도전성 와이어(136) 및 제 2 도전성 와이어(146)를 보호하도록 기판(130) 및 리드(120)의 상면에 형성된다.
이와 같은 구성에 의해 적층형 반도체 패키지(10)는 QFN 패키지 구조를 이용하면서도 다수의 반도체 다이를 고밀도로 적층할 수 있고, 별도의 방열수단을 구비하지 않고도 열방출 효율이 우수하며, 적층되는 반도체 다이의 수에 비하여 I/O핀을 최소화할 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 적층형 반도체 패키지의 단면도이다.
본 실시예는 기판(130)에 실장되는 다수의 반도체 다이(240,250)를 제외한 구성이 제 1 실시예와 동일하므로 여기서는 그 구체적인 설명은 생략한다.
적층형 반도체 패키지(20)는 기판(130) 상에 다이 패드(244,254)가 노출되도록 계단식으로 적층되는 다수의 반도체 다이(240,250)를 포함하는데, 반도체 다이(240)는 기판(130) 상에서 일측방향으로 계단식 적층되며, 반도체 다이(250)는 반도체 다이(240)와 반대 방향으로 계단식 적층된다.
반도체 다이(240)는 기판(130) 또는 하층 반도체 다이(240) 상에 접착층(342)을 통하여 적층되는데, 하층 반도체 다이(240)의 다이 패드(244)가 노출되도록 일측으로 이동된 위치에 적층된다. 여기서 접착층(242)은 에폭시계, 실리콘계, 아크릴계 접착제 및 양면 테이프 중 어느 하나로 이루어진다. 또한 반도체 다이(240)는 재배선층을 통하여 상면의 일측에만 다이 패드(244)가 형성되며, 이러한 다이 패드(244)는 제 2 도전성 와이어(246)를 통하여 기판(130)의 제 2 본딩 패드(138)에 연결된다. 또한 상하층에 이웃하는 반도체 다이(240)의 제 3 도전성 와이어(248)를 통하여 상호 연결될 수 있는데, 이는 동일한 기능을 갖는 다이 패드(244)에 대한 연결로서, 이러한 연결에 의해 기판(130) 상의 도전성 패턴의 복잡도 및 제 2 도전성 와이어(246)의 복잡도를 감소시킬 수 있다.
반도체 다이(250)는 일측방향으로 계단식 적층되는 반도체 다이(240) 또는 하층의 반도체 다이(250) 상에 접착층(252)을 통하여 적층되며, 다이 패드(254)가 일측방향으로 계단식 적층되는 반도체 다이(240)의 다이 패드(244)와 반대 방향이 되도록 180도 회전시켜 적층되는데, 제1층 반도체 다이(250)는 하층 반도체 다이(240)의 다이 패드(244)가 노출되도록 일측으로 이동된 위치에 적층되고 제2층 이 반도체 다이(250)는 하층의 반도체 다이(240)에 수직 정렬되도록 적층된다. 또한 반도체 다이(250)는 재배선층을 통하여 상면의 일측에만 다이 패드(254)가 형성되며, 이러한 다이 패드(254)는 제 2 도전성 와이어(256)를 통하여 기판(130)의 제 2 본딩 패드(138)에 연결된다. 또한 상하층에 이웃하는 반도체 다이(240)의 제 3 도전성 와이어(248)를 통하여 상호 연결될 수 있는데, 이는 동일한 기능을 갖는 다이 패드(244)에 대한 연결로서, 이러한 연결에 의해 기판(130) 상의 도전성 패턴의 복잡도 및 제 2 도전성 와이어(246)의 복잡도를 감소시킬 수 있다.
수동 소자(150)는 반도체 다이(240,250)의 주변에 실장되는데, 반도체 다이(240)의 하부에 형성되는 공간에 실장되는 것이 바람직하다.
이와 같은 구성에 의해 적층형 반도체 패키지(20)는 QFN 패키지 구조를 이용하면서도 다수의 반도체 다이를 고밀도로 적층할 수 있고, 별도의 방열수단을 구비하지 않고도 열방출 효율이 우수하며, 적층되는 반도체 다이의 수에 비하여 I/O핀을 최소화할 수 있다.
도 3은 본 발명의 제 3 실시예에 따른 적층형 반도체 패키지의 단면도이다.
본 실시예는 기판(130)에 실장되는 다수의 반도체 다이(340,350)를 제외한 구성이 제 1 실시예와 동일하므로 여기서는 그 구체적인 설명은 생략한다.
적층형 반도체 패키지(30)는 기판(130) 상에 다이 패드(344,354)가 노출되도록 지그재그로 적층되는 다수의 반도체 다이(340,350)를 포함하는데, 반도체 다이(340)는 기판(130) 상에서 홀수층에 적층되며, 반도체 다이(350)는 짝수층에 적층된다.
홀수층 반도체 다이(340)는 기판(130) 또는 짝수층 반도체 다이(350) 상에 접착층(342)을 통하여 적층되는데, 제3층이상에 적층되는 반도체 다이(340)는 기판(130) 상에 적층되는 제1층 반도체 다이(340)에 수직 정렬되도록 적층된다. 여기서 접착층(342)은 액상 또는 필름 형태로 이루어질 수 있다. 또한 홀수층 반도체 다이(340)는 재배선층을 통하여 상면의 일측에만 다이 패드(344)가 형성되며, 이러한 다이 패드(344)는 제 2 도전성 와이어(346)를 통하여 기판(130)의 제 2 본딩 패드(138)에 연결된다.
짝수층 반도체 다이(350)는 홀수층 반도체 다이(340) 상에 접착층(352)을 통하여 적층되며, 다이 패드(354)가 홀수층 반도체 다이(340)의 다이 패드(344)와 반대 방향이 되도록 180도 회전시켜 적층되고, 홀수층 반도체 다이(340)의 다이 패드(344)가 노출되도록 일측으로 이동된 위치에 적층된다. 또한 제4층이상에 적층되는 반도체 다이(350)는 제2층에 적층되는 반도체 다이(350)에 수직 정렬되도록 적층된다. 또한 짝수층 반도체 다이(350)는 재배선층을 통하여 상면의 일측에만 다이 패드(354)가 형성되며, 이러한 다이 패드(354)는 제 2 도전성 와이어(356)를 통하여 기판(130)의 제 2 본딩 패드(138)에 연결된다.
수동 소자(150)는 반도체 다이(340,350)의 주변에 실장되는데, 제2층 반도체 다이(350)의 하부에 형성되는 공간에 실장되는 것이 바람직하다.
이와 같은 구성에 의해 적층형 반도체 패키지(30)는 QFN 패키지 구조를 이용하면서도 다수의 반도체 다이를 고밀도로 적층할 수 있고, 별도의 방열수단을 구비하지 않고도 열방출 효율이 우수하며, 적층되는 반도체 다이의 수에 비하여 I/O핀을 최소화할 수 있다.
도 4는 본 발명의 제 4 실시예에 따른 적층형 반도체 패키지의 단면도이다.
적층형 반도체 패키지(40)는 패들(110) 및 리드(120)로 이루어진 리드 프레임, 패들(110)에 적층되는 다수의 반도체 패키지(42,44,46,48), 및 다수의 반도체 패키지(42,44,46,48)를 보호하도록 패들(110) 및 리드(120)의 상부 형성되는 몰딩부(160)를 포함한다.
이러한 적층형 반도체 패키지(40)는 QFN 패키지 내에 다수의 반도체 패키지를 적층하는 POP(Package on Package)를 적층하는 구성으로 이루어진다.
본 실시예는 패들(120)에 적층되는 다수의 반도체 패키지(42,44,46,48)를 제외한 구성이 제 1 실시예와 동일하므로 여기서는 그 구체적인 설명은 생략한다.
적층형 반도체 패키지(40)는 패들(110)에 적층되는 최하단 반도체 패키지(42), 및 최하단 반도체 패키지(42) 상에 순차적으로 적층되는 반도체 패키지(44, 46,48)를 포함하며, 다수의 반도체 패키지(42,44,46,48) 사이는 제 1 도전성 볼(450)을 통하여 전기적으로 연결되고, 최하단 반도체 패키지(42)의 기판(430)은 제 1 도전성 와이어(136)를 통하여 리드(120)와 전기적으로 연결된다.
다수의 반도체 패키지(42,44,46,48)는 각각은 기판(430), 기판(430)에 적층되는 반도체 다이(440), 및 반도체 다이(440)를 보호하도록 기판(430)에 형성되는 내부 몰딩부(449)를 포함한다.
기판(430)은 다수의 도전성 패턴이 형성되는데, 반도체 다이(440)와 전기적으로 연결하기 위한 제 2 본딩 패드(436)가 상면에 형성되고, 상측 반도체 패키지와 전기적으로 연결하기 위한 제 3 본딩 패드(438) 또는 하측 반도체 패키지와 전기적으로 연결하기 위한 제 4 본딩 패드(439)가 상면 또는 하면에 선택적으로 형성된다. 제 2 본딩 패드(436)는 반도체 다이(440)의 양측에 형성되며, 제 3 본딩 패드(438)는 제 2 본딩 패드(436)의 외측에 형성된다.
특히, 최하단 반도체 패키지(42)의 기판(430)은 상면에 리드(120)와 전기적으로 연결하기 위한 제 1 본딩 패드(134)가 추가적으로 형성되고, 패들(110) 상에 접착층(132)을 통하여 적층되며, 패들(110)의 길이와 동일하게나 작은 길이로 형성된다. 여기서, 접착층(132)은 에폭시계, 실리콘계, 아크릴계 접착제 및 양면 테이프 중 어느 하나로 이루어진다. 또한 최하단 반도체 패키지(42)의 기판(430)은 그 상면에 제 1 본딩 패드(134), 제 2 본딩 패드(436) 및 제 3 본딩 패드(438)를 연결하기 위한 도전성 패턴이 형성되며, 다층으로 형성될 수 있고, 이 경우, 회로 배선에 따라 각 본딩 패드(134,436,438)를 전기적으로 연결하기 위한 도전성 패턴이 내부에 형성된다. 제 1 본딩 패드(134)는 리드(120)와 근접하도록 기판(130)의 양측에 형성된다.
이러한 기판(430)은 QFN 패키지에서 다수의 반도체 다이(440)를 적층하는 경우, 리드 프레임의 리드(120)에 해당하는 I/O 핀의 수를 최소화하기 위한 것으로, 제 1 도전성 와이어(136)를 통하여 리드(120)와 전기적으로 연결된다. 즉, 적층형 반도체 패키지(40)에 내장되는 반도체 패키지(42,44,46,48)의 수가 증가함에 따라 입출력 단자 또는 관련 회로도 증가하는데, 반도체 패키지(42,44,46,48) 사이의 회로 또는 수동 소자(미도시)와 같은 관련 회로를 기판(430)을 통하여 구성함으로써 최소한의 입출력 단자만이 리드(120)와 연결된다.
반도체 다이(440)는 기판(430) 상에 페이스-업으로 적층되는데, 기판(130) 상에 접착층(442)을 통하여 적층된다. 여기서, 접착층(442)은 예를 들면, 액상 또는 필름 형태로 이루어질 수 있다. 또한 반도체 다이(440)는 상면의 양측에 다이 패드(444)가 형성되며, 이러한 다이 패드(444)는 제 2 도전성 와이어(446)를 통하여 기판(430)의 제 2 본딩 패드(436)에 연결된다.
본 실시예에서는 반도체 다이(140)가 기판(130)에 하나만 적층되는 것으로 설명하였으나, 이에 제한되지 않고 다수의 반도체 다이(140)가 적층될 수 있다.
내부 몰딩부(449)는 반도체 다이(140) 및 제 2 도전성 와이어(446)를 보호하도록 기판(130)의 상면에 형성된다.
본 실시예에서는 내부 몰딩부(449)가 기판(130) 상에서 제 1 도전성 볼(450) 사이에만 형성되는 것으로 설명하였으나, 이에 제한되지 않고, 기판(130) 상면 전체를 덮도록 형성될 수 있다. 이 경우 반도체 패키지(42,46,44,48) 사이의 전기적인 연결 구성이 변경될 수 있다.
이와 같은 구성에 의해 적층형 반도체 패키지(40)는 QFN 패키지 구조를 이용하면서도 다수의 반도체 다이를 고밀도로 적층할 수 있고, 별도의 방열수단을 구비하지 않고도 열방출 효율이 우수하며, 적층되는 반도체 다이의 수에 비하여 I/O핀을 최소화할 수 있다.
도 5는 본 발명의 제 5 실시예에 따른 적층형 반도체 패키지의 단면도이다.
본 실시예는 패들(120)에 적층되는 다수의 반도체 패키지(52,54,56,58) 및 리드(110)와 다수의 반도체 패키지(54,56,58)를 전기적으로 연결하는 제 2 도전성 와이어(550)를 제외한 구성이 제 4 실시예와 동일하므로 여기서는 그 구체적인 설명은 생략한다.
적층형 반도체 패키지(50)는 기판(430) 상에 페이스-다운으로 플립칩(flip-chip) 적층되는 반도체 다이(540) 및 반도체 다이(540)의 하부에 충진되는 언더필을 포함하며, 각 기판(430)의 양단에는 리드(120)와 전기적으로 연결하기 위한 제 3 본딩 패드(534)가 형성된다.
반도체 다이(540)는 제 2 도전성 볼(546)을 통하여 기판(430) 상에 플립칩 본딩되어 기판(430)과 전기적으로 연결된다.
언더필(542)은 반도체 다이(540)의 하면에서 반도체 다이(540)와 기판(430) 사이에 형성되며, 반도체 다이(540)의 접합강도를 향상시킨다.
본 실시예에서는 언더필(542)을 반도체 다이(540)의 하면에 형성하는 것으로 설명하였으나, 이에 제한되지 않고, 적층형 반도체 패키지(50)의 전체 몰딩시 반도체 다이(540)의 하면에 몰딩부(160)가 채워질 수도 있다.
기판(430)의 양단에 형성되는 제 1 본딩 패드(134) 및 제 3 본딩 패드(534)는 제 1 도전성 와이어(136) 및 제 2 도전성 와이어(556)를 통하여 각각 리드(120)에 전기적으로 연결되는데, 이러한 연결에 의해 기판(430) 상의 도전성 패턴의 복잡도를 감소시킬 수 있다.
이와 같은 구성에 의해 적층형 반도체 패키지(50)는 QFN 패키지 구조를 이용하면서도 다수의 반도체 다이를 고밀도로 적층할 수 있고, 별도의 방열수단을 구비하지 않고도 열방출 효율이 우수하며, 적층되는 반도체 다이의 수에 비하여 I/O핀을 최소화할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허 청구 범위에 속하는 것은 당연하다.
10 : 적층형 반도체 패키지
110 : 패들 120 : 리드
130 : 기판 132, 142 : 접착층
134 : 제 1 본딩 패드 136 : 제 1 도전성 와이어
138 : 제 2 본딩 패드 140 : 반도체 다이
144 : 다이 패드 146 : 제 2 도전성 와이어
150 : 수동 소자 160 : 몰딩부
248 : 제 3 도전성 와이어 449 : 내부 몰딩부

Claims (10)

  1. 패들과 상기 패들의 양측에 이격 배치된 리드로 이루어진 리드 프레임;
    상기 패들 상에 접착층을 통하여 적층되며 다수의 도전성 패턴이 형성되는 기판;
    상기 기판 상에 적층되는 다수의 반도체 다이;
    상기 기판 상에 실장되는 수동 소자;
    상기 다수의 반도체 다이와 상기 기판을 전기적으로 연결하는 제 1 도전성 와이어;
    상기 기판과 상기 리드를 전기적으로 연결하는 제 2 도전성 와이어; 및
    상기 다수의 반도체 다이를 보호하도록 상기 기판 및 상기 리드 프레임의 상면에 형성되는 몰딩부;를 포함하는 적층형 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 다수의 반도체 다이는 상기 기판 상에 수직 정렬되도록 적층되는 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 다수의 반도체 다이는 상기 기판 상에 다이 패드가 노출되도록 지그재그로 적층되는 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 다수의 반도체 다이는 상기 기판 상에 다이 패드가 노출되도록 계단식으로 적층되는 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 다수의 반도체 다이 중 일부는 반대방향으로 적층되는 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 다수의 반도체 다이는 제 3 도전성 와이어를 통하여 상호간에 전기적으로 연결되는 것을 특징으로 하는 적층형 반도체 패키지.
  7. 패들과 상기 패들의 양측에 이격 배치된 리드로 이루어진 리드 프레임;
    상기 패들 상에 적층되는 다수의 반도체 패키지;
    상기 다수의 반도체 패키지중 최하단 반도체 패키지의 기판과 상기 리드를 전기적으로 연결하는 제 1 도전성 와이어; 및
    상기 다수의 반도체 패키지를 보호하도록 상기 리드 프레임 상부에 형성되는 몰딩부;를 포함하며,
    상기 다수의 반도체 패키지는 제 1 도전성 볼을 통하여 적층되고,
    상기 최하단 반도체 패키지의 기판은 상기 패들 상에 접착층을 통하여 적층되며 다수의 도전성 패턴이 형성되는 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 다수의 반도체 패키지와 상기 리드를 전기적으로 연결하는 제 2 도전성 와이어를 추가로 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 다수의 반도체 패키지 각각은 다수의 도전성 패턴이 형성되는 기판, 상기 기판 상에 페이스-업으로 적층되는 반도체 다이, 상기 반도체 다이와 상기 기판을 전기적으로 연결하는 제 2 도전성 와이어 및 상기 반도체 다이를 보호하도록 상기 기판 상면에 형성되는 내부 몰딩부를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  10. 제 7 항에 있어서,
    상기 다수의 반도체 패키지 각각은 다수의 도전성 패턴이 형성되는 기판, 상기 기판 상에 페이스-다운으로 플립칩(flip-chip) 적층되는 반도체 다이, 상기 반도체 다이의 하면에 충진되는 언더필, 및 상기 반도체 다이와 상기 기판을 전기적으로 연결하는 제 2 도전성 볼을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
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WO2017101037A1 (en) * 2015-12-16 2017-06-22 Intel Corporation Pre‐molded active ic of passive components to miniaturize system in package
TWI720068B (zh) * 2015-12-25 2021-03-01 美商英特爾公司 用於系統級封裝(sip)裝置的類似覆晶之整合式被動預封裝體

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