KR20120005340A - 반도체 칩 및 적층 칩 패키지 - Google Patents

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Abstract

패키지 부피 및 제조단가를 증가시키지 않는 적층 칩 반도체 패키지를 제시한다. 본 발명의 적층 칩 패키지는 집적회로가 배치된 제1 표면과, 제1 표면과 반대되는 제2 표면을 포함하고, 제2 표면에 배치되며 임의의 영역에 위치하는 제1 패드부와, 제2 표면의 가장자리에 위치하는 제2 패드부와, 제1 패드부와 제2 패드부를 연결하는 연결부를 포함하여 수직으로 적층된 복수 개의 반도체 칩들, 반도체 칩들 사이를 연결하는 연결수단, 및 반도체 칩들 사이의 공간에 충진된 충진재를 포함하여 이루어진다.

Description

반도체 칩 및 적층 칩 패키지{Semiconductor chip and stack chip semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 특히 적층 칩 구조의 패키지에 유효하게 적용될 수 있는 반도체 칩 및 적층 칩 구조의 패키지에 관한 것이다.
최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일(mobile) 제품의 수요 증가에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 일반적으로 반도체 메모리의 저장용량을 증대시키는 방법은, 반도체 칩의 집적도를 높여서 반도체 메모리의 저장용량을 증가시키는 방법과, 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 전자의 경우 많은 노력, 자본 및 시간이 소요되지만, 후자의 경우에는 패키징(packaging)하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있다. 또한 후자의 경우, 전자보다 소요 자본, 연구 개발의 노력 및 개발 시간 측면에서 많은 장점이 있기 때문에 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다.
하나의 반도체 패키지 내부에 복수 개의 반도체 칩을 실장하는 방법은 반도체 칩을 수평으로 실장하는 방법과, 수직으로 실장하는 방법이 있다. 그러나 소형화를 추구하는 전자제품의 특징으로 인하여, 대부분의 반도체 메모리 제조업체는 반도체 칩을 수직으로 쌓아서 패키징하는 스택형 멀티 칩 패키지(Stack type Multi Chip Package)를 선호하고 있다. 적층 칩 패키지 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 대량 생산 등의 이점이 있다.
도 1a 내지 도 1d는 적층 칩 패키지를 위하여 기판 위에 복수 개의 칩을 실장하는 종래의 방법을 보여 주는 단면도들이다.
배선 패턴이 형성된 기판(100) 위에 복수 개의 반도체 칩들(110)을 적층한 다음, 각각의 반도체 칩(110)과 기판(100)과의 전기적 접속을 위해 각 칩의 본딩패드(도시되지 않음)와 기판(100)을 도전성 와이어(120)를 사용하여 접속한다. 이때 본딩패드(도시되지 않음)가 칩(110)의 가장자리에 위치하는 경우, 도 1a와 같이 스페이스 테잎(130)을 사용하여 칩 사이에 와이어(120)를 위한 스페이스를 마련하거나, 도 1b와 같이 본딩패드가 노출되도록 적층되는 칩(110)의 위치를 조정하여 와이어 본딩에 대한 제약을 극복할 수 있었지만, 도시된 바와 같이 패키지 사이즈가 증가하는 문제점이 있었다. 본딩패드(도시되지 않음)가 칩의 중앙에 있는 경우에는, 도 1c와 같이 기판(100)과 연결되는 와이어(120)의 길이가 길어지므로 와이어의 단선 등의 공정 불량이 발생하고, 도 1d와 같이 재배선층(re-distribution layer)(140)을 사용하여 본딩패드를 임의로 칩 가장자리로 이동시킬 수도 있으나 이 경우 재배선층 적용에 따른 제조 단가의 상승 및 턴 어라운드 타임(TAT)이 증가하는 문제가 있다.
본 발명이 해결하려는 과제는 패키지 부피 및 제조단가를 증가시키지 않는 적층 칩 반도체 패키지에 적용되는 반도체 칩을 제공하는 데 있다.
본 발명이 해결하려는 다른 과제는 패키지 부피 및 제조단가를 증가시키지 않는 적층 칩 패키지를 제공하는 데 있다.
본 발명에 따른 반도체 칩은, 집적회로가 배치된 제1 표면과, 제1 표면과 반대되는 제2 표면을 포함하고, 상기 제1 및 제2 표면 중 어느 하나에 배치되는 재배선 필름을 포함하며, 상기 재배선 필름은 임의의 영역에 위치하는 제1 패드부와, 상기 제2 표면의 가장자리에 위치하는 제2 패드부와, 상기 제1 패드부와 제2 패드부를 연결하는 연결부를 포함하는 것을 특징으로 한다.
상기 재배선 필름은 상기 제2 표면에 배치될 수 있다.
상기 제1 표면에 배치된 더미 패드 필름을 더 포함할 수 있다.
상기 더미 패드 필름은 적층되는 칩의 재배선 필름과 전기적으로 연결되는 제3 패드부와, 패키지 기판과 연결되는 제4 패드부, 및 상기 제3 패드부와 제4 패드부 사이를 연결하는 연결부를 포함할 수 있다.
본 발명에 따른 적층 칩 패키지는, 집적회로가 배치된 제1 표면과, 상기 제1 표면과 반대되는 제2 표면을 포함하고, 상기 제2 표면에 배치되며 임의의 영역에 위치하는 제1 패드부와, 상기 제2 표면의 가장자리에 위치하는 제2 패드부와, 상기 제1 패드부와 제2 패드부를 연결하는 연결부를 포함하여 수직으로 적층된 복수 개의 반도체 칩들; 상기 반도체 칩들 사이를 연결하는 연결수단; 및 상기 반도체 칩들 사이의 공간에 충진된 충진재를 포함하는 것을 특징으로 한다.
상기 반도체 칩의 상기 제1 표면에 배치된 더미 패드 필름을 더 포함할 수 있다.
상기 더미 패드 필름은 적층되는 칩의 재배선 필름과 전기적으로 연결되는 제3 패드부와, 패키지 기판과 연결되는 제4 패드부, 및 상기 제3 패드부와 제4 패드부 사이를 연결하는 연결부를 포함할 수 있다.
상기 반도체 칩들 중 최하위 반도체 칩의 하부에, 배선 패턴을 포함하며 연결수단을 통해 상기 반도체 칩들과 연결된 기판을 더 포함할 수 있다.
상기 연결수단은 도전성 물질로 이루어진 와이어, 범프 또는 바(bar) 중 어느 하나일 수 있다.
상기 반도체 칩들은 상부 또는 하부에 적층된 반도체 칩의 일부가 노출되도록 지그재그 형태로 적층될 수 있다.
본 발명에 따르면, 칩의 하면에 재배선 필름을, 칩의 상면에는 더미 패드 필름을 부착함으로써 본딩패드가 칩의 임의의 영역에 위치하더라도 와이어 단선 또는 불량의 위험이 없이 칩들 사이 또는 칩과 기판 사이의 전기적 접속을 이루게 할 수 있다.
도 1a 내지 도 1d는 적층 칩 패키지를 위하여 기판 위에 복수 개의 칩을 실장하는 종래의 방법을 보여 주는 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 적층 칩 구조의 반도체 패키지를 보여주는 단면도이다.
도 3a는 칩의 후면에 부착된 재배선 필름의 평면도이고, 도 3b는 후면에 재배선 필름이 부착된 칩의 단면도로 도 3a의 A-A'선을 따른 단면도이다.
도 4a는 칩의 전면에 더미 패드 필름이 부착된 상태를 나타낸 도면이고, 도 4b는 전면에 더미 패드 필름이 부착된 칩의 단면도로 도 4a의 B-B'선을 따른 단면도이다.
도 5a 내지 도 5c는 본 발명에 따른 적층 칩 구조의 반도체 패키지의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 적층 칩 패키지를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 2는 본 발명의 일 실시예에 따른 적층 칩 구조의 반도체 패키지를 보여주는 단면도이다.
도 2를 참조하면, 배선 패턴이 형성된 기판(200) 상에 복수 개의 반도체 칩들(210, 220, 230, 240)이 수직으로 적층되어 있고, 각각의 반도체 칩들(210, 220, 230, 240)은 도전성 와이어(250)를 통해 기판(200)과 전기적으로 접속하고 있다. 최하위의 반도체 칩(210)은 접착제에 의해 기판(200)에 부착되어 있고, 각 반도체 칩들은 도전성 범프(260)를 통해 상호 간에 접속되어 있다. 각 반도체 칩(210, 220, 230, 240)의 하면에는 임의의 위치에 있을 반도체 칩의 본딩패드와 기판(200)을 전기적으로 연결하기 위한 재배선 필름(270)이 배치되어 있고, 반도체 칩의 상면에는 반도체 칩의 패드와 기판을 전기적으로 연결하기 위한 더미 패드 필름(280)이 배치되어 있다.
더미 패드 필름(280)은 반도체 칩의 가장자리에 위치하는데, 더미 패드 필름을 통해 기판과 와이어 본딩되도록 하기 위하여 더미 패드 필름 부분이 노출되도록 반도체 칩들이 지그재그로 적층된다. 적층된 상, 하 반도체 칩 사이에는 흐름성이 없는 언더필링 물질 또는 NCP, NCF, ACF 등의 충진재(290)가 충진되어 있고, 나머지 공간은 몰딩재(295)로 몰딩되어 있다.
반도체 칩의 상, 하면에 배치된 재배선 필름(270)과 더미 패드 필름(280)에 대해서 상세히 설명한다.
도 3a는 반도체 칩의 하면에 부착된 재배선 필름의 평면도이고, 도 3b는 하면에 재배선 필름이 부착된 반도체 칩의 단면도로 도 3a의 A-A'선을 따른 단면도이다.
반도체 칩(240)의 하면에 부착된 재배선 필름(270)은 하부에 적층되는 반도체 칩의 중앙부 또는 하부 칩의 임의의 영역에 위치하는 범프와 연결되는 제1 패드부(271)와, 패키지 기판과의 전기적 접속을 위하여 하부 칩의 가장자리에 위치하는 범프와 연결되는 제2 패드부(272), 그리고 제1 패드부(271)와 제2 패드부(272)를 서로 연결하는 연결부(273)를 포함하도록 패터닝되어 있다. 제1 패드부, 제2 패드부 및 연결부를 갖도록 패터닝된 재배선 필름(270)은 반도체 칩(240)의 하면에 부착되는데, 통상적인 라미네이팅(laminating) 방식으로 부착될 수 있다. 이와 같이 재배선 필름(270)을 반도체 칩의 하면에 부착함에 따라, 기판과 와이어 본딩되는 반도체 칩의 본딩패드의 위치에 상관없이, 예를 들면 도시된 것과 같이 본딩패드가 반도체 칩의 중앙에 위치하더라도 본딩 와이어의 단선 또는 불량의 문제없이 재배선 필름(270)에 의해 기판과 용이하게 접속되게 할 수 있다.
도 4a는 반도체 칩의 상면에 더미 패드 필름이 부착된 상태를 나타낸 도면이고, 도 4b는 전면에 더미 패드 필름이 부착된 반도체 칩의 단면도로 도 4a의 B-B'선을 따른 단면도이다.
반도체 칩(210)의 상면에는 칩에 형성된 집적회로(도시되지 않음)를 패키지 기판의 배선과 전기적으로 접속시키기 위한 본딩패드(212)가 배치되고 반도체 칩의 가장자리에는 더미 패드 필름(280)이 부착된다. 더미 패드 필름(280)은, 상부에 적층되는 반도체 칩의 재배선 필름과 전기적으로 연결되는 제3 패드부(281)와, 패키지 기판과 연결되는 제4 패드부(282), 그리고 제3 패드부와 제4 패드부 사이를 연결하는 연결부(283)를 포함하도록 패터닝되어 있다. 반도체 칩의 본딩패드(212) 상부 및 더미 패드 필름(280) 상부에는 도전성 범프(261, 262)가 배치되어 상부에 적층되는 반도체 칩과 전기적 접속을 이루고 있다.
이와 같이 본 발명에 의한 적층 칩 구조의 반도체 패키지에 따르면, 칩의 하면에 재배선 필름을, 칩의 상면에는 더미 패드 필름을 부착함으로써 본딩패드가 칩의 임의의 영역에 위치하더라도 와이어 단선 또는 불량의 위험이 없이 칩들 사이 또는 칩과 기판 사이의 전기적 접속을 이루게 할 수 있다.
도 5a 내지 도 5c는 본 발명에 따른 적층 칩 구조의 반도체 패키지의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 5a를 참조하면, 배선 패턴이 형성된 기판(200) 상에 반도체 칩(210)을 접착제를 사용하여 부착한다. 반도체 칩(210)의 상면에는 도 4a 및 도 4b에 도시된 것처럼 상부에 적층되는 칩의 재배선 필름과 전기적으로 연결되는 제3 패드부(도 4a의 281)와, 패키지 기판과 연결되는 제4 패드부(도 4a의 282), 그리고 제3 패드부와 제4 패드부 사이를 연결하는 연결부(도 4a의 283)를 포함하도록 패터닝된 더미 패드 필름(280-1)이 배치되어 있다. 최하부에 적층되는 제1 반도체 칩(210)의 경우 더미 패드 필름이 부착된 상면이 위를 향하도록 기판에 부착하며 칩의 하면은 기판에 부착되기 때문에 재배선 필름이 부착되어 있을 필요가 없다.
도 5b를 참조하면, 제1 반도체 칩(210)의 상부에 제2 반도체 칩(220)을 적층한다. 제2 반도체 칩(220)의 경우 하부에 적층되어 있는 제1 반도체 칩(210)과의 전기적 접속을 해야함과 동시에 기판과의 전기적 접속도 이루어져야 한다. 따라서, 제2 반도체 칩(220)의 하면에는 하부의 제1 반도체 칩(210)의 임의의 영역에 위치하는 범프(261a)와 연결되는 제1 패드부(도시되지 않음)와, 기판(200)과의 전기적 접속을 위하여 제1 반도체 칩의 가장자리에 위치하는 범프(261b)와 연결되는 제2 패드부(도시되지 않음), 그리고 제1 패드부와 제2 패드부를 서로 연결하는 연결부(도시되지 않음)를 포함하도록 패터닝된 재배선 필름(270-2)이 부착된다.
그리고, 제2 반도체 칩(220)의 상면에는 상부에 적층되는 반도체 칩의 재배선 필름과 전기적으로 연결되는 제3 패드부와, 패키지 기판(200)과 연결되는 제4 패드부, 그리고 제3 패드부와 제4 패드부 사이를 연결하는 연결부를 포함하도록 패터닝된 더미 패드 필름(280-2)이 부착된다.
제1 반도체 칩(210)의 상부에 제2 반도체 칩(220)을 적층할 때, 제1 반도체 칩(210) 상면의 중앙부 범프(261a)와 제2 반도체 칩(220) 하면의 제1 패드부 사이, 제1 반도체 칩(210)의 가장자리 범프(261b)와 제2 반도체 칩(220)의 제2 패드 사이를 잘 얼라인하여 서로 전기적으로 연결되도록 적층한다. 이때, 제1 반도체 칩(210)과 제2 반도체 칩(220) 사이의 공간을 흐름성 없는 언더필링 물질, NCP, NCF 또는 ACF 등의 충진재를 미리 도포해 놓은 뒤 두 칩을 본딩하여 채울 수 있다.
도 5c를 참조하면, 제1 반도체 칩(210) 상부에 제2 반도체 칩(220)을 적층한 방식과 동일한 방식으로 제2 반도체 칩의 상부에 제3 반도체 칩(230), 제4 반도체 칩(240)...등 복수 개의 반도체 칩들을 적층한다. 이때, 각 반도체 칩과 기판을 와이어본딩하여 접속시키기 용이하게 하기 위하여, 도시된 바와 같이 각 반도체 칩의 가장자리에 배치된 더미 패드가 노출되도록 반도체 칩들을 지그재그로 적층할 수 있다. 최상부의 반도체 칩(240)의 경우 상면에 더미 패드 필름이 부착되어 있을 필요가 없다.
기판 상에 복수 개의 반도체 칩들을 수직으로 적층한 다음에는, 각 반도체 칩의 가장자리에 위치하는 더미 패드와 기판을 도전성 와이어(250)로 접속한다. 이후, 반도체 칩들 사이를 충진재로 충진한 후 기판과 반도체 칩 사이 및 그외 공간을 몰딩재로 밀봉하여 패키징을 완료한다.
도 6은 본 발명의 다른 실시예에 따른 적층 칩 패키지를 도시한 단면도이다.
도 6을 참조하면, 도 2에 도시된 첫 번째 실시예의 적층 칩 패키지의 와이어(250) 대신 도전성 바(bar)(255)를 이용하여 각 반도체 칩들과 기판을 연결한 것을 나타낸다. 이때, 도전성 바(255)에 의해 하부에 적층된 반도체 칩이 영향을 받지 않도록 도전성 바(255)와 하부에 적층된 반도체 칩 사이에 간격을 유지하도록 한다. 그외의 부분은 첫 번째 실시예의 경우와 동일하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (10)

  1. 집적회로가 배치된 제1 표면과, 상기 제1 표면과 반대되는 제2 표면을 포함하고, 상기 제1 및 제2 표면 중 어느 하나에 배치되는 재배선 필름을 포함하며,
    상기 재배선 필름은 임의의 영역에 위치하는 제1 패드부와, 상기 제2 표면의 가장자리에 위치하는 제2 패드부와, 상기 제1 패드부와 제2 패드부를 연결하는 연결부를 포함하는 것을 특징으로 하는 반도체 칩.
  2. 제1항에 있어서,
    상기 재배선 필름은 상기 제2 표면에 배치되는 것을 특징으로 하는 반도체 칩.
  3. 제1항에 있어서,
    상기 제1 표면에 배치된 더미 패드 필름을 더 포함하는 것을 특징으로 하는 반도체 칩.
  4. 제3항에 있어서,
    상기 더미 패드 필름은 적층되는 칩의 재배선 필름과 전기적으로 연결되는 제3 패드부와, 패키지 기판과 연결되는 제4 패드부, 및 상기 제3 패드부와 제4 패드부 사이를 연결하는 연결부를 포함하는 것을 특징으로 하는 반도체 칩.
  5. 집적회로가 배치된 제1 표면과, 상기 제1 표면과 반대되는 제2 표면을 포함하고, 상기 제2 표면에 배치되며, 임의의 영역에 위치하는 제1 패드부와 상기 제2 표면의 가장자리에 위치하는 제2 패드부와 상기 제1 패드부와 제2 패드부를 연결하는 연결부를 포함하는 재배선 필름을 포함하여 수직으로 적층된 복수 개의 반도체 칩들;
    상기 반도체 칩들 사이를 연결하는 연결수단; 및
    상기 반도체 칩들 사이의 공간에 충진된 충진재를 포함하는 것을 특징으로 하는 적층 칩 패키지.
  6. 제5항에 있어서,
    상기 반도체 칩의 상기 제1 표면에 배치된 더미 패드 필름을 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  7. 제6항에 있어서,
    상기 더미 패드 필름은 적층되는 칩의 재배선 필름과 전기적으로 연결되는 제3 패드부와, 패키지 기판과 연결되는 제4 패드부, 및 상기 제3 패드부와 제4 패드부 사이를 연결하는 연결부를 포함하는 것을 특징으로 하는 적층 칩 패키지.
  8. 제5항에 있어서,
    상기 반도체 칩들 중 최하위 반도체 칩의 하부에, 배선 패턴을 포함하며 연결수단을 통해 상기 반도체 칩들과 연결된 기판을 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  9. 제5항에 있어서,
    상기 연결수단은 도전성 물질로 이루어진 와이어, 범프 또는 바(bar)인 것을 특징으로 하는 적층 칩 패키지.
  10. 제5항에 있어서,
    상기 반도체 칩들은 상부 또는 하부에 적층된 반도체 칩의 일부가 노출되도록 지그재그 형태로 적층된 것을 특징으로 하는 적층 칩 패키지.



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