TWI604593B - 半導體封裝件及其製法 - Google Patents

半導體封裝件及其製法 Download PDF

Info

Publication number
TWI604593B
TWI604593B TW102111648A TW102111648A TWI604593B TW I604593 B TWI604593 B TW I604593B TW 102111648 A TW102111648 A TW 102111648A TW 102111648 A TW102111648 A TW 102111648A TW I604593 B TWI604593 B TW I604593B
Authority
TW
Taiwan
Prior art keywords
semiconductor
opening
substrate
semiconductor component
semiconductor package
Prior art date
Application number
TW102111648A
Other languages
English (en)
Other versions
TW201440194A (zh
Inventor
李建唐
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW102111648A priority Critical patent/TWI604593B/zh
Priority to CN201310124379.2A priority patent/CN104103605B/zh
Publication of TW201440194A publication Critical patent/TW201440194A/zh
Application granted granted Critical
Publication of TWI604593B publication Critical patent/TWI604593B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Description

半導體封裝件及其製法
本發明係有關一種半導體封裝件，尤指一種堆疊複數半導體元件之半導體封裝件。
由於電子產品之微小化以及高運作速度需求的增加，而為提高單一半導體封裝結構之性能與容量以符合電子產品小型化之需求，半導體封裝件結構以多晶片模組化(Multichip Module)乃成一趨勢，俾藉此將兩個或兩個以上之半導體晶片組合在單一封裝結構中，以縮減電子產品整體電路結構體積，並提昇電性功能。亦即，多晶片封裝結構可藉由將兩個或兩個以上之晶片組合在單一封裝結構中，來使系統運作速度之限制最小化。此外，多晶片封裝結構可減少晶片間連接線路之長度而降低訊號延遲以及存取時間。
常見的多晶片封裝結構係為採用並排式(side-by-side)多晶片封裝結構，其係將兩個以上之晶片彼此並排地安裝於一共同基板之主要安裝面。晶片與共同基板上導電線路間之連接一般係藉由導線銲接方式(wire bonding)達 成。然而該並排式多晶片封裝構造之缺點為封裝成本太高及封裝件尺寸太大，因該共同基板之面積會隨著晶片數目的增加而增加。
為解決上述習知問題，近年來係使用垂直式之堆疊方法以增加晶片之數量，且其堆疊的方式係依晶片之設計與打線製程而各有不同。例如：記憶卡之電子裝置中所設之快閃記憶體晶片(flash memory chip)，該晶片之銲墊集中於一邊，故其堆疊方式係為階梯狀結構，以便於打線且可減少置放記憶體晶片之面積。
第1A圖係為習知記憶卡之多晶片堆疊之半導體封裝件1，其於一封裝基板10上堆疊複數記憶體晶片14，且於不妨礙打線作業之原則下，該些記憶體晶片14彼此以階梯狀結構堆疊，再於該記憶體晶片14上設置一控制晶片(controller)12，並藉由複數銲線120,140使該些記憶體晶片14及該控制晶片12電性連接該封裝基板10。
第1B圖係為習知另一種多晶片堆疊之半導體封裝件1’，其包括：一封裝基板10、以結合層11設於該封裝基板10上之控制晶片12、形成於該封裝基板10上以包覆該控制晶片12之包覆層13、彼此以結合層14a呈現階梯狀結構之堆疊方式而位於該包覆層13上之複數記憶體晶片14、以及形成於該封裝基板10上之封裝膠體15。
惟，上述兩種習知半導體封裝件1,1’中，當記憶體晶片14之層數增加時，該半導體封裝件1,1’的高度亦隨之增加，因而難以符合薄化之需求。若要維持較薄的半導體封 裝件1,1’之體積，則需利用如研磨的薄化方式使該些記憶體晶片14變薄，卻因此增加製作成本，致使不符合經濟效益。
因此，如何克服習知半導體封裝件之種種問題，實為一重要課題。
為克服習知技術之問題，本發明遂提出一種半導體封裝件，係包括：基板，係具有開口；第一半導體元件，係置放於該開口中；包覆層，係形成於該開口中以包覆該第一半導體元件；以及至少一第二半導體元件，係設於該包覆層上。
本發明復提出一種半導體封裝件之製法，係包括：提供一具有開口之基板；置放第一半導體元件於該開口中；以及形成包覆層於該開口中以包覆該第一半導體元件，且結合至少一第二半導體元件於該包覆層上。
前述之製法中，形成該包覆層之製程係包括：形成該包覆層於該第二半導體元件上；以及該第二半導體元件以該包覆層壓合於該第一半導體元件上，使該包覆層包覆該第一半導體元件。
前述之半導體封裝件及其製法中，該開口係貫穿該基板。因此，前述之製法中，復包括形成承載件於該開口之一側，以令該承載件承載該開口中之第一半導體元件，且於形成該包覆層之後，復包括移除該承載件。
前述之半導體封裝件及其製法中，該開口呈階梯狀。
前述之半導體封裝件及其製法中，該第一半導體元件係為控制晶片，且該第一半導體元件係電性連接該基板，例如，電性連接至該基板之開口中之表面。
前述之半導體封裝件及其製法中，該第二半導體元件係為記憶體晶片，且該第二半導體元件係電性連接該基板。
前述之半導體封裝件及其製法中，該第二半導體元件之寬度係大於該開口之寬度，且該第二半導體元件係設於該基板之具有該開口之表面之上方。
前述之半導體封裝件及其製法中，當該第二半導體元件為複數個時，該些第二半導體元件彼此以階梯狀結構堆疊。
另外，前述之半導體封裝件及其製法中，復包括封裝膠體，係形成於該基板上，以包覆該第二半導體元件與該包覆層。
由上可知，本發明半導體封裝件及其製法，係藉由該基板具有開口，以將該第一半導體元件設於該開口中，故相較於習知技術，本發明無需研磨半導體元件，即可降低該半導體封裝件之高度，因而能縮小封裝件之體積及降低製作成本。
1,1’,2,2’‧‧‧半導體封裝件
10‧‧‧封裝基板
11,14a‧‧‧結合層
12‧‧‧控制晶片
120,140,220,240‧‧‧銲線
13,23‧‧‧包覆層
14‧‧‧記憶體晶片
15,25‧‧‧封裝膠體
20‧‧‧基板
20a‧‧‧第一表面
20b‧‧‧第二表面
20c‧‧‧底部
200,200’‧‧‧開口
21‧‧‧承載件
210‧‧‧第一結合層
22‧‧‧第一半導體元件
24,24’‧‧‧第二半導體元件
24a‧‧‧第二結合層
第1A圖係為習知半導體封裝件之剖面示意圖；第1B圖係為習知半導體封裝件之剖面示意圖；第2A至2D圖係繪示本發明之半導體封裝件之製法之第一實施例的剖面示意圖；以及 第3A至3C圖係繪示本發明之半導體封裝件之製法之第二實施例的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2D圖係繪示本發明之半導體封裝件2之製法之第一實施例的剖面示意圖。
如第2A圖所示，提供一具有開口200之基板20。
於本實施例中，該基板20係為封裝用之線路板且具有相對之第一表面20a與第二表面20b，且該開口200之底部20c係連通該基板20之第二表面20b，以令該開口200貫穿該基板20而呈階梯狀。
如第2B圖所示，於該開口200之一側(如圖中之基板20之第二表面20b)設置一承載件21，再藉由一第一結合層210將一第一半導體元件22結合於該開口200中之承載件21上，以令該承載件21承載該第一半導體元件22。
於本實施例中，該第一半導體元件22係為控制晶片且電性連接該基板20，例如，以銲線220之打線方式或以導電凸塊(圖未示)之覆晶方式電性連接該開口200之底部20c上之電性接觸墊(圖未示)。
再者，該承載件21係為臨時薄膜(Temporary film)，且該第一結合層210係為膠膜(film)或如環氧樹脂(epoxy)之高分子化合物。
如第2C圖所示，形成一包覆層23於該開口200中以包覆該第一半導體元件22及銲線220。具體地，於一第二半導體元件24下方貼合一非導電之包覆層23，再以該包覆層23朝該基板20之方向壓合於該第一半導體元件22及銲線220上，使該包覆層23包覆該第一半導體元件22及銲線220。
於本實施例中，該包覆層23包覆該第一半導體元件22及銲線220的製程係利用膠膜包線(Film over Wire,FOW)技術進行。
再者，該第二半導體元件24之寬度大於該開口200之寬度，且該第二半導體元件24設於該基板20之第一表面20a上方。
如第2D圖所示，堆疊其它複數第二半導體元件24’ 於該第二半導體元件24上。接著，形成封裝膠體25於該基板20上，以包覆該些第二半導體元件24,24’與該包覆層23。最後，移除該承載件21，以露出該第一結合層210。
於本實施例中，該些第二半導體元件24,24’係彼此以階梯狀結構堆疊並藉由第二結合層24a相互結合，且該些第二半導體元件24,24’之至少一者係為記憶體晶片，又於形成該封裝膠體25前，先使該些第二半導體元件24,24’電性連接該基板20，例如，以銲線240之打線方式或以導電凸塊(圖未示)之覆晶方式。
第3A至3C圖係繪示本發明之半導體封裝件2’之製法之第二實施例的剖面示意圖。本實施例與第一實施例之差異僅在於開口200’之設計，其它結構大致相同，故不再贅述相同之處。
如第3A圖所示，提供一具有開口200’之基板20，且該開口200’未貫穿該基板20，亦即該開口200之底部20c未連通該基板20之第二表面20b。於另一實施例中，該開口200’雖未貫穿該基板20，該開口200仍可呈階梯狀。
如第3B圖所示，將一第一半導體元件22結合於該開口200’之底部20c上，且該第一半導體元件22係以銲線220電性連接該基板20。
因該開口200’並未貫穿該基板20，故無需使用臨時薄膜。
如第3C圖所示，於一第二半導體元件24下方貼合一包覆層23，再以該包覆層23壓合於該第一半導體元件22 及銲線220上，使該包覆層23形成於該開口200’中以包覆該第一半導體元件22及銲線220。接著，堆疊複數其它第二半導體元件24’於該第二半導體元件24上。之後，形成封裝膠體25於該基板20上，以包覆該些第二半導體元件24,24’與該包覆層23。
本發明係將該第一半導體元件22設置於該基板20的開口200,200’中，再將該第二半導體元件24設於該第一半導體元件22上方，藉以避免該半導體封裝件2,2’之體積增加，且亦無需研磨該第二半導體元件24，因而能降低製作成本。
再者，用以連接該第一半導體元件22的銲線220，其一端係電性連接於該開口200,200’中之基板20表面，而非該開口200,200’外的基板20表面，藉以降低該銲線220之弧高(loop height)，不僅能降低該包覆層23之高度而減少該半導體封裝件2,2’之體積，且同時能減少該銲線220之長度而降低材料成本。
本發明係提供一種半導體封裝件2,2’，係包括：具有一開口200,200’之一基板20、置放於該開口200,200’中之一第一半導體元件22、形成於該開口200,200’中以包覆該第一半導體元件22之一包覆層23、以及堆疊於該包覆層23上之至少一第二半導體元件24。
所述之半導體封裝件2,2’復包括形成於該基板20上之封裝膠體25，其包覆該第二半導體元件24與該包覆層23。
所述之第一半導體元件22係為控制晶片，且電性連接 該基板20。
所述之第二半導體元件24係為記憶體晶片，且電性連接該基板20。
於一實施例中，所述之開口200’係貫穿該基板20。於一實施例中，該開口200,200’呈階梯狀。
於一實施例中，該第二半導體元件24之寬度係大於該開口200之寬度。
於一實施例中，該第二半導體元件24係設於該基板20之第一表面20a上方。
於一實施例中，當該第二半導體元件24為複數個時，該些第二半導體元件24彼此以階梯狀結構堆疊。
綜上所述，本發明之半導體封裝件及其製法，主要藉由將該第一半導體元件收納於該基板之開口中，以達到薄化封裝件之目的，且兼具簡化製程以降低製作成本之優點。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體封裝件
20‧‧‧基板
20a‧‧‧第一表面
20b‧‧‧第二表面
200‧‧‧開口
210‧‧‧第一結合層
22‧‧‧第一半導體元件
23‧‧‧包覆層
24,24’‧‧‧第二半導體元件
24a‧‧‧第二結合層
240‧‧‧銲線
25‧‧‧封裝膠體

Claims (19)

  1. 一種半導體封裝件，係包括：基板，係具有相對之第一表面與第二表面、及連通該第一與第二表面之開口，使該開口貫穿該基板，且該基板之第二表面外露於環境；第一半導體元件，係以結合層置放於該開口中並直接電性連接該開口之底部，且令該結合層外露於該開口之底部；包覆層，係形成於該開口中以包覆該第一半導體元件，且令該包覆層外露於該開口之底部；以及至少一第二半導體元件，係設於該包覆層上。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該開口呈階梯狀。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一半導體元件係為控制晶片。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該第二半導體元件係為記憶體晶片。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中，該第二半導體元件係電性連接該基板。
  6. 如申請專利範圍第1項所述之半導體封裝件，其中，該第二半導體元件之寬度係大於該開口之寬度。
  7. 如申請專利範圍第1項所述之半導體封裝件，其中，該第二半導體元件係設於該基板之具有該開口之表面之上方。
  8. 如申請專利範圍第1項所述之半導體封裝件，其中，當該第二半導體元件為複數個時，該些第二半導體元件彼此以階梯狀結構堆疊。
  9. 如申請專利範圍第1項所述之半導體封裝件，復包括封裝膠體，係形成於該基板上，以包覆該第二半導體元件與該包覆層。
  10. 一種半導體封裝件之製法，係包括：提供一基板，其具有相對之第一表面與第二表面、及連通該第一與第二表面之開口，使該開口貫穿該基板；形成承載件於該基板之第二表面上，以令該承載件設於該開口之一側；置放第一半導體元件於該基板之開口中，以令該承載件承載該開口中之第一半導體元件，且該第一半導體元件直接電性連接該開口之底部；形成包覆層於該開口中以包覆該第一半導體元件；以及結合至少一第二半導體元件於該包覆層上，且移除該承載件，以外露該基板之第二表面。
  11. 一種半導體封裝件之製法，係包括：提供一基板，其具有相對之第一表面與第二表面、及連通該第一與第二表面之開口，使該開口貫穿該基板；形成承載件於該基板之第二表面上，以令該承載 件設於該開口之一側；置放第一半導體元件於該基板之開口中，以令該承載件承載該開口中之第一半導體元件，且該第一半導體元件直接電性連接該開口之底部；結合一包覆層於至少一第二半導體元件上；以及將該第二半導體元件以該包覆層壓合於該第一半導體元件上，使該包覆層包覆該第一半導體元件，且移除該承載件，以外露該基板之第二表面。
  12. 如申請專利範圍第10或11項所述之半導體封裝件之製法，其中，該開口呈階梯狀。
  13. 如申請專利範圍第10或11項所述之半導體封裝件之製法，其中，該第一半導體元件係為控制晶片。
  14. 如申請專利範圍第10或11項所述之半導體封裝件之製法，其中，該第二半導體元件係為記憶體晶片。
  15. 如申請專利範圍第10或11項所述之半導體封裝件之製法，其中，該第二半導體元件係電性連接該基板。
  16. 如申請專利範圍第10或11項所述之半導體封裝件之製法，其中，該第二半導體元件之寬度係大於該開口之寬度。
  17. 如申請專利範圍第10或11項所述之半導體封裝件之製法，其中，該第二半導體元件係設於該基板之具有該開口之表面之上方。
  18. 如申請專利範圍第10或11項所述之半導體封裝件之製法，其中，當該第二半導體元件為複數個時，該些第 二半導體元件彼此以階梯狀結構堆疊。
  19. 如申請專利範圍第10或11項所述之半導體封裝件之製法，復包括形成封裝膠體於該基板上，以包覆該第二半導體元件與該包覆層。
TW102111648A 2013-04-01 2013-04-01 半導體封裝件及其製法 TWI604593B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW102111648A TWI604593B (zh) 2013-04-01 2013-04-01 半導體封裝件及其製法
CN201310124379.2A CN104103605B (zh) 2013-04-01 2013-04-11 半导体封装件及其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102111648A TWI604593B (zh) 2013-04-01 2013-04-01 半導體封裝件及其製法

Publications (2)

Publication Number Publication Date
TW201440194A TW201440194A (zh) 2014-10-16
TWI604593B true TWI604593B (zh) 2017-11-01

Family

ID=51671622

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102111648A TWI604593B (zh) 2013-04-01 2013-04-01 半導體封裝件及其製法

Country Status (2)

Country Link
CN (1) CN104103605B (zh)
TW (1) TWI604593B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105826280B (zh) * 2015-01-07 2019-07-12 晟碟半导体（上海）有限公司 台阶形基板和具有其的半导体装置
WO2018119782A1 (en) * 2016-12-28 2018-07-05 Intel Corporation Techniques for windowed substrate integrated circuit packages

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW557518B (en) * 2002-04-24 2003-10-11 United Test Ct Inc Low profile stack semiconductor package
TW200529387A (en) * 2004-02-26 2005-09-01 Advanced Semiconductor Eng Chip package structure
TW200638524A (en) * 2005-04-26 2006-11-01 Phoenix Prec Technology Corp Heat dissipating structure and method for fabricating same
TW200832630A (en) * 2007-01-24 2008-08-01 Siliconware Precision Industries Co Ltd Multichip stacking structure and fabricating method thereof
TW200947634A (en) * 2008-05-13 2009-11-16 Powertech Technology Inc Semiconductor package having flip chip embedded in substrate
TW201037793A (en) * 2009-04-15 2010-10-16 Chipmos Technoligies Inc Cavity chip package structure and package-on-package using the same
TW201125103A (en) * 2010-01-08 2011-07-16 Powertech Technology Inc Chip stacked package structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077293A (ja) * 1999-09-02 2001-03-23 Nec Corp 半導体装置
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
TW555151U (en) * 2002-12-30 2003-09-21 Advanced Semiconductor Eng Flip-chip package
TWI415201B (zh) * 2007-11-30 2013-11-11 矽品精密工業股份有限公司 多晶片堆疊結構及其製法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW557518B (en) * 2002-04-24 2003-10-11 United Test Ct Inc Low profile stack semiconductor package
TW200529387A (en) * 2004-02-26 2005-09-01 Advanced Semiconductor Eng Chip package structure
TW200638524A (en) * 2005-04-26 2006-11-01 Phoenix Prec Technology Corp Heat dissipating structure and method for fabricating same
TW200832630A (en) * 2007-01-24 2008-08-01 Siliconware Precision Industries Co Ltd Multichip stacking structure and fabricating method thereof
TW200947634A (en) * 2008-05-13 2009-11-16 Powertech Technology Inc Semiconductor package having flip chip embedded in substrate
TW201037793A (en) * 2009-04-15 2010-10-16 Chipmos Technoligies Inc Cavity chip package structure and package-on-package using the same
TW201125103A (en) * 2010-01-08 2011-07-16 Powertech Technology Inc Chip stacked package structure

Also Published As

Publication number Publication date
CN104103605A (zh) 2014-10-15
CN104103605B (zh) 2018-01-30
TW201440194A (zh) 2014-10-16

Similar Documents

Publication Publication Date Title
TWI415201B (zh) 多晶片堆疊結構及其製法
KR102649471B1 (ko) 반도체 패키지 및 그의 제조 방법
US8314486B2 (en) Integrated circuit packaging system with shield and method of manufacture thereof
TWI496270B (zh) 半導體封裝件及其製法
US8860215B2 (en) Semiconductor device and method of manufacturing the same
US8487434B2 (en) Integrated circuit package system with redistribution layer and method for manufacturing thereof
US8699232B2 (en) Integrated circuit packaging system with interposer and method of manufacture thereof
US8810018B2 (en) Stacked integrated circuit package system with face to face stack configuration
TWI416700B (zh) 晶片堆疊封裝結構及其製造方法
TW201347138A (zh) 半導體封裝件及其製法
US8080885B2 (en) Integrated circuit packaging system with multi level contact and method of manufacture thereof
TW201707174A (zh) 電子封裝件及其製法
US20210175199A1 (en) Semiconductor package and method of fabricating the same
TWI690039B (zh) 電子封裝件及其製法
TWI604593B (zh) 半導體封裝件及其製法
KR20160047841A (ko) 반도체 패키지
US8981577B2 (en) Integrated circuit packaging system with interconnect and method of manufacture thereof
TWI455280B (zh) 半導體封裝件
TW201446089A (zh) 半導體封裝件及其製法
US8956914B2 (en) Integrated circuit package system with overhang die
US20080237831A1 (en) Multi-chip semiconductor package structure
TWI711131B (zh) 晶片封裝結構
TWI673839B (zh) 矩形半導體封裝及其方法
TWI473243B (zh) 多晶片堆疊封裝結構及其製程
KR20210000812A (ko) 반도체 장치 및 그 제조 방법