KR20210000812A - 반도체 장치 및 그 제조 방법 - Google Patents

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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48148—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the wire connector connecting to a bonding area disposed in a recess of the surface
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    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
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    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H01L2224/49176—Wire connectors having the same loop shape and height
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/85005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract

그의 하면 상에 제 1 재배선층이 제공되는 제 1 반도체 칩, 상기 제 1 반도체 칩 상에 적층되고, 그의 하면 상에 제 2 재배선층이 제공되는 제 2 반도체 칩, 상기 제 2 반도체 칩의 측면, 상기 제 1 반도체 칩의 측면 및 상기 제 1 반도체 칩의 상기 하면을 덮는 몰드막, 및 상기 몰드막을 관통하여 상기 제 1 반도체 칩의 상기 제 1 재배선층에 접속되는 외부 단자를 포함하는 반도체 장치를 제공하되, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 상기 제 2 재배선층의 일부가 노출되도록 쉬프트(shift)되고, 상기 제 1 재배선층은 상기 제 1 반도체 칩과 전기적으로 연결되는 제 1 도전 패턴 및 상기 제 1 반도체 칩과 전기적으로 절연되는 제 2 도전 패턴을 갖고, 노출된 상기 제 2 재배선층의 일부와 상기 제 1 재배선층의 상기 제 2 도전 패턴은 제 1 연결 와이어를 이용하여 연결될 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 고성능화, 소형화 및 경량화가 지속적으로 요구되고 있다. 특히, 고성능의 메모리 반도체의 수요가 지속 증대하고 있으며, 고대역폭(High Band Width) 또는 높은 처리 용량(High Processing Capacity)의 구현이 요구되고 있다.
이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 고주파 신호를 취급하는 반도체 패키지는 소형화뿐만 아니라 전기적 특성을 우수하게 구현할 것이 요구되고 있다.
웨이퍼 레벨 패키지(Wafer Level Package)는 별도의 PCB 기판 없이 웨이퍼 레벨에서 재배선(RDL) 공정으로 반도체 칩의 패드와 패키지의 솔더 볼을 연결한 반도체 패키지이다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 구조적 안정성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 공정이 간소화되고 공정 비용을 감소시키기 위한 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 그의 하면 상에 제 1 재배선층이 제공되는 제 1 반도체 칩, 상기 제 1 반도체 칩 상에 적층되고, 그의 하면 상에 제 2 재배선층이 제공되는 제 2 반도체 칩, 상기 제 2 반도체 칩의 측면, 상기 제 1 반도체 칩의 측면 및 상기 제 1 반도체 칩의 상기 하면을 덮는 몰드막, 및 상기 몰드막을 관통하여 상기 제 1 반도체 칩의 상기 제 1 재배선층에 접속되는 외부 단자를 포함할 수 있다. 상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 상기 제 2 재배선층의 일부가 노출되도록 쉬프트(shift)될 수 있다. 상기 제 1 재배선층은 상기 제 1 반도체 칩과 전기적으로 연결되는 제 1 도전 패턴 및 상기 제 1 반도체 칩과 전기적으로 절연되는 제 2 도전 패턴을 가질 수 있다. 노출된 상기 제 2 재배선층의 일부와 상기 제 1 재배선층의 상기 제 2 도전 패턴은 제 1 연결 와이어를 이용하여 연결될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 제 1 반도체 칩, 상기 제 1 반도체 칩의 제 1 방향의 일측으로 돌출되도록 상기 제 1 반도체 칩의 비활성면 상에 적층되는 제 2 반도체 칩, 상기 제 1 반도체 칩의 상기 활성면 상에 제공되는 외부 단자들, 및 상기 제 1 반도체 칩의 측면들 및 상기 제 2 반도체 칩의 측면들로부터 상기 제 1 반도체 칩의 상기 활성면 상으로 연장되는 몰드막을 포함할 수 있다. 상기 몰드막은 상기 외부 단자들의 측면들의 적어도 일부를 덮을 수 있다. 상기 제 2 반도체 칩의 활성면은 상기 제 1 반도체 칩의 상기 비활성면을 향할 수 있다. 상기 제 1 반도체 칩은 상기 제 1 반도체 칩의 상기 활성면에 제공되는 제 1 패드를 갖고, 상기 제 2 반도체 칩은 상기 제 1 반도체 칩으로부터 노출된 상기 제 2 반도체 칩의 상기 활성면에 제공되는 제 2 패드를 가질 수 있다. 상기 제 1 패드와 상기 제 2 패드는 제 1 연결 와이어를 통해 연결될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 제 1 반도체 칩 상에 제 1 방향으로 쉬프트(shift)되어 오르막 경사진 계단 형태로 오프셋 적층(offset stack)되는 제 2 반도체 칩들, 제 1 반도체 칩의 하면 상의 제 1 패드들과 상기 제 2 반도체 칩들의 노출된 하면 상의 제 2 패드들을 전기적으로 연결하는 연결 단자들, 상기 제 1 반도체 칩의 상기 하면 상에 제공되는 외부 단자들, 및 상기 1 및 제 2 반도체 칩들의 하면들을 덮는 몰드막을 포함할 수 있다. 상기 제 1 반도체 칩은 하면 상에 제공되는 제 3 패드들을 더 포함하되, 상기 제 1 패드들은 상기 제 3 패드들로부터 상기 제 1 방향에 위치할 수 있다. 상기 외부 단자들은 상기 제 1 반도체 칩의 상기 1 및 제 3 패드들에 접속될 수 있다. 상기 몰드막은 상기 외부 단자들의 측면과 접할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 캐리어 기판 상에 제 1 반도체 칩을 부착하는 것, 상기 제 1 반도체 칩은 상기 캐리어 기판과 대향하는 일면 상에 제공되는 제 1 재배선층을 갖고, 상기 제 1 재배선층의 일부가 노출되도록 제 2 반도체 칩을 상기 제 1 반도체 칩 상에 쉬프트(shift)되도록 적층하는 것, 상기 제 2 반도체 칩은 상기 제 1 반도체 칩과 대향하는 일면 상에 제공되는 제 2 재배선층을 갖고, 상기 제 1 재배선층의 노출된 상기 일부와 상기 제 2 재배선층을 연결 와이어를 이용하여 연결하는 것, 상기 제 1 반도체 칩, 상기 제 2 반도체 칩 및 상기 연결 와이어를 덮도록 몰드막을 형성하는 것, 및 상기 캐리어 기판을 제거하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 제 2 반도체 칩의 전기적 연결 및 재배선을 위한 별도의 구성 요소가 필요하지 않은, 구조적으로 간단하고 소형화에 유리한 반도체 장치가 제공될 수 있다.
또한, 본 발명의 실시예들에 따르면 반도체 장치의 대역폭(band width)이 증가될 수 있다. 본 발명의 실시예들에 따르면 반도체 장치의 처리 용량(processing capacity)이 증가될 수 있다.
더하여, 본 발명의 실시예들에 따르면 제 2 반도체 칩과 외부 단자의 전기적 연결이 짧고, 반도체 장치의 전기적 특성이 향상될 수 있다.
본 발명의 실시예들에 따르면 관통 전극(through via)과 같이 고비용의 제조 공정이 수행되는 구성 요소가 필요하지 않으며, 제조 공정이 간단하고 저렴하며, 구조적으로 간단한 반도체 장치가 제공될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2a 내지 도 6a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 2b 내지 도 6b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도들이다.
도 7 내지 도 11은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 장치를 설명한다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 1b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도로, 도 1a는 도 1b의 A-A'선을 따라 자른 단면에 해당한다.
도 1a 및 도 1b를 참조하여, 제 1 유닛 구조체(100)가 제공될 수 있다. 제 1 유닛 구조체(100)는 제 1 반도체 칩(110) 및 제 1 반도체 칩(110)의 일면 상에 제공되는 제 1 재배선층(120)을 포함할 수 있다.
제 1 반도체 칩(110)이 제공될 수 있다. 제 1 반도체 칩(110)은 전면 및 후면을 가질 수 있다. 이하 본 명세서에서, 전면이라 함은 반도체 칩 내의 집적 소자의 활성면 측의 일면으로, 상기 반도체 칩의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다. 예를 들어, 제 1 반도체 칩(110)은 그의 전면에 제공되는 제 1 칩 패드들을 포함할 수 있다. 제 1 반도체 칩(110)은 제 1 방향(D1)으로 상호 대향하는 제 1 측면(110a) 및 제 2 측면(110b)을 가질 수 있다. 이하, 제 1 방향(D1) 및 제 2 방향(D2)은 제 1 반도체 칩(110)의 후면과 평행하되 상호 직교하는 방향으로 정의되며, 제 3 방향(D3)은 제 1 반도체 칩(110)의 후면에 수직한 방향으로 정의된다. 제 1 반도체 칩(110)은 DRAM, SRAM, MRAM, 또는 플래시 메모리와 같은 메모리 칩일 수 있다. 이와는 다르게, 제 1 반도체 칩(110)은 로직 칩일 수 있다. 제 1 반도체 칩(110)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다.
제 1 반도체 칩(110)의 전면 상에 제 1 재배선층(120)이 배치될 수 있다. 제 1 재배선층(120)은 제 1 반도체 칩(110)의 상기한 제 1 칩 패드들을 재배선할 수 있다. 제 1 재배선층(120)은 제 1 도전 패턴(122) 및 제 1 절연층(124)을 포함할 수 있다. 제 1 절연층(124)은 제 1 반도체 칩(110)의 전면을 덮되, 제 1 도전 패턴(122)의 일부분들을 노출시킬 수 있다. 제 1 절연층(124)에 의해 노출되는 제 1 도전 패턴(122)의 일부분들은 제 1 도전 패턴(122)이 외부로 전기 접속되기 위한 패드 역할을 할 수 있다. 이하, 도전 패턴의 전체의 경우 도전 패턴이라 지칭하고, 도전 패턴의 노출된 일부분들의 경우 패드라 지칭하도록 한다. 다른 실시예에 따르면, 노출된 제 1 도전 패턴(122)의 일부분들 상에 별도의 접속 패드가 제공될 수 있다. 제 1 도전 패턴(122)의 패드들(CP1, CP2)은 평면적 관점에서 제 1 반도체 칩(110)의 내측에 배치될 수 있다. 즉, 제 1 반도체 칩(110)과 제 1 재배선층(120)은 팬-인 패키지(fan-in package) 형태를 가질 수 있다. 도 1b에서의 제 1 도전 패턴(122)의 수 및 배치 등은 발명의 설명을 위한 임의적인 것으로, 본 발명이 이에 한정되는 것은 아니다. 제 1 절연층(124)은 산화물을 포함할 수 있다. 예를 들어, 제 1 절연층(124)은 실리콘 산화물(SiOx)를 포함할 수 있다.
제 1 도전 패턴(122)은 제 1 서브 패턴(SP1) 및 제 2 서브 패턴(SP2)을 포함할 수 있다. 제 2 서브 패턴(SP2)은 제 1 서브 패턴(SP1)과 이격되어 배치될 수 있다. 예를 들어, 제 1 서브 패턴(SP1)은 제 1 반도체 칩(110)의 전면 상의 제 1 영역(R1)에 배치되고, 제 2 서브 패턴(SP2)은 제 1 반도체 칩(110)의 전면 상의 제 2 영역(R2)에 배치될 수 있다. 제 1 영역(R1)은 제 2 영역(R2)의 제 1 방향(D1)에 위치할 수 있다. 제 1 서브 패턴(SP1)은 제 1 반도체 칩(110)과 전기적으로 연결될 수 있다. 제 2 서브 패턴(SP2)은 제 1 반도체 칩(110)과 전기적으로 절연될 수 있다. 제 1 서브 패턴(SP1)의 일부 및 제 2 서브 패턴(SP2)의 일부는 제 1 절연층(124)에 의해 노출될 수 있으며, 각각은 패드의 역할을 할 수 있다. 이때, 노출되는 제 1 서브 패턴(SP1)의 일부는 제 1 연결 패드(CP1)로 제 1 반도체 칩(110)과 전기적으로 연결되는 패드이고, 노출되는 제 2 서브 패턴(SP2)의 일부는 제 2 연결 패드(CP2)로 제 1 반도체 칩(110)과 절연되는 패드일 수 있다. 즉, 제 2 연결 패드(CP2)는 제 1 반도체 칩(110) 및 제 1 재배선층(120)의 제 1 서브 패턴(SP1)과 전기적으로 분리(또는 플로팅(floating))되어 있는 패드일 수 있다.
다른 실시예들에 따르면, 제 1 서브 패턴(SP1)과 제 2 서브 패턴(SP2)은 전기적으로 연결될 수 있다. 즉, 제 1 서브 패턴(SP1) 및 제 2 서브 패턴(SP2) 모두 제 1 반도체 칩(110)과 전기적으로 연결될 수 있다. 이하, 제 2 서브 패턴(SP2)이 제 1 반도체 칩(110)과 전기적으로 절연되는 것을 기준으로 설명한다.
제 1 반도체 칩(110)의 전면 상에 외부 단자들(130)이 제공될 수 있다. 외부 단자들(130)은 제 1 연결 패드들(CP1) 및 제 2 연결 패드들(CP2) 상에 제공될 수 있다. 제 2 연결 패드들(CP2)의 일부 상에는 외부 단자(130)이 제공되지 않을 수 있다. 외부 단자들(130)은 제 1 연결 패드들(CP1)에 접속되는 제 1 단자들(132) 및 제 2 연결 패드들(CP2)의 일부에 접속되는 제 2 단자들(134)을 포함할 수 있다. 이때, 제 2 연결 패드들(CP2)의 다른 일부는 후술되는 제 1 연결 단자(BW1)가 접속될 수 있다. 이에 대해서는 뒤에서 설명한다. 제 1 단자들(132)은 제 1 반도체 칩(110)과 전기적으로 연결되고, 제 2 단자들(134)은 제 1 반도체 칩(110)과 전기적으로 절연될 수 있다.
제 1 유닛 구조체(100) 상에 제 2 유닛 구조체(200)가 제공될 수 있다. 제 1 유닛 구조체(100) 및 제 2 유닛 구조체(200)는 오프셋 적층 구조(offset stack structure)로 배치될 수 있다. 예를 들어, 제 1 유닛 구조체(100) 및 제 2 유닛 구조체(200)는 제 1 방향(D1)의 반대 방향으로 기울어져 적층될 수 있고, 이는 오르막 경사진 계단 형태일 수 있다. 상세하게는, 제 2 유닛 구조체들(200)은 그들의 일부가 제 1 유닛 구조체(100)와 중첩되고, 다른 일부는 제 1 유닛 구조체(100)의 어느 하나의 측면 상으로 돌출될 수 있다. 제 2 유닛 구조체(200)는 제 1 반도체 칩(110)의 제 1 측면(110a) 상으로 돌출될 수 있다. 즉, 제 2 유닛 구조체(200)는 평면적 관점에서 제 1 유닛 구조체(100)로부터 제 1 방향의 반대 방향으로 쉬프트(shift)되도록 제 1 유닛 구조체(100) 상에 적층될 수 있다. 제 2 유닛 구조체(200)는 제 2 반도체 칩(210) 및 제 2 반도체 칩(210)의 일면 상에 제공되는 제 2 재배선층(220)을 포함할 수 있다.
제 2 반도체 칩(210)은 제 1 반도체 칩(110) 상에 배치될 수 있다. 제 2 반도체 칩(210)은 제 1 반도체 칩(110)의 후면 상에 위치할 수 있다. 제 2 반도체 칩(210)의 구성은 제 1 반도체 칩(110)과 실질적으로 동일 또는 유사할 수 있다. 일 예로, 제 2 반도체 칩(210)의 크기(일 예로, 길이, 폭 및 높이 등)은 제 1 반도체 칩(110)의 그것과 동일할 수 있다. 이와는 다르게, 제 2 반도체 칩(210)의 길이, 폭 및 높이는 제 1 반도체 칩(110)의 그것보다 작을 수 있다. 제 2 반도체 칩(210)은 그의 활성면인 전면 및 비활성면인 후면을 가질 수 있다. 예를 들어, 제 2 반도체 칩(210)은 그의 전면에 제공되는 제 2 칩 패드들을 포함할 수 있다. 제 2 반도체 칩(210)의 전면은 제 1 반도체 칩(110)을 향할 수 있다. 제 2 반도체 칩(210)은 DRAM, SRAM, MRAM, 또는 플래시 메모리와 같은 메모리 칩일 수 있다. 제 2 반도체 칩(210)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다
제 2 반도체 칩(210)의 전면 상에 제 2 재배선층(220)이 배치될 수 있다. 제 2 재배선층(220)은 제 2 반도체 칩(210)의 상기한 제 2 칩 패드들을 재배선할 수 있다. 제 2 재배선층(220)은 제 2 도전 패턴(222) 및 제 2 절연층(224)을 포함할 수 있다. 제 2 절연층(224)은 제 2 반도체 칩(210)의 전면을 덮되, 제 2 도전 패턴(222)의 일부분들을 노출시킬 수 있다. 제 2 절연층(224)에 의해 노출되는 제 2 도전 패턴(222)의 일부분들은 제 2 도전 패턴(222)이 외부로 전기 접속되기 위한 패드 역할을 할 수 있다. 다른 실시예에 따르면, 노출된 제 2 도전 패턴(222)의 일부분들 상에 별도의 접속 패드가 제공될 수 있다. 이하, 패드 역할을 하는 제 2 도전 패턴(222)의 노출된 부분을 제 1 패드(PAD1)로 지칭한다. 제 1 패드(PAD1)는 평면적 관점에서 제 2 반도체 칩(210)의 내측에 배치될 수 있다. 즉, 제 2 반도체 칩(210)과 제 2 재배선층(220)은 팬-인 패키지(fan-in package) 형태를 가질 수 있다. 제 2 절연층(224)은 산화물을 포함할 수 있다. 제 2 도전 패턴(222)은 제 2 반도체 칩(210)과 전기적으로 연결될 수 있다. 제 1 패드(PAD1)는 제 2 반도체 칩(210)의 전면 상에서 제 1 방향(D1)과 반대 방향의 일측에 배치될 수 있다.
제 2 재배선층(220)은 제 1 반도체 칩(110)의 후면과 접할 수 있다. 이때, 제 1 유닛 구조체(100) 및 제 2 유닛 구조체(200)가 계단 형태로 적층됨에 따라, 제 2 반도체 칩(210)의 전면(또는, 제 2 유닛 구조체(200)의 전면)의 일부가 노출될 수 있다. 노출된 제 2 반도체 칩(210)의 전면은 활성면일 수 있다. 예를 들어, 평면적 관점에서 제 1 패드(PAD1)가 제 1 반도체 칩(110)의 제 1 측면(110a)의 일측에 배치될 수 있으며, 제 1 패드(PAD1)는 제 2 반도체 칩(210)의 하방으로 노출될 수 있다.
제 2 연결 패드들(CP2)의 일부와 제 1 패드들(PAD1)은 제 1 연결 단자(BW1)에 의해 전기적으로 연결될 수 있다. 즉, 제 2 연결 패드들(CP2)의 일부는 외부 단자(130)가 접속되고, 나머지 일부는 제 1 연결 단자(BW1)가 접속될 수 있다. 제 1 연결 단자(BW1)는 와이어 본딩(wire bonding)을 위한 연결 와이어들일 수 있다. 제 1 연결 단자(BW1)는 제 1 반도체 칩(110)의 전면 상에서 제 2 연결 패드들(CP2)의 일부에 접속되고, 제 2 반도체 칩(210)의 전면 상에서 제 1 패드들(PAD1)에 접속될 수 있다. 이때, 제 2 서브 패턴(SP2)이 배치되는 제 2 영역(R2)이 제 1 반도체 칩(110)의 제 1 측면(110a)에 인접하게 배치됨에 따라, 즉 제 1 패드(PAD1)에 인접하게 배치됨에 따라, 제 1 연결 단자(BW1)의 길이가 짧을 수 있다. 제 1 연결 단자(BW1)는 제 2 연결 패드들(CP2) 및 제 1 패드들(PAD1)로부터 제 3 방향(D3)의 반대 방향으로 연장될 수 있다. 즉, 제 1 연결 단자(BW1)의 최하단은 제 1 반도체 칩(110)의 하면 및 제 1 재배선층(120)의 하면보다 낮은 레벨에 위치할 수 있다. 제 1 반도체 칩(110)은 제 1 재배선층(120)의 제 1 연결 패드들(CP1)을 통해 제 1 단자들(132)과 전기적으로 연결되고, 제 2 반도체 칩(210)은 제 2 재배선층(220)의 제 1 패드들(PAD1), 제 1 연결 단자(BW1) 및 제 1 재배선층(120)의 제 2 연결 패드들(CP2)을 통해 제 2 단자들(134)과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 제 2 반도체 칩(210)이 제 1 재배선층(120)을 이용하여, 외부로의 전기 접속을 위한 외부 단자(130)와 연결될 수 있다. 이에 따라, 제 2 반도체 칩(210)의 전기적 연결 및 재배선을 위한 별도의 구성 요소가 필요하지 않은, 구조적으로 간단하고 소형화에 유리한 반도체 장치가 제공될 수 있다.
또한, 제 1 반도체 칩(110) 및 제 2 반도체 칩(210)이 제 1 재배선층(120)에서 상호 전기적으로 절연된 서브 패턴들(SP1, SP2)에 개별로 연결될 수 있으며, 이에 따라 반도체 장치의 대역폭(band width)이 증가될 수 있다.
더하여, 제 2 반도체 칩(210)과 연결되는 제 2 연결 패드들(CP2)이 제 1 패드들(PAD1)과 인접하도록 배치되며, 제 2 반도체 칩(210)과 외부 단자(130)의 전기적 연결이 짧고, 반도체 장치의 전기적 특성이 향상될 수 있다.
본 발명의 실시예들에 따르면 제 2 반도체 칩(210)과 제 1 재배선층(120)을 제 1 연결 단자(BW1)를 통해 연결할 수 있다. 즉, 관통 전극(through via)과 같이 고비용의 제조 공정이 수행되는 구성 요소가 필요하지 않으며, 제조 공정이 간단하고 저렴하며, 구조적으로 간단한 반도체 장치가 제공될 수 있다.
다른 실시예들에 따르면, 제 1 서브 패턴(SP1)과 제 2 서브 패턴(SP2)은 전기적으로 연결될 수 있다. 제 2 반도체 칩(210)과 제 1 반도체 칩(110)은 제 1 재배선층(120)의 제 1 도전 패턴(122)에 의해 전기적으로 연결될 수 있으며, 외부 단자(130)에 함께 연결될 수 있다. 이 경우, 제 1 반도체 칩(110)과 제 2 반도체 칩(210)은 동일한 역할을 하는 동일한 반도체 칩일 수 있으며, 동일한 신호를 처리 및 전송할 수 있다. 제 1 반도체 칩(110) 및 제 2 반도체 칩(210)이 동일한 도전 패턴들에 연결되는 경우, 반도체 장치의 처리 용량(processing capacity)이 증가될 수 있다.
도 1a 및 도 1b를 계속 참조하여, 제 1 유닛 구조체(100)와 제 2 유닛 구조체(200) 사이에 제 1 접착층(230)이 개재될 수 있다. 제 1 접착층(230)은 제 2 반도체 칩(210)의 전면 상의 제 2 재배선층(220)과 제 1 반도체 칩(110)의 후면 사이에 제공될 수 있다. 즉, 제 1 접착층(230)은 제 2 재배선층(220)을 제 1 반도체 칩(110)의 후면에 접착시킬 수 있다. 제 1 접착층(230)은 다이 접착 필름(die attach film; DAF)을 포함할 수 있다. 제 2 유닛 구조체(200)는 제 1 접착층(230)을 통해 제 1 유닛 구조체(100)에 접착될 수 있다.
몰드막(140)이 제공될 수 있다. 몰드막(140)은 제 1 유닛 구조체(100)의 측면 및 제 2 유닛 구조체(200)의 측면을 덮을 수 있다. 몰드막(140)은 제 1 반도체 칩(110)의 전면 상으로 연장되어 제 1 재배선층(120)을 덮을 수 있다. 몰드막(140)은 제 1 재배선층(120)에 접속된 외부 단자들(130)의 측면과 접할 수 있다. 이때, 제 1 재배선층(120)의 하면으로부터 몰드막(140)의 하면까지의 제 1 거리(d1)는 제 1 재배선층(120)의 하면으로부터 외부 단자들(130)의 최하단까지의 제 2 거리(d2)의 1/10 내지 1/2일 수 있다. 즉, 몰드막(140)은 외부 단자들(130)의 하부를 노출시킬 수 있으며, 상기 노출되는 외부 단자(130)의 하부는 외부 단자(130)의 부피의 적어도 1/2 이상일 수 있다. 몰드막(140)은 제 1 연결 단자(BW1)를 매립할 수 있다. 상세하게는, 제 1 재배선층(120)의 하면으로부터 제 1 연결 단자(BW1)의 최하단까지의 제 3 거리(d3)는 제 1 재배선층(120)의 하면으로부터 몰드막(140)의 하면까지의 제 1 거리(d1)보다 작을 수 있다. 즉, 제 1 연결 단자(BW1)의 최하단은 제 1 재배선층(120)의 하면보다 낮고, 몰드막(140)의 하면보다 높은 레벨에 위치할 수 있다. 몰드막(140)은 제 2 반도체 칩(210)의 후면을 노출시킬 수 있다. 예를 들어, 몰드막(140)의 최상단은 제 2 반도체 칩(210)의 후면과 동일한 레벨에 위치할 수 있다. 몰드막(140)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
본 발명의 실시예들에 따르면, 몰드막(140)이 제 1 반도체 칩(110)의 측면들 및 제 2 반도체 칩(210)의 측면들을 덮을 수 있으며, 이에 더하여 제 1 반도체 칩(110)의 전면(또는, 제 1 재배선층(120)의 하면)을 덮을 수 있다. 즉, 몰드막(140)은 제 1 유닛 구조체(100) 및 제 2 유닛 구조체(200)의 스텍 구조를 아래에서부터 덮을 수 있으며, 제 1 반도체 칩(110) 및 제 2 반도체 칩(210)을 견고하게 보호할 수 있다. 특히, 몰드막(140)은 제 1 반도체 칩(110) 및 제 2 반도체 칩(210)의 모서리 부분들을 보호할 수 있다
또한, 몰드막(140)은 제 2 반도체 칩(210)의 후면을 덮지 않을 수 있으며, 이에 따라, 반도체 장치의 높이가 낮을 수 있고, 반도체 장치의 크기가 소형화될 수 있다.
도 2a 및 도 3a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다. 도 2b 및 도 3b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도들로, 도 2a 및 도 3a는 각각 도 2b 및 도 3b의 B-B'선 및 C-C'선을 따라 자른 단면에 해당한다. 이하의 실시예들에서, 도 1a 및 도 1b의 실시예들에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1a 및 도 1b의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 2a 및 도 2b를 참조하여, 제 2 유닛 구조체(200) 상에 제 3 유닛 구조체(300)가 제공될 수 있다. 제 1 내지 제 3 유닛 구조체들(100, 200, 300)은 오프셋 적층 구조(offset stack structure)로 배치될 수 있다. 예를 들어, 제 1 내지 제 3 유닛 구조체들(100, 200, 300)은 제 1 방향(D1)의 반대 방향으로 기울어져 적층될 수 있고, 이는 오르막 경사진 계단 형태일 수 있다. 상세하게는, 제 3 유닛 구조체(300)는 그의 일부가 제 2 유닛 구조체(200)와 중첩되고, 다른 일부는 제 2 유닛 구조체(200)의 어느 하나의 측면 상으로 돌출될 수 있다. 제 3 유닛 구조체(300)는 제 2 반도체 칩(210)으로부터 제 1 방향(D1)의 반대 방향으로 돌출될 수 있다. 즉, 제 3 유닛 구조체(300)는 평면적 관점에서 제 2 유닛 구조체(200)로부터 제 1 방향(D1)의 반대 방향으로 쉬프트(shift)되도록 제 2 유닛 구조체(200) 상에 적층될 수 있다. 도시된 바와는 다르게, 제 3 유닛 구조체(300)는 복수로 제공될 수 있다. 복수의 제 3 유닛 구조체(300)는 제 2 유닛 구조체(200) 상에 오프셋 적층될 수 있다. 제 3 유닛 구조체(300)는 제 3 반도체 칩(310) 및 제 3 반도체 칩(310)의 일면 상에 제공되는 제 3 재배선층(320)을 포함할 수 있다.
제 3 반도체 칩(310)은 제 2 반도체 칩(210) 상에 배치될 수 있다. 제 3 반도체 칩(310)은 제 2 반도체 칩(210)의 후면 상에 제공될 수 있다. 제 3 반도체 칩(310)은 제 2 반도체 칩(210)과 실질적으로 동일한 칩을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제 3 반도체 칩(310)은 제 2 반도체 칩(210)을 향하는 전면 및 전면에 대향하는 후면을 가질 수 있다.
제 3 반도체 칩(310)의 전면 상에 제 3 재배선층(320)이 배치될 수 있다. 제 3 재배선층(320)은 제 3 도전 패턴(322) 및 제 3 절연층(324)을 포함할 수 있다. 제 3 절연층(324)은 제 3 반도체 칩(310)의 전면을 덮되, 제 3 도전 패턴(322)의 일부분을 노출시킬 수 있다. 제 3 절연층(324)에 의해 노출되는 제 3 도전 패턴(322)의 일부분들은 제 3 도전 패턴(322)이 외부로 전기 접속되기 위한 패드 역할을 할 수 있다. 이하, 패드 역할을 하는 제 3 도전 패턴(322)의 노출된 부분을 제 2 패드(PAD2)로 지칭한다. 제 3 도전 패턴(322)은 제 3 반도체 칩(310)과 전기적으로 연결될 수 있다. 제 2 패드(PAD2)는 제 3 반도체 칩(310)의 전면 상에서 제 1 방향(D1)과 반대 방향의 일측에 배치될 수 있다.
제 3 재배선층(320)은 제 2 반도체 칩(210)의 후면과 접할 수 있다. 이때, 제 2 유닛 구조체(200) 및 제 3 유닛 구조체(300)가 계단 형태로 적층됨에 따라, 제 3 반도체 칩(310)의 전면(또는, 제 3 유닛 구조체(300)의 전면)의 일부가 노출될 수 있다. 노출된 제 3 반도체 칩(310)의 전면은 활성면일 수 있다. 예를 들어, 평면적 관점에서 제 2 패드(PAD2)가 제 2 반도체 칩(210)의 제 1 방향(D1)과 반대 방향의 일측에 배치될 수 있으며, 제 2 패드(PAD2)는 제 3 반도체 칩(310)의 하방으로 노출될 수 있다.
제 3 반도체 칩(310)은 제 1 유닛 구조체(100)의 제 1 재배선층(120)에 전기적으로 연결될 수 있다. 예를 들어, 제 2 연결 패드들(CP2)의 일부와 제 2 패드들(PAD2)은 제 2 연결 단자(BW2)에 의해 전기적으로 연결될 수 있다. 제 2 연결 단자(BW2)는 와이어 본딩(wire bonding)을 위한 연결 와이어들일 수 있다. 제 2 연결 단자(BW2)는 제 1 반도체 칩(110)의 전면 상에서 제 2 연결 패드들(CP2)의 일부에 접속되고, 제 3 반도체 칩(310)의 전면 상에서 제 2 패드들(PAD2)에 접속될 수 있다. 이때, 제 2 서브 패턴(SP2)이 배치되는 제 2 영역(R2)이 제 1 반도체 칩(110)의 제 1 측면(110a)에 인접하게 배치됨에 따라, 제 2 연결 단자(BW2)의 길이가 짧을 수 있다. 제 2 연결 단자(BW2)의 최하단은 제 1 반도체 칩(110)의 전면 및 제 1 재배선층(120)의 하면보다 낮은 레벨에 위치할 수 있다.
제 1 연결 단자(BW1)와 제 2 연결 단자(BW2)는 서로 다른 제 2 연결 패드들(CP2)에 접속될 수 있다. 제 1 연결 단자(BW1)가 접속되는 제 1 서브 연결 패드들(SCP1)과 제 2 연결 단자(BW2)가 접속되는 제 2 서브 연결 패드들(SCP2)은 서로 절연될 수 있다. 제 2 반도체 칩(210) 및 제 3 반도체 칩(310)이 제 1 재배선층(120)에서 전기적으로 절연된 도전 패턴들에 개별로 연결될 수 있으며, 이에 따라 반도체 장치의 대역폭(band width)이 증가될 수 있다.
이와는 다르게, 제 1 서브 연결 패드들(SCP1)과 제 2 서브 연결 패드들(SCP2)은 전기적으로 연결될 수 있다. 이 경우, 제 2 반도체 칩(210)과 제 3 반도체 칩(310)은 동일한 역할을 하는 동일한 반도체 칩일 수 있으며, 동일한 신호를 처리 및 전송할 수 있다. 제 2 반도체 칩(210) 및 제 3 반도체 칩(310)이 동일한 도전 패턴들에 연결되는 경우, 반도체 장치의 처리 용량(processing capacity)이 증가될 수 있다.
다른 실시예들에 따르면, 제 2 연결 단자(BW2)는 제 1 패드들(PAD1)과 제 2 패드들(PAD2)을 연결할 수 있다. 도 3a 및 도 3b에 도시된 바와 같이, 제 2 연결 단자(BW2)는 제 2 반도체 칩(210)의 전면 상에서 제 1 패드들(PAD1)에 접속되고, 제 3 반도체 칩(310)의 전면 상에서 제 2 패드들(PAD2)에 접속될 수 있다. 제 3 반도체 칩(310)은 제 3 재배선층(320)의 제 2 패드들(PAD2), 제 2 연결 단자(BW2), 제 2 재배선층(220)의 제 1 패드들(PAD1), 제 1 연결 단자(BW1) 및 제 1 재배선층(120)의 제 2 연결 패드들(CP2)을 통해 외부 단자들(130)과 전기적으로 연결될 수 있다. 이 경우, 제 2 반도체 칩(210)과 제 3 반도체 칩(310)은 동일한 역할을 하는 동일한 반도체 칩일 수 있다. 제 2 반도체 칩(210) 및 제 3 반도체 칩(310)이 제 1 패드들(PAD1)을 통해 제 2 서브 패턴(SP2)에 공통으로 연결되는 경우, 반도체 장치의 처리 용량(processing capacity)이 증가될 수 있다.
제 2 유닛 구조체(200)와 제 3 유닛 구조체(300) 사이에 제 2 접착층(330)이 개재될 수 있다. 제 2 접착층(330)은 제 3 반도체 칩(310)의 전면 상의 제 3 재배선층(320)과 제 2 반도체 칩(210)의 후면 사이에 제공될 수 있다. 즉, 제 2 접착층(330)은 제 3 재배선층(320)을 제 2 반도체 칩(210)의 후면에 접착시킬 수 있다. 제 3 유닛 구조체(300)는 제 2 접착층(330)을 통해 제 2 유닛 구조체(200)에 접착될 수 있다.
몰드막(140)이 제공될 수 있다. 몰드막(140)은 제 1 내지 제 3 유닛 구조체(100, 200, 300)의 측면들을 덮을 수 있다. 몰드막(140)은 제 1 반도체 칩(110)의 전면 상으로 연장되어 제 1 재배선층(120)을 덮을 수 있다. 몰드막(140)은 제 1 재배선층(120)에 접속된 외부 단자들(130)의 측면과 접할 수 있다. 몰드막(140)은 제 2 연결 단자(BW2)를 매립할 수 있다. 몰드막(140)은 제 3 반도체 칩(310)의 후면을 노출시킬 수 있다. 예를 들어, 몰드막(140)의 최상단은 제 3 반도체 칩(310)의 후면과 동일한 레벨에 위치할 수 있다.
도 4a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 4b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도로, 도 4a는 도 4b의 D-D'선을 따라 자른 단면에 해당한다. 이하의 실시예들에서, 도 2a 및 도 2b의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 4a 및 도 4b를 참조하여, 제 1 유닛 구조체(100)가 제공될 수 있다. 제 1 유닛 구조체(100)는 제 1 반도체 칩(110) 및 제 1 반도체 칩(110)의 전면에 제공되는 제 1 재배선층(120)을 포함할 수 있다. 제 1 재배선층(120)은 제 1 도전 패턴(122) 및 제 1 절연층(124)을 포함할 수 있다. 제 1 도전 패턴(122)은 제 3 서브 패턴(SP3)을 더 포함할 수 있다. 제 3 서브 패턴(SP3)은 제 1 서브 패턴(SP1)과 이격되어 배치될 수 있다. 예를 들어, 제 3 서브 패턴(SP3)은 제 1 반도체 칩(110)의 전면 상의 제 3 영역(R3)에 배치될 수 있다. 제 3 영역(R3)은 제 1 영역(R1)의 제 1 방향(D1)에 위치할 수 있다. 제 3 서브 패턴(SP3)은 제 1 반도체 칩(110)과 전기적으로 절연될 수 있다. 제 3 서브 패턴(SP3)의 일부는 제 1 절연층(124)에 의해 노출될 수 있으며, 노출되는 제 1 서브 패턴(SP1)의 일부는 제 1 반도체 칩(110)과 절연되는 제 3 연결 패드(CP3)일 수 있고, 노출되는 제 3 서브 패턴(SP3)의 일부는 제 1 반도체 칩(110)과 절연되는 제 4 연결 패드(CP4)일 수 있다.
제 2 유닛 구조체(200) 상에 제 3 유닛 구조체(300)가 제공될 수 있다. 제 3 유닛 구조체(300')의 구성은 도 2a 및 도 2b를 참조하여 설명한 제 3 유닛 구조체(300)와 유사할 수 있다. 제 2 및 제 3 유닛 구조체들(200, 300')은 제 1 방향(D1)으로 기울어져 적층될 수 있다. 제 3 유닛 구조체(300')는 평면적 관점에서 제 2 유닛 구조체(200)로부터 제 1 방향(D1)으로 쉬프트(shift)되도록 제 2 유닛 구조체(200) 상에 적층될 수 있다. 즉, 제 1 내지 제 3 유닛 구조체들(100, 200, 300')은 수평적으로 서로 엇갈리도록 적층될 수 있다. 이때, 평면적 관점에서 제 3 유닛 구조체(300')는 제 2 반도체 칩(210)으로부터 제 1 방향(D1)으로 돌출되고, 또한 제 1 반도체 칩(110)의 제 2 측면(110b) 상으로 돌출되도록 배치될 수 있다.
제 3 반도체 칩(310)은 제 2 반도체 칩(210)의 후면 상에 제공될 수 있다. 제 3 반도체 칩(310)의 제 3 재배선층(320)은 제 3 도전 패턴(322) 및 제 3 절연층(324)을 포함할 수 있다. 제 3 절연층(324)은 제 3 반도체 칩(310)의 전면을 덮되, 제 3 도전 패턴(322)의 일부분(즉, 제 2 패드(PAD2))을 노출시킬 수 있다. 제 2 패드(PAD2)는 제 3 반도체 칩(310)의 전면 상에서 제 1 방향(D1)의 일측에 배치될 수 있다.
제 2 유닛 구조체(200) 및 제 3 유닛 구조체(300')가 계단 형태로 적층됨에 따라, 제 3 반도체 칩(310)의 전면(또는, 제 3 유닛 구조체(300')의 전면)의 일부가 노출될 수 있다. 예를 들어, 평면적 관점에서 제 2 패드(PAD2)가 제 2 반도체 칩(210)의 제 1 방향(D1)의 일측에 배치될 수 있으며, 제 2 패드(PAD2)는 제 3 반도체 칩(310)의 하방으로 노출될 수 있다.
제 3 반도체 칩(310)은 제 1 유닛 구조체(100)의 제 1 재배선층(120)에 전기적으로 연결될 수 있다. 예를 들어, 제 4 연결 패드들(CP4)의 일부와 제 2 패드(PAD2)는 제 2 연결 단자(BW2)에 의해 전기적으로 연결될 수 있다. 제 2 연결 단자(BW2)는 와이어 본딩(wire bonding)을 위한 연결 와이어들일 수 있다. 제 2 연결 단자(BW2)는 제 1 반도체 칩(110)의 전면 상에서 제 4 연결 패드들(CP4)의 일부에 접속되고, 제 3 반도체 칩(310)의 전면 상에서 제 2 패드들(PAD2)에 접속될 수 있다. 이때, 제 3 서브 패턴(SP3)이 배치되는 제 3 영역(R3)이 제 1 반도체 칩(110)의 제 2 측면(110b)에 인접하게 배치됨에 따라, 제 2 연결 단자(BW2)의 길이가 짧을 수 있다.
제 1 연결 단자(BW1)가 접속되는 제 3 연결 패드들(CP3)과 제 2 연결 단자(BW2)가 접속되는 제 4 연결 패드들(CP4)은 서로 절연될 수 있다. 제 2 반도체 칩(210) 및 제 3 반도체 칩(310)이 제 1 재배선층(120)에서 전기적으로 절연된 도전 패턴들에 개별로 연결될 수 있으며, 이에 따라 반도체 장치의 대역폭(band width)이 증가될 수 있다.
도 5a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 5b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도로, 도 5a는 도 5b의 E-E'선을 따라 자른 단면에 해당한다. 이하의 실시예들에서, 도 1a 및 도 1b의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 5a 및 도 5b를 참조하여, 제 1 유닛 구조체(100) 상에 복수의 제 2 유닛 구조체들(200, 200')이 제공될 수 있다.
제 1 유닛 구조체(100)의 제 1 재배선층(120)은 제 1 도전 패턴(122) 및 제 1 절연층(124)을 포함할 수 있다. 제 1 도전 패턴(122)은, 도 4a 및 도 4b에서 설명한 바와 같이, 제 3 서브 패턴(SP3)을 더 포함할 수 있다. 제 3 서브 패턴(SP3)이 배치되는 제 3 영역(R3)은 제 1 영역(R1)의 제 1 방향(D1)에 위치할 수 있다. 제 1 절연층(124)에 의해 노출되는 제 2 서브 패턴(SP2)의 일부는 제 3 연결 패드(CP3)일 수 있고, 노출되는 제 3 서브 패턴(SP3)의 일부는 제 4 연결 패드(CP4)일 수 있다.
제 1 유닛 구조체(100) 상에 복수의 제 2 유닛 구조체들(200, 200')이 제공될 수 있다. 제 2 유닛 구조체들(200, 200') 각각의 구성 및 배치는 도 1a 및 도 1b를 참조하여 설명한 것과 유사 또는 동일할 수 있다. 이때, 제 2 유닛 구조체들(200, 200')의 크기는 제 1 유닛 구조체(100)의 크기보다 작을 수 있다. 예를 들어, 제 2 유닛 구조체들(200, 200')의 폭 및 길이(또는 제 2 반도체 칩들(210, 210')의 폭 및 길이)는 제 1 유닛 구조체(100)의 폭 및 길이(또는 제 1 반도체 칩(110)의 폭 및 길이)보다 작을 수 있다. 각각의 제 2 유닛 구조체(200, 200')는 제 1 유닛 구조체(100)와 제 1 방향(D1) 또는 제 1 방향(D1)의 반대 방향으로 기울어져 적층될 수 있고, 이는 오르막 경사진 계단 형태일 수 있다. 상세하게는, 하나의 제 2 유닛 구조체(200)는 제 1 반도체 칩(110)의 제 1 측면(110a) 상으로 돌출될 수 있고, 다른 제 2 유닛 구조체(200')는 제 1 반도체 칩(110)의 제 2 측면(110b) 상으로 돌출될 수 있다. 즉, 평면적 관점에서 제 2 유닛 구조체들(200, 200')은 각각 서로 대향하는 방향으로 제 1 유닛 구조체(100)와 쉬프트(shift)될 수 있다. 제 2 유닛 구조체들(200, 200')은 그들의 일부가 제 1 유닛 구조체(100)와 중첩되고, 다른 일부는 제 1 유닛 구조체(100)의 어느 하나의 측면 상으로 돌출될 수 있다. 제 2 유닛 구조체들(200, 200') 각각의 상면은 동일한 레벨에 제공될 수 있다. 제 2 유닛 구조체들(200, 200') 각각의 상면은 몰드막(140)의 최상단과 동일한 레벨에 제공될 수 있으며, 몰드막(140)에 의해 노출될 수 있다.
이때, 제 2 유닛 구조체들(200, 200')은 그들의 제 1 패드(PAD1, PAD1')가 제 1 유닛 구조체(100)로부터 노출될 수 있다. 상세하게는, 어느 하나의 제 2 유닛 구조체(200)의 제 1 패드(PAD1)는 제 1 반도체 칩(110)의 제 1 측면(110a)의 일측에 배치되고, 다른 제 2 유닛 구조체(200')의 제 1 패드(PAD1')는 제 1 반도체 칩(110)의 제 2 측면(110b)의 일측에 배치될 수 있다. 제 2 유닛 구조체들(200, 200')은 제 1 유닛 구조체(100) 상에서 상호 이격될 수 있다.
제 2 반도체 칩들(210, 210')은 제 1 유닛 구조체(100)의 제 1 재배선층(120)에 전기적으로 연결될 수 있다. 예를 들어, 제 2 유닛 구조체들(200, 200')의 제 1 패드들(PAD1, PAD1')은 제 1 연결 단자(BW1) 및 제 3 연결 단자(BW3)를 통해 각각 제 3 연결 패드들(CP3) 및 제 4 연결 패드들(CP4)에 전기적으로 연결될 수 있다. 제 1 및 제 3 연결 단자들(BW1, BW3)은 와이어 본딩(wire bonding)을 위한 연결 와이어들일 수 있다. 제 1 연결 단자(BW1)는 제 1 반도체 칩(110)의 전면 상에서 제 3 연결 패드들(CP3)의 일부에 접속되고, 제 3 연결 단자(BW3)는 제 1 반도체 칩(110)의 전면 상에서 제 4 연결 패드들(CP4)의 일부에 접속될 수 있다.
제 1 연결 단자(BW1)가 접속되는 제 3 연결 패드들(CP3)과 제 3 연결 단자(BW3)가 접속되는 제 4 연결 패드들(CP4)은 서로 절연될 수 있다. 제 2 반도체 칩들(210, 210') 각각이 제 1 재배선층(120)에서 전기적으로 절연된 도전 패턴들에 개별로 연결될 수 있으며, 이에 따라 반도체 장치의 대역폭(band width)이 증가될 수 있다.
도 5a 및 도 5b에서는 제 2 유닛 구조체가 2개 제공되는 것을 도시하였으나 본 발명이 이에 한정되는 것은 아니다. 제 2 유닛 구조체는 둘 이상의 복수로 제공될 수 있다. 도 6a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 6b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도로, 도 6a는 도 6b의 F-F'선을 따라 자른 단면에 해당한다.
도 6a 및 도 6b을 참조하여, 제 1 유닛 구조체(100)의 제 1 반도체 칩(110)은 제 1 방향(D1)으로 상호 대향하는 제 1 측면(110a) 및 제 2 측면(110b)을 갖고, 제 2 방향(D2)으로 상호 대향하는 제 3 측면(110c) 및 제 4 측면(110d)을 가질 수 있다.
제 2 유닛 구조체들(200)은 각각 제 1 유닛 구조체(100) 상에서 제 1 반도체 칩(110)의 제 1 측면(110a), 제 2 측면(110b), 제 3 측면(110c) 및 제 4 측면(110d) 상으로 돌출될 수 있다. 즉, 평면적 관점에서 제 2 유닛 구조체들(200)은 각각 제 1 반도체 칩(110)의 각 측면들을 향하는 방향으로 제 1 유닛 구조체(100)와 쉬프트(shift)될 수 있다. 제 2 유닛 구조체들(200)은 그들의 일부가 제 1 유닛 구조체(100)와 중첩되고, 다른 일부는 제 1 유닛 구조체(100)의 어느 하나의 측면 상으로 돌출될 수 있다.
이때, 제 2 유닛 구조체들(200)은 그들의 제 1 패드(PAD1)가 제 1 유닛 구조체(100)로부터 노출될 수 있다. 상세하게는, 제 2 유닛 구조체들(200) 각각의 제 1 패드(PAD1)는 제 1 반도체 칩(110)의 어느 하나의 측면(110a, 110b, 110c, 110d)의 일측에 배치될 수 있다. 제 2 유닛 구조체들(200)은 제 1 유닛 구조체(100) 상에서 상호 이격될 수 있다.
제 2 반도체 칩들(210)은 제 1 유닛 구조체(100)의 제 1 재배선층(120)에 전기적으로 연결될 수 있다. 예를 들어, 제 2 유닛 구조체들(200)의 제 1 패드들(PAD1)은 연결 단자들(BW)을 통해 제 2 연결 패드들(CP2)에 각각 전기적으로 연결될 수 있다. 연결 단자들(BW)은 와이어 본딩(wire bonding)을 위한 연결 와이어들일 수 있다. 연결 단자들(BW2)은 각각 제 1 반도체 칩(110)의 전면 상에서 제 2 연결 패드들(CP2)의 일부에 접속되고, 제 2 반도체 칩들(210)의 전면 상에서 제 1 패드들(PAD1)에 접속될 수 있다.
각각의 제 2 반도체 칩들(210)과 연결되는 연결 단자들(BW)이 접속되는 제 2 연결 패드들(CP2)은 서로 절연될 수 있다. 즉, 제 2 반도체 칩들(210)은 서로 전기적으로 절연된 도전 패턴들에 각각 접속될 수 있다. 제 2 반도체 칩들(210)이 제 1 재배선층(120)에서 전기적으로 절연된 도전 패턴들에 개별로 연결될 수 있으며, 이에 따라 반도체 장치의 대역폭(band width)이 증가될 수 있다.
도 7 내지 도 11은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7을 참조하여, 캐리어 기판(400) 상에 제 2 유닛 구조체들(200)이 제공될 수 있다. 제 2 유닛 구조체들(200)은 캐리어 기판(400) 상에 접착될 수 있다. 제 2 유닛 구조체들(200)은 캐리어 접착층(410)에 의해 캐리어 기판(400)에 접착될 수 있다. 제 2 유닛 구조체들(200)은 캐리어 기판(400) 상에서 상호 이격되도록 배치될 수 있다. 제 2 유닛 구조체들(200)은 제 2 반도체 칩(210)의 후면(즉, 비활성면)이 캐리어 기판(400)을 향하고, 제 2 재배선층(220)이 캐리어 기판(400)과 대향하도록 배치될 수 있다. 즉, 제 2 유닛 구조체(200)에서 제 2 재배선층(220)은 캐리어 기판(400)과 대향하는 제 2 반도체 칩(210)의 전면(즉, 활성면) 상에 형성될 수 있다.
도 8을 참조하여, 제 2 유닛 구조체들(200) 상에 제 1 유닛 구조체들(100)이 적층될 수 있다. 제 1 유닛 구조체들(100)은 제 2 유닛 구조체들(200) 상에 접착될 수 있다. 제 1 유닛 구조체들(100)은 제 1 접착층들(230)에 의해 제 2 유닛 구조체들(200)에 접착될 수 있다. 제 1 유닛 구조체들(100)은 그의 제 1 반도체 칩(110)의 후면(즉, 비활성면)이 캐리어 기판(400)을 향하고, 제 1 재배선층(120)이 캐리어 기판(400)과 대향하도록 배치될 수 있다. 즉, 제 1 유닛 구조체(100)에서 제 1 재배선층(120)은 캐리어 기판(400)과 대향하는 제 1 반도체 칩(110)의 전면(즉, 활성면) 상에 형성될 수 있다.
제 1 재배선층(120)의 제 1 도전 패턴(122)은 제 1 반도체 칩(110)과 전기적으로 연결되는 제 1 서브 패턴(SP1) 및 제 1 반도체 칩(110)과 전기적으로 절연되는 제 2 서브 패턴(SP2)을 포함할 수 있다. 제 1 절연층(124)에 의해 노출되는 제 1 서브 패턴(SP1)의 일부는 제 1 연결 패드(CP1)로 제 1 반도체 칩(110)과 전기적으로 연결되는 패드이고, 제 1 절연층(124)에 의해 노출되는 노출되는 제 2 서브 패턴(SP2)의 일부는 제 2 연결 패드(CP2)로 제 1 반도체 칩(110)과 절연되는 패드일 수 있다.
이때, 제 1 유닛 구조체(100)는 평면적 관점에서 제 2 유닛 구조체(200)와 제 1 방향(D1)의 반대 방향으로 쉬프트(shift)되어 접착될 수 있다. 이로 인해 제 2 유닛 구조체(200)의 제 2 재배선층(220)의 제 1 패드들(PAD1)이 노출될 수 있다.
도 9를 참조하여, 제 1 유닛 구조체들(100) 및 제 2 유닛 구조체들(200)이 와이어 본딩(wire bonding)될 수 있다. 예를 들어, 제 1 연결 단자들(BW1)을 이용하여 제 1 유닛 구조체들(100)의 제 2 연결 패드들(CP2) 및 제 2 유닛 구조체들(200)의 제 1 패드들(PAD1)이 전기적으로 연결될 수 있다.
이후, 제 1 유닛 구조체들(100)에 외부 단자들(130)이 부착될 수 있다. 외부 단자들(130)은 제 1 재배선층(120)의 제 1 연결 패드들(CP1) 및 제 2 연결 패드들(CP2)의 일부 상에 제공될 수 있다.
다른 실시예들에 따르면, 외부 단자들(130)을 제 1 유닛 구조체들(100)에 부착하는 공정은 상기한 와이어 본딩 공정 이전에 수행될 수 있다. 또는, 제 1 유닛 구조체들(100)은 제 2 유닛 구조체들(200)에 적층되기 이전에 외부 단자(130)가 부착된 상태로 제공될 수도 있다.
도 10을 참조하여, 캐리어 기판(400) 상에 몰드막(140)이 형성될 수 있다. 예를 들어, 캐리어 기판(400)의 상면 상에 제 1 유닛 구조체들(100), 제 2 유닛 구조체들(200) 및 제 1 연결 단자들(BW1)을 매립하도록 에폭시 몰딩 컴파운드(EMC) 물질이 도포될 수 있으며, 상기 에폭시 몰딩 컴파운드 물질이 경화되어 몰드막(140)이 형성될 수 있다. 몰드막(140)은 제 2 유닛 구조체들(200)의 상면 및 측면들과 제 1 유닛 구조체들(100)의 상면 및 측면들을 덮을 수 있다. 제 1 연결 단자들(BW1)은 몰드막(140)의 내부에 매립될 수 있다. 이때, 외부 단자들(130)은 그의 일부가 몰드막(140) 상으로 노출될 수 있다.
이후, 캐리어 기판(400) 및 캐리어 접착층(410)이 제거될 수 있다. 캐리어 기판(400) 및 캐리어 접착층(410)이 제거됨에 따라, 제 2 반도체 칩들(210)의 후면이 노출될 수 있다.
도 11을 참조하여, 몰드막(140)이 절단되어 제 1 유닛 구조체들(100) 및 제 2 유닛 구조체들(200)이 개별적으로 분리될 수 있다. 예를 들어, 몰드막(140)은 쏘잉 라인(SL)을 따라 싱귤레이션(singulation) 공정이 수행될 수 있다. 즉, 몰드막(140)이 쏘잉(sawing)됨에 ‹x라, 복수의 제 1 유닛 구조체들(100) 및 제 2 유닛 구조체들(200)이 서로 분리되어 반도체 장치들이 제조될 수 있다. 반도체 장치들 각각은 도 1a를 참조하여 설명한 반도체 장치와 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따르면, 적층된 유닛 구조체들(100, 200)을 전기적으로 연결하기 위하여 와이어 본딩(wire bonding)을 이용할 수 있다. 즉, 유닛 구조체들(100, 200)의 전기적 연결을 위해 관통 전극(through via)과 같은 고비용의 공정이 요구되는 구성 요소가 필요하지 않을 수 있다. 즉, 반도체 장치의 제조 방법은 그 공정 과정이 간단하고 비용이 적게 들 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제 1 유닛 구조체 110: 제 1 반도체 칩
120: 제 1 재배선층 130: 외부 단자
140: 몰드막 200: 제 2 유닛 구조체
210: 제 2 반도체 칩 220: 제 2 재배선층
300: 제 3 유닛 구조체 310: 제 3 반도체 칩
320: 제 3 재배선층

Claims (20)

  1. 그의 하면 상에 제 1 재배선층이 제공되는 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에 적층되고, 그의 하면 상에 제 2 재배선층이 제공되는 제 2 반도체 칩;
    상기 제 2 반도체 칩의 측면, 상기 제 1 반도체 칩의 측면 및 상기 제 1 반도체 칩의 상기 하면을 덮는 몰드막; 및
    상기 몰드막을 관통하여 상기 제 1 반도체 칩의 상기 제 1 재배선층에 접속되는 외부 단자를 포함하되,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 상기 제 2 재배선층의 일부가 노출되도록 쉬프트(shift)되고,
    상기 제 1 재배선층은 상기 제 1 반도체 칩과 전기적으로 연결되는 제 1 도전 패턴 및 상기 제 1 반도체 칩과 전기적으로 절연되는 제 2 도전 패턴을 갖고,
    노출된 상기 제 2 재배선층의 일부와 상기 제 1 재배선층의 상기 제 2 도전 패턴은 제 1 연결 와이어를 이용하여 연결되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 제 1 측면 상으로 돌출되도록 쉬프트되고,
    상기 제 2 도전 패턴은 상기 제 1 반도체 칩의 상기 제 1 측면에 인접하도록 배치되고,
    상기 제 1 도전 패턴은 상기 제 1 측면과 대향하는 상기 제 1 반도체 칩의 제 2 측면에 인접하도록 배치되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 연결 와이어는 상기 몰드막에 의해 매립되는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 재배선층의 상기 하면으로부터 상기 제 1 연결 와이어의 최하단까지의 제 1 거리는,
    상기 제 1 재배선층의 상기 하면으로부터 상기 몰드막의 최하단까지의 제 2 거리보다 작은 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제 2 반도체 칩의 상면은 상기 몰드막의 최상단과 동일한 레벨에 제공되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 외부 단자는:
    상기 제 1 도전 패턴 상에 배치되어 상기 제 1 반도체 칩과 전기적으로 연결되는 제 1 단자; 및
    상기 제 2 도전 패턴 상에 배치되어 상기 제 2 반도체 칩과 전기적으로 연결되는 제 2 단자를 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 2 반도체 칩 상에 적층되고, 그의 하면 상에 제 3 재배선층이 제공되는 제 3 반도체 칩을 더 포함하되,
    상기 제 2 반도체 칩과 상기 제 3 반도체 칩은 상기 제 3 재배선층의 일부가 노출되도록 쉬프트(shift)되고,
    상기 제 2 반도체 칩으로부터 노출되는 상기 제 3 재배선층의 일부는 제 2 연결 와이어를 통해 상기 제 1 재배선층과 연결되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 내지 상기 제 3 반도체 칩들은 일 방향으로 오르막 경사진 계단 형태의 오프셋 적층 구조(offset stack structure)를 갖는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 제 1 측면 상으로 돌출되도록 상기 제 1 반도체 칩과 쉬프트되고,
    상기 제 3 반도체 칩은 상기 제 1 측면과 대향하는 상기 제 1 반도체 칩의 제 2 측면 상으로 돌출되도록 상기 제 1 반도체 칩과 쉬프트되는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 1 재배선층은 상기 제 1 반도체 칩과 전기적으로 절연되고, 상기 제 2 연결 와이어가 접속되는 제 3 도전 패턴을 더 포함하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제 2 반도체 칩과 이격되도록 상기 제 1 반도체 칩 상에 적층되고, 그의 하면 상에 제 4 재배선층이 제공되는 제 4 반도체 칩을 더 포함하되,
    상기 제 1 반도체 칩과 상기 제 4 반도체 칩은 상기 제 4 재배선층의 일부가 노출되도록 쉬프트(shift)되는 오프셋 적층 구조(offset stack structure)를 갖고,
    노출된 상기 제 4 재배선층의 일부는 제 3 연결 와이어를 통해 상기 제 1 재배선층과 연결되는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 일 측면 상으로 돌출되도록 상기 제 1 반도체 칩과 쉬프트되고,
    상기 제 4 반도체 칩은 상기 제 1 반도체 칩의 상기 일 측면과는 다른 상기 타 측면 상으로 돌출되도록 상기 제 1 반도체 칩과 쉬프트되는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 재배선층은 상기 제 1 반도체 칩과 전기적으로 절연되고, 상기 제 3 연결 와이어가 접속되는 제 4 도전 패턴을 더 포함하되,
    상기 제 4 도전 패턴은 상기 제 1 반도체 칩의 상기 타 측면에 인접하도록 배치되는 반도체 장치.
  14. 제 1 항에 있어서,
    상기 제 1 재배선층의 하면으로부터 상기 몰드막의 하면까지의 거리는,
    상기 제 1 재배선층의 하면으로부터 상기 외부 단자의 하단까지의 거리의 1/10 내지 1/2인 반도체 장치.
  15. 제 1 반도체 칩;
    상기 제 1 반도체 칩의 제 1 방향의 일측으로 돌출되도록 상기 제 1 반도체 칩의 비활성면 상에 적층되는 제 2 반도체 칩;
    상기 제 1 반도체 칩의 상기 활성면 상에 제공되는 외부 단자들; 및
    상기 제 1 반도체 칩의 측면들 및 상기 제 2 반도체 칩의 측면들로부터 상기 제 1 반도체 칩의 상기 활성면 상으로 연장되는 몰드막을 포함하되,
    상기 몰드막은 상기 외부 단자들의 측면들의 적어도 일부를 덮고,
    상기 제 2 반도체 칩의 활성면은 상기 제 1 반도체 칩의 상기 비활성면을 향하고,
    상기 제 1 반도체 칩은 상기 제 1 반도체 칩의 상기 활성면에 제공되는 제 1 패드를 갖고, 상기 제 2 반도체 칩은 상기 제 1 반도체 칩으로부터 노출된 상기 제 2 반도체 칩의 상기 활성면에 제공되는 제 2 패드를 갖고,
    상기 제 1 패드와 상기 제 2 패드는 제 1 연결 와이어를 통해 연결되는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 반도체 칩의 상기 제 1 패드는:
    상기 제 1 반도체 칩과 전기적으로 연결되는 제 1 연결 패드; 및
    상기 제 1 연결 와이어가 접속되는 제 2 연결 패드를 포함하되,
    상기 제 2 연결 패드는 상기 제 1 반도체 칩과 전기적으로 절연되는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 1 반도체 칩의 상기 활성면은 제 1 영역 및 상기 제 1 영역으로부터 상기 제 1 방향에 제공되는 제 2 영역을 갖고,
    상기 제 1 연결 패드는 상기 제 1 영역 상에 제공되고,
    상기 제 2 연결 패드는 상기 제 2 영역 상에 제공되는 반도체 장치.
  18. 제 15 항에 있어서,
    상기 제 2 반도체 칩은 복수로 제공되되,
    상기 복수의 제 2 반도체 칩들은 상기 제 1 반도체 칩의 상기 비활성면 상에서 상호 이격되도록 배치되는 반도체 장치.
  19. 제 15 항에 있어서,
    상기 제 1 연결 와이어는 상기 몰드막에 의해 매립되되,
    상기 제 1 재배선층의 상기 하면으로부터 상기 제 1 연결 와이어의 최하단까지의 제 1 거리는, 상기 제 1 재배선층의 상기 하면으로부터 상기 몰드막의 최하단까지의 제 2 거리보다 작은 반도체 장치.
  20. 제 1 반도체 칩 상에 제 1 방향으로 쉬프트(shift)되어 오르막 경사진 계단 형태로 오프셋 적층(offset stack)되는 제 2 반도체 칩들;
    제 1 반도체 칩의 하면 상의 제 1 패드들과 상기 제 2 반도체 칩들의 노출된 하면 상의 제 2 패드들을 전기적으로 연결하는 연결 단자들;
    상기 제 1 반도체 칩의 상기 하면 상에 제공되는 외부 단자들; 및
    상기 1 및 제 2 반도체 칩들의 하면들을 덮는 몰드막을 포함하되,
    상기 제 1 반도체 칩은 하면 상에 제공되는 제 3 패드들을 더 포함하되, 상기 제 1 패드들은 상기 제 3 패드들로부터 상기 제 1 방향에 위치하고,
    상기 외부 단자들은 상기 제 1 반도체 칩의 상기 1 패드들의 일부 및 제 3 패드들에 접속되고,
    상기 몰드막은 상기 외부 단자들의 측면과 접하고,
    상기 제 1 재배선층의 하면으로부터 상기 외부 단자의 하단까지의 거리의 1/10 내지 1/2이고,
    상기 제 2 반도체 칩들 중 최상단의 제 2 반도체 칩의 상면과 상기 몰드막의 최상단은 동일한 레벨에 위치하는 반도체 장치.


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