KR20160056379A - 트리플 패드 구조를 이용하는 칩 및 그것의 패키징 방법 - Google Patents

트리플 패드 구조를 이용하는 칩 및 그것의 패키징 방법 Download PDF

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KR20160056379A
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rewiring
bonding
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권흥규
김인혁
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract

본 발명에 따른 칩은, 코어 회로; 상기 코어 회로 위에 형성되는 적어도 하나의 재배선층; 및 상기 적어도 하나의 재배선층 혹은 상기 적어도 하나의 재배선층에 연결된 적어도 하나의 비아를 통하여 상기 코어 회로의 패드에 연결되는 적어도 하나의 트리플 패드를 포함하고, 상기 트리플 패드는, 상기 적어도 하나의 재배선층을 통하여 서로 연결되고, 본딩을 수행하기 위한 본딩 패드, 상기 적어도 하나의 재배선층에 연결되는 재배선 패드 및 웨이퍼 레벨 테스트를 수행하기 위한 테스트 패드를 포함하고, 상기 테스트 패드는 상기 코어 회로에 오버랩되는 코어 영역에 배치된다.

Description

트리플 패드 구조를 이용하는 칩 및 그것의 패키징 방법{CHIP USING TRIPLE PAD CONFIGURATION AND PACKAGING METHOD THEREOF}
본 발명은 트리플 패드 구조를 이용하는 칩 및 그것의 패키징 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 커지고 있어 복수의 반도체 칩을 적층하는 방법들이 제안 되고 있다. 그러나, 집적도를 증가시키기 위하여 복수의 칩을 적층하는 경우, 칩 간의 거리 증가로 인하여 유효 동작 속도가 저하되고, 반도체 패키지의 집적도를 높이는데 문제가 있다.
본 발명의 목적은 칩사이즈를 줄이는 칩 및 그것의 패키징 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 칩은, 코어 회로; 상기 코어 회로 위에 형성되는 적어도 하나의 재배선층; 및 상기 적어도 하나의 재배선층 혹은 상기 적어도 하나의 재배선층에 연결된 적어도 하나의 비아를 통하여 상기 코어 회로의 패드에 연결되는 적어도 하나의 트리플 패드를 포함하고, 상기 트리플 패드는, 상기 적어도 하나의 재배선층을 통하여 서로 연결되고, 본딩을 수행하기 위한 본딩 패드, 상기 적어도 하나의 재배선층에 연결되는 재배선 패드 및 웨이퍼 레벨 테스트를 수행하기 위한 테스트 패드를 포함하고, 상기 테스트 패드는 상기 코어 회로에 오버랩되는 코어 영역에 배치된다.
실시 예에 있어서, 상기 본딩 패드는 상기 코어 영역에 배치된다.
실시 예에 있어서, 상기 본딩 패드를 통하여 프루빙 테스트가 수행된다.
실시 예에 있어서, 상기 본딩 패드는 범프 패드이다.
실시 예에 있어서, 상기 본딩 패드는 상기 코어 회로에 오버랩되지 않는 코어 아웃사이드 영역에 배치된다.
실시 예에 있어서, 상기 재배선 패드 및 상기 테스트 패드는 상기 코어 영역에 배치된다.
실시 예에 있어서, 상기 본딩 패드를 이용하여 와이어 본딩이 수행된다.
실시 예에 있어서, 상기 적어도 하나의 트리플 패드는 상기 본딩 패드, 상기 재배선 패드, 및 상기 테스트 패드 순서로 연결된다.
실시 예에 있어서, 상기 적어도 하나의 트리플 패드는 상기 본딩 패드, 상기 테스트 패드 및 상기 재배선 패드 순서로 연결된다.
실시 예에 있어서, 상기 코어 회로의 상기 패드는 입출력 패드이다.
실시 예에 있어서, 상기 코어 회로 위에, 적어도 하나의 제 1 재배선층 혹은 적어도 하나의 제1 비아를 통하여 상기 코어 회로의 제 1 패드에 연결되는 적어도 하나의 듀얼 패드를 더 포함하고, 상기 듀얼 패드는, 상기 코어 영역에 배치되고, 상기 적어도 하나의 상기 제 1 배선층에 연결되는 제 1 재배선 패드 및 제 1 테스트 패드를 포함한다.
실시 예에 있어서, 상기 제 1 패드는 전원 패드 혹은 접지 패드이다.
본 발명의 실시 예에 따른 웨이퍼 레벨 칩 패키지 방법은: 기판 위에 코어 회로들을 플레이스 하는 단계; 상기 코어 회로들을 몰딩하는 단계; 상기 기판을 제거하는 단계; 상기 코어 회로들 각각의 패드들을 오픈시킨 상태에서 절연층을 형성하는 단계; 및 상기 패드들에 연결된 재배선들을 형성하는 단계를 포함하고, 상기 재배선을 형성하는 단계에서 적어도 하나의 트리플 패드가 형성되고, 상기 적어도 하나의 트리플 패드는, 재배선을 통하여 서로 연결되는 본딩 패드, 재배선 패드, 및 테스트 패드를 포함하고, 상기 테스트 패드는 코어 회로에 오버랩되는 코어 영역에 배치된다.
실시 예에 있어서, 상기 테스트 패드를 이용하여 웨이퍼 레벨 테스트를 수행하는 단계를 더 포함한다.
실시 예에 있어서, 솔더 볼을 형성하기 위한 오픈 영역들을 갖는 마스크막을 형성하는 단계를 더 포함한다.
실시 예에 있어서, 상기 마스크막의 상기 오픈 영역들에 솔더 볼들을 형성하는 단계를 더 포함한다.
실시 예에 있어서, 상기 본딩 패드는 상기 코어 영역에 배치된다.
실시 예에 있어서, 상기 본딩 패드는 상기 코어 영역의 바깥에 배치된다.
실시 예에 있어서, 상기 본딩 패드를 이용한 와이어 본딩을 통하여 패키징이 완료된다.
본 발명의 실시 예에 따른 패키지 칩은, NFC(near field communication) 서비스를 제공하기 위한 NFC 제어기; 및 상기 NFC 제어기 위에 배치되고, 상기 NFC 제어기를 실행하기 위한 인증 정보를 저장하는 임베디드 보안 요소를 포함하고, 상기 NFC 제어기 및 상기 임베디드 보안 요소는 적어도 하나의 트리플 패드 혹은 적어도 하나의 듀얼 패드를 이용하는 패키징을 수행하고, 상기 적어도 하나의 트리플 패드는, 적어도 하나의 제 1 재배선층에 연결되는 제 1 본딩 패드, 제 1 재배선 패드, 및 제 1 테스트 패드를 포함하고, 상기 적어도 하나의 듀얼 패드는, 적어도 하나의 제 2 재배선층에 연결되는 제 2 재배선 패드 및 제 2 테스트 패드를 포함하고, 상기 제 1 및 제 2 테스트 패드들 각각은 코어 회로에 오버랩되는 코어 영역에 배치된다.
실시 예에 있어서, 상기 NFC 제어기 및 상기 임베디드 보안 요소 사이에 인터포저를 구비한다.
실시 예에 있어서, 상기 적어도 하나의 트리플 패드는 상기 코어 회로의 입출력 패드에 연결된다.
실시 예에 있어서, 상기 적어도 하나의 트리플 패드는 상기 코어 회로의 전원 패드 혹은 접지 패드에 연결된다.
실시 예에 있어서, 상기 패키징은 WLP(wafer level package), FOWLP(fan-out wafer level package), WB-FBGA(wire bonding fine pitch ball grid array) 패키지, FC-FBGA(flip-chip fine pitch ball grid array) 패키지, WB/WB 패키지, WB/FC-FBGA 패키지, WB/WB SIP(system in package) 패키지, WB/FC SIP 패키지, FOWFP(fan-out wafer fabricated package) SIP(system in package), FOWFP POP(package on package) 중 어느 하나로 구현된다.
상술한 바와 같이 본 발명에 따른 칩과 그것의 패키징 방법은, 코어 영역에 배치된 테스트 패드를 갖는 트리플 패드를 구비함으로써, 칩사이즈를 크게 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 트리플 패드를 갖는 칩을 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 트리플 패드에 대한 제 1 실시 예를 개념적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 트리플 패드에 대한 제 2 실시 예를 개념적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 트리플 패드에 대한 제 3 실시 예를 개념적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 듀얼 패드에 대한 실시 예를 개념적으로 보여주는 도면이다.
도 6a ~ 도 6h은 본 발명의 실시 예에 팬-아웃 웨이퍼 레벨 패키지의 제조 공정을 보여주는 도면들이다.
도 7a ~ 도 7d은 본 발명에 실시 예에 따른 트리플 패드/듀얼 패드 구조를 이용하는 패키징의 실시 예를 보여주는 도면들이다.
도 8a ~ 도 8b는 본 발명의 따른 패드 구조를 이용하는 FOWFP SIP 패키지들을 예시적으로 보여주는 도면들이다.
도 9a ~ 도 9b는 본 발명의 따른 패드 구조를 이용하는 FOWFP POP 패키지들을 예시적으로 보여주는 도면들이다.
도 10은 본 발명의 실시 예에 따른 패드 디자인에 대한 실시 예를 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 비메모리 칩 제조 단계를 예시적으로 보여주는 흐름도이다.
도 12는 본 발명의 트리플 패드/듀얼 패드로 구현된 모바일 장치를 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 혹은 대체물을 포함한다.
제 1 혹은 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고 유사하게 제 2 구성 요소는 제 1 구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 혹은 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 혹은 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 혹은 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 혹은 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것들의 존재 혹은 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 트리플 패드(140)를 갖는 칩(100)을 예시적으로 보여주는 도면이다. 도 1을 참조하면, 트리플 패드(140)는 본딩 패드(141), 재배선 패드(142, RDL(redistribution layer)) 및 테스트 패드(143, EDS(electrical die sorting))을 포함한다. 여기서 본딩 패드(141), 재배선 패드(142), 및 테스트 패드(143)는 전기적으로 연결된다.
본딩 패드(141)는 패키지시 본딩하는데 이용되는 패드이다. 본딩 패드는, 코어 아웃사이드 영역(core outside area)에 존재한다. 여기서 코어 아웃사이드 영역은 도시되지 않았지만 내부의 코어 회로와 오버랩되는 영역의 바깥 영역을 말한다. 실시 예에 있어서, 본 발명의 실시 예에 따른 칩(100)은 팬-아웃(fan-out) 패키징 구조로 구현될 수 있다. 실시 예에 있어서 본딩 패드(141)는 와이어 본딩을 수행하기 위한 패드일 수 있다.
실시 예에 있어서, 본딩 패드(141)는, 재배선을 이용하여 재배선 패드(142)에 전기적으로 연결된다.
재배선 패드(142)는, 재배선을 이용하여 코어 회로의 패드에 전기적으로 연결된다. 실시 예에 있어서, 재배선 패드(142)는 코어 영역(core area)에 존재한다. 여기서 코어 영역은 도시되지 않았지만 내부의 코어 회로에 오버랩되는 영역이다.
실시 예에 있어서, 코어 영역은 크랙 방지 구조(crack stop structure) 및 다이 실링(die seal ring)을 포함할 수 있다. 여기서 다이 실링은 MOB(moisture oxidation barrier)를 포함할 수 있다. 한편, 크랙 방지 및 다이 실링에 대한 자세한 것은, 이 출원의 참고문헌으로 결합된 US 8,048,761에서 설명될 것이다.
테스트 패드(143)는 테스트에 이용되는 패드이다. 실시 예에 있어서, 테스트 패드는 웨이퍼 레벨 단계에서 정전기 테스트(혹은, 웨이퍼 테스트)에 이용될 수 있다. 실시 예에 있어서, 테스트 패드(143)는 코어 영역에 존재한다.
실시 예에 있어서, 코어 영역은 가드 링(guard ring)을 포함할 수 있다.
실시 예에 있어서, 테스트 패드(143)는 컨터빌러 프루빙(cantilever probing) 혹은 버티컬 프루빙(vertical probing) 테스트를 수행할 수 있는 충분한 크기일 수 있다.
실시 예에 있어서, 테스트 패드(143)는 재배선을 이용하여 재배선 패드(142)에 전기적으로 연결된다.
본 발명의 실시 예에 따른 칩(100)은 트리플 패드 구조의 패키징을 수행함으로써, 칩사이즈를 크게 줄일 수 있다.
도 2는 본 발명의 실시 예에 따른 트리플 패드(140)에 대한 제 1 실시 예를 개념적으로 보여주는 도면이다. 도 1 및 도 2를 참조하면, 트리플 패드(140)는 본딩 패드(141, WB), 재배선 패드(142,RDL) 및 테스트 패드(143, EDS)로 구성된다. 본딩 패드(141), 재배선 패드(142), 및 테스트 패드(143)들은 적어도 하나의 재배선 층(130) 혹은 층과 층 사이의 적어도 하나의 비아를 통하여 코어 회로(110)의 입출력 패드(111, IO)에 연결된다. 도 2에서 도시된 바와 같이 비아는 절연층(120)을 관통한다.
한편, 도 2에서는 설명의 편의를 위하여 하나의 재배선층(130) 및 하나의 비아를 도시하지만, 트리플 패드(140)와 입출력 패드(111)는 복수의 재배선 층들 혹은 복수의 재배선 층들에 사이의 복수의 비아들을 구성된 다양한 경로를 통하여 전기적으로 연결될 수 있다.
실시 예에 있어서, 트리플 패드(140)는 와이어 본딩을 수행할 때 테스트 프루빙을 수행하지 않는다. 다른 실시 예에 있어서, 트리플 패드(140)는 와이어 본딩을 수행하지 않을 때(예를 들어, 범프 패드로 이용될 때) 테스트 프루빙을 수행할 수 있다.
본 발명의 실시 예에 따른 트리플 패드(140)는, 코어 아웃사이드 영역에 배치된 본딩 패드(141) 및 코어 영역에 배치된 재배선 패드(142) 및 테스트 패드(143)로 구성된다.
한편, 도 2에 도시된 트리플 패드(140)는 본딩 패드(141), 재배선 패드(142) 및 테스트 패드(143) 순으로 연결된다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 트리플 패드(140)는 재배선 패드(RDL)와 테스트 패드(EDS)의 연결 순서를 바뀔 수도 있다.
도 3은 본 발명의 실시 예에 따른 트리플 패드(140)에 대한 제 2 실시 예를 개념적으로 보여주는 도면이다. 도 3을 참조하면, 트리플 패드(140)는, 도 2와 비교하여 본딩 패드(151), 테스트 패드(152) 및 재배선 패드(153) 순으로 연결된다. 실시 예에 있어서, 입출력 패드(112)에 트리플 패드가 적어도 하나의 재배선 층(130) 및/혹 적어도 하나의 비아를 통해 연결될 수 있다.
한편, 도 2 및 도 3의 도시된 트리플 패드(140)는 코어 아웃사이드 영역에 본딩 패드를 포함하였다. 하지만, 본 발명의 본딩 패드의 위치가 반드시 여기에 제한될 필요는 없다. 본 발명의 본딩 패드는 코어 영역에 배치될 수도 있다.
도 4는 본 발명의 실시 예에 따른 트리플 패드(140)에 대한 제 3 실시 예를 개념적으로 보여주는 도면이다. 도 4를 참조하면, 트리플 패드(140)는, 도 2와 비교하여 코어 영역에 배치된 본딩 패드(161), 재배선 패드(162) 및 테스트 패드(163)로 구성된다.
한편, 도 2 내지 도 4는 트리플 패드 구조를 설명하였다. 하지만, 본 발명의 패드 구조가 반드시 여기에 제한되지 않을 것이다. 본 발명은 듀얼 패드(dual pad) 구조에 적용 가능하다.
도 5는 본 발명의 실시 예에 따른 듀얼 패드 구조를 개념적으로 설명하기 위한 도면이다. 도 1 및 도 5를 참조하면, 듀얼 패드는 재배선 패드(172) 및 테스트 패드(173)로 구성된다. 재배선 패드(172)는 도 3에 도시된 바와 같이, 코어 회로(110)의 전원 패드(114, PW)에 연결될 수 있다. 도시되지 않았지만, 듀얼 패드와 전원 패드(114)는 복수의 재배선층들(135) 및/혹은 복수의 재배선 층들에 사이의 비아들을 통해 구성된 다양한 경로를 통하여 전기적으로 연결될 수 있다.
실시 예에 있어서, 재배선 패드(172) 및 테스트 패드(173)는 코어 영역에 배치된다.
본 발명의 실시 예에 따른 듀얼 패드는 코어 영역에 배치된 재배선 패드(172) 및 테스트 패드(173)로 구성될 수 있다.
한편, 도 5에 도시된 듀얼 패드는 전원 패드(PW)에 연결된다. 하지만 본 발명의 듀얼 패드가 반드시 여기에 한정될 필요는 없다. 본 발명의 듀얼 패드는 접지 패드에 연결될 수도 있다.
도 6a ~ 도 6h은 본 발명의 실시 예에 팬-아웃 웨이퍼 레벨 패키지의 제조 공정을 보여주는 도면들이다. 도 6a을 참조하면, 더미 기판(1) 상에 분리막(2)을 형성한다. 더미 기판(1)은 유리 기판을 포함할 수 있다. 분리막(2)은 임시 접착제(temporary adhesive)를 포함할 수 있다. 예를 들어, 분리막(2)은 이중 경화형 실리콘 변성 접착제를 포함할 수 있다.
도 6b를 참조하면. 분리막(2) 상에 제 1 반도체 칩들(10)을 배치한다. 분리막(2)은 제 1 반도체 칩들(10)을 더미 기판(1) 상에 부착시킬 수 있다. 제 1 반도체 칩들(10) 각각은 제 1 소자 기판(12), 제 1 소자 보호막(14), 및 제 1 소자 패드들(16)을 포함할 수 있다. 제 1 소자 기판(12)은 다수의 단위 소자들(미도시)을 가질 수 있다. 단위 소자들(코어 회로들)은 메모리 소자, 로직 소자, 또는 컨트롤러 소자를 포함할 수 있다. 제 1 소자 보호막(14)은 제 1 소자 기판(12) 상에 배치될 수 있다. 제 1 소자 패드들(16)은 제 1 소자 보호막(14)을 통과하여 제 1 소자 기판(12)에 연결될 수 있다. 예를 들어, 제 1 소자 패드들(16)은 제 1 소자 기판(12)의 단위 소자들을 전기적으로 연결될 수 있다. 제 1 소자 보호막(14)과 제 1 소자 패드들(16)은 제 1 소자 기판(12) 상에 배치될 수 있다. 도 2 의 제 1 반도체 칩들(10)은 뒤집힌 상태로 개시되어 있다. 제 1 소자 보호막(14)과 제 1 소자 패드들(16)은 분리막(2)에 접착될 수 있다. 실시 예에 있어서, 소자 패드들(16)은 입출력 패드 및/혹 전원 패드일 수 있다.
도 6c을 참조하면, 제 1 반도체 칩들(10) 및 더미 기판(1) 상에 몰드 기판(20)을 형성한다. 몰드 기판(20)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound)를 포함할 수 있다. 몰드 기판(20)은 성형 될 수 있다. 도 6d를 참조하면, 몰드 기판(20)이 형성된 결과물을 뒤집고, 더미 기판(1) 및 분리막(2)을 제거하여 제 1 반도체 칩들(10)을 노출한다. 분리막(2)은 가열될 때, 제 1 반도체 칩(10) 및 몰드 기판(20)으로부터 분리될 수 있다. 가열된 분리막(2)은 접착력을 상실할 수 있다. 제 1 소자 기판(12)은 몰드 기판(20) 내에 배치될 수 있다. 제 1 소자 보호막(14) 및 제 1 소자 패드들(16)은 몰드 기판(20)의 상부 면(21)과 동일한 높이를 가질 수 있다.
도 6e을 참조하면, 노출된 제 1 반도체 칩들(10) 상에 절연막(30)을 형성한다. 절연막(30)은 폴리머, 또는 유전막을 포함할 수 있다. 절연막(30)은 기상증착방법, 또는 졸겔 방법으로 형성될 수 있다. 절연막(30)은 콘택 홀들을 가질 수 있다. 제 1 소자 패드들(16) 및 제 2 소자 패드들(36)은 콘택 홀들을 통해 외부로 노출될 수 있다.
도 6f을 참조하면, 절연막(30)의 일부와, 제 1 소자 패드들(16), 및 제 2 소자 패드들(36) 상에 재배선들(40)을 형성한다. 재배선들(40)은 절연막(30)의 일부와, 제 1 소자 패드들(16) 및 제 2 소자 패드들(36) 상에 형성될 수 있다. 재배선들(40)은 시드막 형성 공정, 마스크 공정, 및 전기 도금 공정으로 형성될 수 있다. 시드막(미도시)은 스퍼터링 방법으로 형성될 수 있다. 시드막은 제 1 절연막(42), 제 1 소자 패드들(16), 및 제 2 소자 패드들(36) 상에 형성될 수 있다.
마스크 공정은 시드막 상에 마스크 패턴(미도시)을 형성하는 단계이다. 마스크 패턴막은 시드막을 재배선들(40)의 모양으로 노출할 수 있다. 전기 도금 공정은 노출된 시드막 상에 재배선들(40)을 형성하는 공정이다. 재배선들(40)은 절연막(30)의 일부, 제 1 소자 패드들(16), 및 제 2 소자 패드들(36) 상에 형성될 수 있다. 재배선들(40)은 콘택 홀들 내에 충진 될 수 있다. 재배선들(40)은 제 1 소자 패드들(16)과 제 2 소자 패드들(36)을 연결할 수 있다. 이후, 마스크 패턴 및 제 1 재배선들(52) 외곽의 시드막 제거될 수 있다. 실시 예에 있어서, 재배선들(40) 중 적어도 하는 도 2 내지 도 5에 설명된 바와 같은 듀얼 패드 구조 혹은 트리플 패드 구조를 포함할 수 있다.
도 6g을 참조하면, 솔더 마스크막(50)이 형성된다. 도 6h를 참조하면, 솔더 마스크막(50)의 일부에 콘택홀들이 존재한다. 도 6h를 참조하면, 솔더 마스크막(50)의 콘택홀들에 솔더 볼들(60)이 형성된다. 이후, 솔더 볼들(60)을 이용한 와이어 본딩을 통하여 다른 칩과 웨이퍼 레벨 패키징이 완료된다. 다른 실시 예에 있어서, 솔더 볼들(60) 중 전체 혹은 일부는 범프 패드로 이용되어 다른 칩과 웨이퍼 레벨 패키징이 완료될 수 있다.
도 7a ~ 도 7d은 본 발명에 따른 트리플 패드/듀얼 패드 구조를 이용하는 패키징의 실시 예를 보여주는 도면들이다. 본 발명의 패키지는 도 7a는 WB-FBGA (wire bonding fine pitch ball grid array)이고, 도 7b는 FC-FBGA(flip-chip fine pitch ball grid array) 패키지이다. 도 7a 및 도 7b를 참조하면, 와이어 본딩되는 본딩 패드는 EDS 테스트 프루빙이 되지 않고, 본딩 패드 안쪽의 재배선 패드에 EDS 테스트 프루빙이 수행될 수 있는 패키지들이다.
도 7c는 WB/WB SIP 패키지이고, 도 7b는 WB/FC SIP(system in package) 패키지이다. 도 7c 및 도 7을 참조하면, 와이어 본딩되는 본딩 패드들 중 일부는 EDS 테스트 프루빙이 수행되는 패드와 그렇지 않은 패드를 갖는 패키지들이다.
도 8a ~ 도 8b는 본 발명의 따른 패드 구조를 이용하는 FOWFP(fan-out wafer fabricated package) SIP(system in package) 패키지들을 예시적으로 보여주는 도면들이다. 도 8a는 SBC SIP FOWFP 패키지이고, 도 8b는 F2F SIP FOWFP 패키지이다.
도 9a ~ 도 9b는 본 발명의 따른 패드 구조를 이용하는 FOWFP(fan-out wafer fabricated package) POP(package on package) 패키지들을 예시적으로 보여주는 도면들이다. 도 9a는 FOWFP LDP-POP 패키지이고, 도 9b는 FOWFP Interposer POP 패키지이다.
도 10은 본 발명의 실시 예에 따른 패드 디자인에 대한 실시 예를 예시적으로 보여주는 도면이다. 도 10을 참조하면, 본딩 패드(201)는 코어 영역 외곽에 배치되고, 본딩 패드(201)에 연결된 재배선 패드(202) 및 테스트 패드(203)는 코어 영역에 배치되도록 제 1 패드가 설계된다. 실시 예에 있어서, 제 1 패드는 입출력 패드일 수 있다. 또한, 재배선 패드(204) 및 테스트 패드(205)는 코어 영역에 배치되도록 제 2 패드가 설계된다. 실시 예에 있어서, 제 2 패드는 전원 패드일 수 있다.
도 11은 본 발명의 실시 예에 따른 비메모리 칩 제조 단계를 예시적으로 보여주는 흐름도이다. 도 1 내지 도 11을 참조하면, 비메모리 칩 제조 방법은 다음과 같이 진행된다.
비메모리 칩을 위한 집적 회로가 설계된다(S110). RTL(register transfer level) 설계/로직 합성(logic synthesis)이 이뤄진다(S120). RTL은 FPGA 또는 ASIC 등의 소정의 하드웨어 플랫폼에서 코드 모델이 합성될 수 있음(실제 로직 함수들로 변환될 수 있음)을 효과적으로 보장하는 하드웨어 기술 언어들에서 사용되는 코딩 스타일을 나타내기 위해 사용된다. RTL 모듈들을 생성하는데 이용하는 다수의 하드웨어 기술 언어들이 있는데, System Verilog, Verilog, 및 VHDL(Verilog hardware description language) 등이다. 이후 합성된 로직에 대한 기능 검증이 수행된다(S125).
이와 같은 기능 검증이 완료되면, 물리적 디자인(예를 들어, 레이아웃)이 이뤄진다(S130). 여기서 레이아웃은 집적회로를 웨이퍼 상에 구현하기 위한 마스크 제작하는데 필요한 데이터를 만드는 과정으로, 반도체 공정에서 요구하는 설계규칙(layout design rule)에 맞게 전기적 특성을 갖는 반도체 소자(예를 들어, 트랜지스터, 저항, 캐퍼시터 등)를 설계된 회로에 따라 배치하고 배선하는 일련의 작업을 의미한다. 레이아웃 방법은, 레이아웃 편집기(layout editor)를 이용한 작업 방식에 따라 수동으로 작업하는 풀-커스텀(full custom) 방식과 자동 배치/배선 툴을 이용하는 오토 플레이스 앤 라우팅(auto P & R) 방식, 위의 두 가지 방식을 모두 사용하는 세미-커스텀(semi custom) 방식으로 구분된다. 실시 예에 있어서, 레이아웃 설계시 입출력 패드들은 상술 된 트리플 패드 구조로 구현될 수 있다.
레이아웃 설계 이후, 디자인 무결성이 검증된다(S135). 검증하는 항목은 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(design rule check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(electronical rule check, 전기 결함 검증), 혹은 레이아웃이 게이트 레벨 넷리스트(gate level Netlist)와 일치하는지 확인하는 LVS(Layout vs Schematic) 등이 있다.
이후, 마스크, 웨이퍼, 테스트, 어셈블리 및 패키징 등에 의해 비메모리 칩이 제조된다(S140).
도 12는 본 발명의 트리플 패드/듀얼 패드로 구현된 모바일 장치를 예시적으로 보여주는 도면이다. 도 12를 참조하면, 모바일 장치(1000)는 통합 프로세서(1100), NFC 칩(near field communication chip; 1200) 및 모바일 장치(1000)를 제어하기 위한 프로그램, 혹은 사용자 데이터를 저장하는 메모리(1300)를 포함한다.
통합 프로세서(1100)는 모바일 장치(1000)에 구동되는 어플리케이션을 제어하거나, 외부 장치와의 유무선 통신을 제어하도록 구현된다.
NFC 칩(1200)은 모바일 장치(1000)에 NFC 서비스를 제공하도록 구현된다. NFC 칩(1200)은 NFC 제어기(1210) 및 모바일 장치(1000)가 NFC 기능을 사용할 수 있는 보안 인증 정보(신용 카드 정보, 우대 멤버쉽, ID 등)을 저장하는 임베디드 보안 요소(eSE; embedded secure element; 1220)를 포함한다. 실시 예에 있어서, NFC 제어기(1210)와 임베디드 보안 요소(1120) 사이에 SWP(single wire protocol) 통신을 수행할 수 있다.
실시 예에 있어서, NFC 제어기(1210) 및 임베디드 보안 요소(1220)는, 도 13에 도시된 바와 같이 FOWLP Imposer SIP 패키징으로 구성될 수 있다. 이때 상술 된 트리플 패드/듀얼 패드 구조를 이용하여 테스트 및 패키징이 수행될 수 있다. 하지만, 본 발명의 NFC 칩(1220)이 FOWLP Imposer SIP 패키징에 제한되지는 않을 것이다.
NFC 칩(1200)은 NFC 서비스를 수행하기 위한 사용자 인증을 수행하기 위하여 메모리(1300)와 내부적으로 통신을 수행할 수 있다. 여기서 메모리(1300)는 SIM(subscriber identification module) 카드 일 수 있다.
본 발명의 NFC 칩(1200)은 웨이퍼 레벨 패키징을 통하여 NFC 제어기(1210) 및 임베디드 보안 요소(1220)를 패키징할 수 있다.
한편, 본 발명의 트리플 패드/듀얼 패드는 다양한 종류의 웨이퍼 레벨 패키징에 이용될 수 있다. 예를 들어, 본 발명은 AP(application) 및 PMIC(power management integrated circuit)을 패키징하는데도 이용될 수 있다.
본 발명의 실시 예에 따른 칩은 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100: 칩
141, WB: 본딩 패드
142, RDL: 재배선 패드
143, EDS: 테스트 패드
140: 트리플 패드
110: 코어 회로
111, 112, 113: 입출력 패드
114: 전원 패드
120: 절연층
130, 135: 재배선층

Claims (20)

  1. 코어 회로;
    상기 코어 회로 위에 형성되는 적어도 하나의 재배선층; 및
    상기 적어도 하나의 재배선층 혹은 상기 적어도 하나의 재배선층에 연결된 적어도 하나의 비아를 통하여 상기 코어 회로의 패드에 연결되는 적어도 하나의 트리플 패드를 포함하고,
    상기 트리플 패드는,
    상기 적어도 하나의 재배선층을 통하여 서로 연결되고, 본딩을 수행하기 위한 본딩 패드, 상기 적어도 하나의 재배선층에 연결되는 재배선 패드 및 웨이퍼 레벨 테스트를 수행하기 위한 테스트 패드를 포함하고,
    상기 테스트 패드는 상기 코어 회로에 오버랩되는 코어 영역에 배치되는 칩.
  2. 제 1 항에 있어서,
    상기 본딩 패드는 상기 코어 영역에 배치되는 칩.
  3. 제 2 항에 있어서,
    상기 본딩 패드를 통하여 프루빙 테스트가 수행되는 칩.
  4. 제 2 항에 있어서,
    상기 본딩 패드는 범프 패드인 칩.
  5. 제 1 항에 있어서,
    상기 본딩 패드는 상기 코어 회로에 오버랩되지 않는 코어 아웃사이드 영역에 배치되는 칩.
  6. 제 5 항에 있어서,
    상기 재배선 패드 및 상기 테스트 패드는 상기 코어 영역에 배치되는 칩.
  7. 제 5 항에 있어서,
    상기 본딩 패드를 이용하여 와이어 본딩이 수행되는 칩.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 트리플 패드는 상기 본딩 패드, 상기 재배선 패드, 및 상기 테스트 패드 순서로 연결되는 칩.
  9. 제 1 항에 있어서,
    상기 적어도 하나의 트리플 패드는 상기 본딩 패드, 상기 테스트 패드 및 상기 재배선 패드 순서로 연결되는 칩.
  10. 제 1 항에 있어서,
    상기 코어 회로의 상기 패드는 입출력 패드인 칩.
  11. 제 1 항에 있어서,
    상기 코어 회로 위에, 적어도 하나의 제 1 재배선층 혹은 적어도 하나의 제1 비아를 통하여 상기 코어 회로의 제 1 패드에 연결되는 적어도 하나의 듀얼 패드를 더 포함하고,
    상기 듀얼 패드는, 상기 코어 영역에 배치되고, 상기 적어도 하나의 상기 제 1 배선층에 연결되는 제 1 재배선 패드 및 제 1 테스트 패드를 포함하는 칩.
  12. 제 11 항에 있어서,
    상기 제 1 패드는 전원 패드 혹은 접지 패드인 칩.
  13. 웨이퍼 레벨 칩 패키지 방법에 있어서:
    기판 위에 코어 회로들을 플레이스 하는 단계;
    상기 코어 회로들을 몰딩하는 단계;
    상기 기판을 제거하는 단계;
    상기 코어 회로들 각각의 패드들을 오픈시킨 상태에서 절연층을 형성하는 단계; 및
    상기 패드들에 연결된 재배선들을 형성하는 단계를 포함하고,
    상기 재배선을 형성하는 단계에서 적어도 하나의 트리플 패드가 형성되고,
    상기 적어도 하나의 트리플 패드는, 재배선을 통하여 서로 연결되는 본딩 패드, 재배선 패드, 및 테스트 패드를 포함하고,
    상기 테스트 패드는 코어 회로에 오버랩되는 코어 영역에 배치되는 칩 패키지 방법.
  14. 제 13 항에 있어서,
    상기 테스트 패드를 이용하여 웨이퍼 레벨 테스트를 수행하는 단계를 더 포함하는 칩 패키지 방법.
  15. 제 14 항에 있어서,
    솔더 볼을 형성하기 위한 오픈 영역들을 갖는 마스크막을 형성하는 단계를 더 포함하는 칩 패키지 방법.
  16. 제 15 항에 있어서,
    상기 마스크막의 상기 오픈 영역들에 솔더 볼들을 형성하는 단계를 더 포함하는 칩 패키지 방법.
  17. 제 13 항에 있어서,
    상기 본딩 패드는 상기 코어 영역에 배치되는 칩 패키지 방법.
  18. 제 13 항에 있어서,
    상기 본딩 패드는 상기 코어 영역의 바깥에 배치되는 칩 패키지 방법.
  19. NFC(near field communication) 서비스를 제공하기 위한 NFC 제어기; 및
    상기 NFC 제어기 위에 배치되고, 상기 NFC 제어기를 실행하기 위한 인증 정보를 저장하는 임베디드 보안 요소를 포함하고,
    상기 NFC 제어기 및 상기 임베디드 보안 요소는 적어도 하나의 트리플 패드 혹은 적어도 하나의 듀얼 패드를 이용하는 패키징을 수행하고,
    상기 적어도 하나의 트리플 패드는, 적어도 하나의 제 1 재배선층에 연결되는 제 1 본딩 패드, 제 1 재배선 패드, 및 제 1 테스트 패드를 포함하고,
    상기 적어도 하나의 듀얼 패드는, 적어도 하나의 제 2 재배선층에 연결되는 제 2 재배선 패드 및 제 2 테스트 패드를 포함하고,
    상기 제 1 및 제 2 테스트 패드들 각각은 코어 회로에 오버랩되는 코어 영역에 배치되는 패키지 칩.
  20. 제 19 항에 있어서,
    상기 NFC 제어기 및 상기 임베디드 보안 요소 사이에 인터포저를 구비하는 패키지 칩.
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