CN107818958B - 底部封装结构及制作方法 - Google Patents

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Abstract

本发明一种底部封装结构及制作方法，结构包括第一重布线结构，在其上设置芯片和金属支柱，芯片与第一重布线结构的迭合垫连接，金属支柱与第一重布线结构连接，第二重布线结构设置在模塑体上，第二重布线结构的外接垫分别于金属支柱和芯片连接；在第一重布线结构上开设显露迭合垫的开孔。方法包括制作第一重布线结构，对第一重布线结构进行一次开孔使迭合垫一侧面显露；在第一重布线结构上形成金属支柱和芯片，塑封体将芯片和金属支柱密封在第一重布线结构上，制作第二重布线结构并与金属支柱和芯片连接；对第一重布线结构进行二次开孔使迭合垫的另一侧面显露。本发明芯片与第一重布线结构显露的迭合垫连接缩短了信号传输的路径。

Description

底部封装结构及制作方法
技术领域
本发明涉及集成电路封装技术领域，尤其涉及一种用于I/O(Input/Output，输入/输出)连接的底部封装结构以及制作方法。
背景技术
随着集成电路技术的不断发展，电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展。而集成电路封装不仅直接影响着集成电路、电子模块乃至整机的性能，而且还制约着整个电子系统的小型化、低成本和可靠性。在集成电路晶片尺寸逐步缩小，集成度不断提高的情况下，电子工业对集成电路封装技术提出了越来越高的要求。
如图1所示，在专利号为US8847378B2的专利的扇出封装结构中包括第一半导体封装体100A和第二半导体封装体200A，第一半导体封装体100A包括第一基底110A、重布线层(RDL，Re-distribution Layer)120A以及芯片130A，芯片130A与重布线层120A通过硅穿孔(TSV，Through Silicon Via)连接，重布线层120A与第一基底110A电气连接；第二半导体封装体200A包括第二基底210A；第一半导体封装体100A的第一基底110A通过焊锡球320A与第二半导体封装体200A的第二基底210A电气连接；当芯片130A与第二半导体封装体200A的第二基底210A进行信号传输时，信号需要依次经过芯片130A、重布线层120A、第一基底110A并通过焊锡球320A传输至第二基底210A，且第一半导体封装体100A与第二半导体封装体200A的电气连接仅通过两个焊锡球320A来实现。
如图2所示，在专利号为US8873245B2的专利中，扇出封装结构包括上封装体200B和嵌入式底部封装体100B；底部封装体100B包括第一半导体芯片120B、第二半导体芯片130B以及下PCB(Printed Circuit Board，集成电路板)基板110B；第一半导体芯片120B与第二半导体芯片130B电气连接，第一半导体芯片120B与下PCB基板110B电气连接；上封装体200B包括上PCB基板210B；底部封装体100B的下PCB基板110B与上封装200B的上PCB基板210B通过焊锡球250B进行电气连接；当第二半导体芯片130B与上封装200B的上PCB基板210B进行信号传输时，信号需要依次经过第二半导体芯片130B、第一半导体芯片120B、下PCB基板110B并通过焊锡球250B传输至上PCB基板210B；且上封装体200B和底部封装体100B的电气连接仅通过对称设置的四个焊锡球250B来实现。
因此可知，现有技术中扇出封装结构的上封装体与底部封装体的信号传输的距离较长，而且上封装体与底部封装体之间的I/O计数较少，信号传输距离长和I/O计数少都会影响上部、底部封装体之间的信号传输的完整性。
发明内容
针对上述问题，本发明的实施例提供一种底部封装结构以及制作方法，以至少解决现有技术中的以上技术问题。
为了达到上述目的，本发明实施例的一种底部封装结构，包括：
第一重布线结构，包括第一介电层、埋设于所述第一介电层的迭合垫；
金属支柱，设置于所述第一重布线结构上，并且所述金属支柱与所述第一重布线结构电气连接；
芯片，安装在所述第一重布线结构上，所述芯片具有多个贯通所述芯片相对设置的第一端面和第二端面的硅穿孔，所述芯片包括多个第一凸块及多个第二凸块，所述第一凸块设置在所述第一端面上并与所述迭合垫接合，所述第二凸块设置在相对远离所述第一重布线结构的所述第二端面上，所述第一凸块与所述第二凸块分别电气连接所述硅穿孔的两端；
模塑体，形成于所述第一重布线结构上，所述模塑体胶囊密封所述芯片以及所述金属支柱，所述第二凸块具有显露于所述模塑体的第一接合面，所述金属支柱具有显露于所述模塑体的第二接合面；及
第二重布线结构，形成于所述模塑体上，所述第二重布线结构包括第二介电层、埋设于所述第二介电层中的重布线路以及连接所述重布线路的外接垫，所述外接垫还连接所述第二凸块的所述第一接合面并连接所述金属支柱的所述第二接合面；
其中，所述第一重布线结构具有复数个开孔，形成于所述第一介电层中，以显露所述迭合垫。
在一种可实施方式中，所述开孔包括多个第一开孔以及多个第二开孔；
所述第一开孔设置于所述第一重布线结构靠近所述芯片的第三端面中，且所述第一开孔的布置位置与所述第一凸块的位置对应，所述第一开孔中显露所述迭合垫的一侧端面，所述迭合垫的所述一侧端面通过设置在所述第一开孔中的焊料与所述第一凸块电气连接；及
所述第二开孔设置于所述第一重布线结构与所述第三端面相对的第四端面中，所述第二开孔中显露所述迭合垫的另一侧端面；
其中，所述第二开孔的数量大于所述第一开孔的数量。
在一种可实施方式中，所述外接垫设置在所述第二重布线结构靠近所述芯片的第五端面上，在所述第二重布线结构的第六端面上设置有与所述重布线路连接的焊盘，在所述焊盘上设置有焊接球。
在一种可实施方式中，还包括上封装体，所述上封装体包括球栅阵列基底，在所述球栅阵列基底靠近所述第一重布线结构的端面上设置焊球，所述焊球位于所述开孔中并与所述迭合垫电气连接，在所述球栅阵列基底另一端面上设置有存储器，所述存储器通过上封装模塑体密封。
在一种可实施方式中，所述模塑体包括：
第一模塑体，形成于所述芯片的所述第二端面上，用于将所述第二凸块与所述芯片的第二端面连接处密封；
第二模塑体；形成于所述第一重布线结构靠近所述芯片的第三端面上，用于将所述芯片、所述第一模塑体以及所述金属支柱胶囊密封；
其中所述第二凸块具有显露于所述第二模塑体的第一接合面，所述金属支柱具有显露于所述第二模塑体的第二接合面。
为了达到上述目的，本发明实施例的一种底部封装结构的制作方法，包括以下步骤：
制作第一重布线结构，所述第一重布线结构包括沉积形成的第一介电层以及在所述第一介电层内部埋设的迭合垫；
对所述第一重布线结构进行第一次开孔，在所述第一重布线结构的第三端面形成第一开孔以使所述迭合垫的一侧端面显露；
在所述第一重布线结构上形成与所述迭合垫电气连接的金属支柱；
安装芯片在所述第一重布线结构上，位于所述芯片的第一端面上的第一凸块电气连接所述迭合垫显露在所述第一开孔中的一侧端面；
通过塑封体将所述芯片和所述金属支柱胶囊密封在所述第一重布线结构上，并使由所述塑封体显露出位在所述芯片的第二端面上的第二凸块的第一接合面以及所述金属支柱的第二接合面；
制作第二重布线结构在所述塑封体上，所述第二重布线结构包括沉积形成的第二介电层、在所述第二介电层内部埋设的重布线路以及与所述重布线路连接的外接垫，所述外接垫连接所述第二凸块的所述第一接合面和所述金属支柱的所述第二接合面；及
对所述第一重布线结构进行第二次开孔，在所述第一重布线结构的第四端面形成第二开孔，所述第二开孔中显露所述迭合垫的另一侧端面。
在一种可实施方式中，制作所述第一重布线结构的步骤包括：
提供一载体，在所述载体上覆盖胶层；
将聚酰亚胺树脂作为所述第一介电层的材料沉积在所述胶层上至指定高度；
将金属板层覆盖在所述聚酰亚胺树脂上并通过刻蚀形成具备传输信息作用的整体金属线路，其中
在所述聚酰亚胺树脂中埋设所述迭合垫；及
继续沉积所述聚酰亚胺树脂将所述迭合垫包裹在所述聚酰亚胺树脂内；及
去除所述载体和所述胶层，以形成第一重布线结构。
在一种可实施方式中，制造所述金属支柱的步骤包括：
在所述第一重布线结构的第三端面上形成金属种子层；
在所述金属种子层上设置光刻胶并利用光刻法构成孔模；
在所述孔模内进行电镀金属形成所述金属支柱；
利用光刻法消除光刻胶露出所述金属支柱；及
使用刻蚀法刻蚀消除覆盖在所述第一重布线结构的所述第三端面上的所述金属种子层。
在一种可实施方式中，将所述芯片胶囊密封于所述第一重布线结构上的步骤包括：
将所述芯片靠近所述第一重布线结构的第一端面使用第一模塑体进行第一次模塑封，且将所述芯片上的所述第二凸块预先塑封；
研磨所述第一模塑体使所述第二凸块的所述第一接合面显露于所述第一模塑体；
对所述第一重布线结构的所述第三端面使用第二模塑体进行第二次模塑封，且将所述金属支柱、所述芯片以及所述第一模塑体塑封；及
研磨所述第二模塑体使所述金属支柱的所述第二接合面和所述第二凸块的所述第一接合面显露于所述第二模塑体。
在一种可实施方式中，制作所述第二重布线结构的步骤包括：
提供一载体，在所述载体上覆盖胶层；
将聚酰亚胺树脂作为所述第二介电层的材料沉积在所述胶层上至指定高度后覆盖金属板层并通过刻蚀形成具备传输信息作用的第一层金属线路结构；
在形成的所述第一层金属线路结构上继续沉积所述聚酰亚胺树脂至指定高度，再次覆盖所述金属板层并通过刻蚀形成具备传输信息作用的第二层金属线路结构，并使所述第二层金属线路结构与第一层金属线路结构电气连接；
重复上述步骤至指定层数从而构成所述重布线路，继续沉积所述聚酰亚胺树脂将所述重布线路包裹；及
去除所述载体和所述胶层，形成第二重布线结构。
在一种可实施方式中，还包括步骤：
将存储器堆叠在球栅阵列基底上并与所述球栅阵列基底电气连接；
通过上封装模塑体将所述存储器密封在所述球栅阵列基底上；及
所述球栅阵列基底通过焊球与在所述第二开孔中显露出的所述迭合垫的另一侧端面电气连接。
在一种可实施方式中，还包括步骤：
在所述重布线结构上形成与所述重布线路连接的焊盘，在所述焊盘中植设焊接球。
本发明采用上述技术方案，具有如下优点：通过将具有硅穿孔的芯片与第一重布线结构和第二重布线结构分别连接，缩短了第一重布线结构和第二重布线结构之间的信号传输路径距离，同时在第一重布线结构的端面上有多处显露的迭合垫增加了第一重布线结构的信号传输路径的数量，通过缩短信号传输路径和增加信号传输路径保证信号传输具有更好的完整性和可靠性。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为现有技术中的一种封装结构的示意图。
图2为现有技术中的另一种封装结构的示意图。
图3为本发明实施例的底部封装结构的整体结构截面示意图。
图4为本发明实施例结构中的封装结构的截面示意图。
图5为本发明实施例的制作方法的流程图。
图6为本发明实施例的制作第一重布线结构后的截面示意图。
图7为本发明实施例的形成金属支柱后的截面示意图。
图8为本发明实施例的芯片与第一重布线结构连接后的截面示意图。
图9为本发明实施例的将芯片胶囊密封后的截面示意图。
图10为本发明实施例的第二重布线结构与芯片连接后整体的截面示意图。
图11为本发明实施例的中在第一重布线结构上光刻胶形成孔模的截面示意图。
图12为本发明实施例的制作方法获得的封装结构的整体结构截面图。
附图标记说明：
100A 第一半导体封装，
110A 第一基底，
120A 重布线层，
130A 芯片，
200A 第二半导体封装，
210A 第二基底，
320A 焊锡球,
100B 嵌入式下封装体，
110B 下PCB基板，
120B 第一半导体芯片，
130B 第二半导体芯片，
200B 上封装体，
210B 上PCB基板，
250B 焊锡球，
110 第一重布线结构，
111 迭合垫，
112 第一介电层，
120 芯片，
121 第一凸块，
122 硅穿孔，
123 第二凸块，
130 金属支柱，
140 第二重布线结构，
141 外接垫，
142 重布线路，
143 第二介电层，
150 模塑体，
151 第一模塑体，
152 第二模塑体，
160 开孔，
161 第一开孔，
162 第二开孔，
170 上封装体，
171 球栅阵列基底，
172 存储器，
173 上封装模塑体，
180 框架，
210 胶层，
220 载体。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
如图3所示，本实施例一种底部封装结构，包括：
第一重布线结构110，包括第一介电层112、埋设于第一介电层112的迭合垫111；
金属支柱130，设置于第一重布线结构110上，并且金属支柱130与第一重布线结构电气连接；
芯片120，安装在第一重布线结构110端面上，芯片120具有多个贯通芯片120第一端面和第二端面的硅穿孔122，硅穿孔122中含有用于信号传输的介质，芯片120包括多个第一凸块121及多个第二凸块123，第一凸块121设置在芯片120相对靠近第一重布线结构110的第一端面上并且接合至第一重布线结构110的迭合垫111，第二凸块123设置在芯片120相对远离第一重布线结构110的第二端面上，第一凸块121与第二凸块123分别电气连接所述硅穿孔122的两端；
芯片120的第一端面为靠近第一重布线结构110的端面，芯片120的第二端面为远离第二重布线结构110的端面，且芯片120的第一、二端面相对设置；
模塑体150，形成于第一重布线结构110上，模塑体150胶囊密封芯片120以及金属支柱130，第二凸块123具有显露于模塑体150的第一接合面，金属支柱130具有显露于模塑体150的第二接合面；及
第二重布线结构140，形成于模塑体150上，第二重布线结构140包括第二介电层143、埋设于第二介电层143的重布线路142以及连接重布线路142的外接垫141，第二重布线结构140的外接垫141连接第二凸块123的第一接合面，并且所述外接垫141与所述金属支柱130显露的所述第二接合面连接；
其中，第一重布线结构110具有复数个开孔160，形成于第一介电层112中，以显露迭合垫111。
在一个实施方式中，设定图3中第一重布线结构一侧为上方位，第二重布线结构所在一侧为下方位，开孔160包括多个第一开孔161以及多个第二开孔162；
第一开孔161设置于第一重布线结构110的第三端面上，且所述第一开孔161的布置位置与所述第一凸块121的位置对应，所述第一开孔161顶部显露所述迭合垫111的一侧端面，所述迭合垫11的一侧端面通过设置在所述第一开孔160中的焊料与所述第一凸块121电气连接；
第二开孔162设置于所述第一重布线结构110的第四端面上，所述第二开孔162底部显露所述迭合垫111的另一侧端面；
其中，第二开孔162的数量大于第一开孔161的数量；
需要说明的是，第一重布线结构110的第三端面为靠近芯片120的端面，第一重布线结构110的第四端面为远离芯片120的端面，且第一重布线结构110的第三、第四端面相对设置；第二开孔162用于显露第一重布线结构110的迭合垫111与其他元件接触的端面。
在一个实施例中，所述外接垫141设置在所述第二重布线结构140的第五端面上，所述第二重布线结构140的第六端面上设有焊接球144，焊接球144通过焊盘与所述重布线结构141的所述重布线路142连接；
所述第二重布线结构140的第五端面为靠近芯片120的端面，所述第二重布线结构140的第六端面为远离芯片120的端面，且所述第二重布线结构140的第五端面与第六端面相对设置。
在一个实施例中，所述模塑体150包括：
第一模塑体151，形成于所述芯片120的所述第二端面上，用于将所述第二凸块123与所述芯片120的第二端面连接处密封，所述第二凸块123具有显露于第一模塑封151的第一接合面；
第二模塑体152，形成于所述第一重布线结构110靠近所述芯片120的第三端面上，用于将所述芯片120、所述第一模塑体151以及所述金属支柱130胶囊密封，所述第二凸块123具有显露于第二模塑封152的第一接合面，所述金属支柱130具有显露于所述第二模塑体152的第二接合面。
本实施例中涉及一种可以应用于I/O连接结构的底部封装结构，现有技术中封装结构的上封装体和底部封装体之间的信号传输距离较长，而本实施提供的封装结构采用在芯片120上设置贯通的硅穿孔122以及硅穿孔122两端分别设置第一凸块121和第二凸块123，通过硅穿孔120、第一凸块121以及第二凸块123的电气连接使得芯片120与第一重布线结构110和第二重布线结构140电气连接，且金属支柱用于直接连接第一重布线结构110和第二重布线结构140，同时在第一重布线结构110上还设有开孔160，可通过连接第一重布线结构110上通过第一开孔161显露的迭合垫111与芯片120直接通信，使信号传输的路程缩短，且设有多个第二开孔162增加了第一重布线结构110的信号传输路径，最大程度上保持了信号的完整性，同时由于第二重布线层109通过第二凸块123与芯片120的硅穿孔122电气连接，当第二重布线结构140向上传输信号时可直接通过硅穿孔122传输至第一重布线结构110且第二重布线结构也能直接接收第一重布线结构的信号，缩短了第一重布线结构、芯片以及第二重布线结构之间往返的信号传输途径，保证了信号的完整性。
如图4所示，在一个实施例中，为了增加封装结构的功能，还可在底部封装结构上设置上封装体170，具体的：上封装体170包括存储器172、球栅阵列基底171、以及上封装模塑体173，球栅阵列基底171通过焊球与第一重布线结构110的开孔160中显露的迭合垫111电气连接；存储器172与球栅阵列基底171电气连接，上封装模塑体173用于将存储器172密封在球栅阵列基底171上；
在一个优选的实施例中，上封装体170的封装为球栅阵列类型的封装，上封装体170的封装可以为任意一种球栅阵列类型的封装，包括但不局限于塑料封装球栅阵列(Plastic BGA，PBGA)、陶瓷封装球栅阵列(Ceramic BGA，CBGA)以及带载球栅阵列(TapeBGA，TBGA)，那么球栅阵列基底171的类型包括但不局限PBGA基底、CBGA基底以及TBGA基底中的任意一种。
本实施例中上封装体170采用球栅阵列类型的封装，不仅具有更加快速和有效的散热途径，而且采用球栅阵列类型的封装能提高存储器104的内存容量，同时通过上封装体170通过与迭合垫111连接可直接与芯片120和第二重布线结构140进行往返的信号传输，缩短了信号从上封装体170传输至第二重布线结构140或者信号从第二重布线结构140传输至上封装体170的路径，保证了信号的完整性，同时通过第二重布线结构140与芯片120通信连接，上封装体170、第一重布线结构110、第二重布线结构140以及芯片120之间可互相进行信号输送缩短信号传输路径的距离和增加信号传输路径的数量。
本实施例提供一种底部封装结构的制作方法，包括如图5所示的步骤：
步骤S100：结合图6所示，制作第一重布线结构110，所述第一重布线结构110包括沉积形成的第一介电层112，并且在第一介电层112内部埋设迭合垫111；
结合图7所示，对所述第一重布线结构110的第三端面进行第一次开孔，第一开孔161形成于第一介电层112中以使所述迭合垫111一侧端面显露；
对所述第一重布线结构110的第四端面进行第二次开孔，第二开孔162形成于第一介电层112中以使迭合垫111另一侧端面显露；
迭合垫111的一侧端面为靠近芯片120的端面，迭合垫111的另一侧端面为远离芯片120的端面，且迭合垫111的一侧端面与另一侧端面相对设置；
步骤S200：在第一重布线结构110的上形成与所述迭合垫111电气连接的金属支柱130；
步骤S300：结合图8所示，安装具有硅穿孔122的所述芯片120在所述第一重布线结构110上，所述芯片120的第一端面的所述第一凸块121电气连接所述第一重布线结构110的所述迭合垫111显露在所述第一开孔161的一侧端面，并且第一凸块121与硅穿孔122一端电气连接；
步骤S400：结合图9所示，通过塑封体150将所述芯片120和所述金属支柱130胶囊密封在所述第一重布线结构110上，并使由所述塑封体150显露出位于所述芯片120的第二端面上的第二凸块123的第一接合面以及所述金属支柱130的第二接合面显露出塑封体150；
步骤S500：结合图10所示，制作第二重布线结构140在所述塑封体150上，所述第二重布线结构140包括沉积形成第二介电层143、在所述第二介电层143内部埋设的重布线路142以及第二介电层143第一端面上设置与重布线路142连接的外接垫141；所述芯片120的第二端面通过所述第二凸块123与所述第二重布线结构140的所述外接垫141电气连接，并且所述第二凸块123与所述硅穿孔122电气连接；及
步骤S600：所述第二重布线结构140的所述外接垫141电气连接所述金属支柱130；
其中，第二次开孔的位置包括与第一次开孔相对应的位置且第二开孔162的数量多于第一开孔161的数量。
上述本实施提供的底部封装结构以及元件的制作方法，基于上述的实施例1的装置的技术方案，本实施例提供的方法同样采用在芯片120上设置贯通的硅穿孔122以及硅穿孔122两端分别设置第一凸块121和第二凸块123，通过硅穿孔120、第一凸块121以及第二凸块123的电气连接使得芯片120与第一重布线结构110和第二重布线结构140电气连接，且金属支柱用于直接连接第一重布线结构110和第二重布线结构140，同时在第一重布线结构110上还设有开孔160，可通过连接第一重布线结构110上通过第一开孔161显露的迭合垫111与芯片120直接通信，使信号传输的路程缩短，且设有多个第二开孔162增加了第一重布线结构110的信号传输路径，最大程度上保持了信号的完整性，同时由于第二重布线层109通过第二凸块123与芯片120的硅穿孔122电气连接，当第二重布线结构140向上传输信号时可直接通过硅穿孔122传输至第一重布线结构110且第二重布线结构也能直接接收第一重布线结构的信号，缩短了第一重布线结构、芯片以及第二重布线结构之间往返的信号传输途径，保证了信号的完整性。
在一个实施例中，根据图6所示，制作第一重布线结构110的具体步骤包括：
提供一载体220，在载体上覆盖胶层210；
将聚酰亚胺树脂作为第一介电层材料沉积在胶层210上至指定高度；
将金属板层覆盖在聚酰亚胺树脂上并通过刻蚀形成具备传输信息作用的整体金属线路，其中
在聚酰亚胺树脂中埋设所述迭合垫111；
继续沉积聚酰亚胺树脂将所述迭合垫111包裹在聚酰亚胺树脂内；
去除所述载体220和所述胶层210，以形成第一重布线结构110。
在一个实施例中，制造金属支柱130的具体步骤包括：
如图11所示，在第一重布线结构110的第三端面上形成金属种子层；
在金属种子层上与设置光刻胶230并利用光刻法构成孔模；
在孔模内进行电镀金属形成金属支柱130；
利用光刻法消除光刻胶露出金属支柱130；
使用刻蚀法刻蚀消除覆盖第一重布线结构110第三端面上的金属种子层从而制作出如图7所示的金属支柱130；
上述实施例通过制作金属支柱130连通第一重布线结构110和第二重布线结构140增加底部封装信号传输的路径，保证信号传输的可靠性。
在一个实施例中，根据图9所示，将芯片120胶囊密封于第一重布线结构110上的具体步骤包括：
将芯片120靠近第一重布线结构110的第一端面使用第一模塑体151进行第一次模塑封，且将芯片120上的第二凸块123塑封；
研磨第一模塑体151使第二凸块123的第一接合面显露于第一模塑体151；
对第一重布线结构110靠近芯片120的第三端面使用第二模塑体152进行第二次模塑封，且将金属支柱130、芯片120以及第一模塑体151塑封；及
研磨第二模塑体152使金属支柱130的第二接合面和第二凸块123的第一接合面显露于第二模塑体152。
第一重布线结构110的第一端面为靠近芯片120的端面，第一重布线结构110的第二端面为远离芯片120的端面，且第一重布线结构110的第一、二端面相对设置；
上述实施例通过模塑体150将芯片120封装在第一重布线结构110和第二重布线结构140之间保证底部封装结构的稳定性且保证第一重布线结构110和第二重布线结构140正常的连接关系不受干扰。
一具体实施例中，可由制作第一重布线结构110步骤可知，制作第二重布线结构140的具体步骤包括：
提供一载体220，在载体上覆盖胶层210；
将聚酰亚胺树脂作为第二介电层材料沉积在胶层210上至指定高度后覆盖金属板层并通过刻蚀形成具备传输信息作用的第一层金属线路结构；
在形成的金属线路结构上继续沉积聚酰亚胺树脂至指定高度再次覆盖金属板层并通过刻蚀形成具备传输信息作用的第二层金属线路结构且与第一层金属线路结构电气连接；
重复上述步骤至指定层数从而构成重布线路142，在重布线路142上沉积聚酰亚胺树脂将多层结构的重布线路142包裹在聚酰亚胺树脂内；
去除载体220和胶层210形成第二重布线结构140；
其中，在第二重布线结构140的第五端面上设置有与重布线路142连接的外接垫141且外接垫141与第二凸块123连接连接，在第二重布线结构140的第六端面上设置有焊接球144，焊接球144通过焊盘与第二重布线结构140的重布线路142连接。
第二重布线结构140的第一端面为靠近芯片120的端面，第二重布线结构140的第二端面为远离芯片120的端面，且第二重布线结构140的第一、二端面相对设置。
上述实施例通过沉积介电层制作第一重布线结构110和第二重布线结构140，并在第一介电层112和第二介电层143内埋设用于连接芯片120的具有信号传输功能的内部结构，构建了第一重布线结构110、第二重布线结构140和芯片120之间的信号传输路径。
在一个实施例中，如图12所示，还包括步骤：
将存储器172堆叠在球栅阵列基底171上并与球栅阵列基底171电气连接；
通过上封装模塑体173将存储器172密封在球栅阵列基底171上；
球栅阵列基底171通过焊球与在所述第二开孔162中显露出的所述迭合垫111端面电气连接。
在所述重布线结构上形成与重布线路连接的焊盘，在焊盘中植设焊接球。
本实施例中上封装体170采用球栅阵列类型的封装，不仅具有更加快速和有效的散热途径，而且采用球栅阵列类型的封装能提高存储器104的内存容量，同时通过上封装体170通过与迭合垫连接可直接与芯片120和第二重布线结构140进行往返的信号传输，缩短了信号从上封装体170传输至第二重布线结构140或者信号从第二重布线结构140传输至上封装体170的路径，保证了信号的完整性，同时通过第二重布线结构140与晶圆通信连接，上封装体170、第一重布线结构110、第二重布线结构140以及晶圆之间可互相进行信号输送缩短信号传输路径的距离和增加信号传输路径的数量。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (12)

1.一种底部封装结构，其特征在于，包括：
第一重布线结构，包括第一介电层、埋设于所述第一介电层的迭合垫；
金属支柱，设置于所述第一重布线结构上，并且所述金属支柱与所述第一重布线结构电气连接；
芯片，安装在所述第一重布线结构上，所述芯片具有多个贯通所述芯片相对设置的第一端面和第二端面的硅穿孔，所述芯片包括多个第一凸块及多个第二凸块，所述第一凸块设置在所述第一端面上并与所述迭合垫接合，所述第二凸块设置在相对远离所述第一重布线结构的所述第二端面上，所述第一凸块与所述第二凸块分别电气连接所述硅穿孔的两端；
模塑体，形成于所述第一重布线结构上，所述模塑体胶囊密封所述芯片以及所述金属支柱，所述第二凸块具有显露于所述模塑体的第一接合面，所述金属支柱具有显露于所述模塑体的第二接合面；及
第二重布线结构，形成于所述模塑体上，所述第二重布线结构包括第二介电层、埋设于所述第二介电层中的重布线路以及连接所述重布线路的外接垫，所述外接垫还连接所述第二凸块的所述第一接合面并连接所述金属支柱的所述第二接合面；
其中，所述第一重布线结构具有复数个开孔，形成于所述第一介电层中，以显露所述迭合垫；所述迭合垫为多个。
2.如权利要求1所述的底部封装结构，其特征在于，所述开孔包括多个第一开孔以及多个第二开孔；
所述第一开孔设置于所述第一重布线结构靠近所述芯片的第三端面中，且所述第一开孔的布置位置与所述第一凸块的位置对应，所述第一开孔中显露所述迭合垫的一侧端面，所述迭合垫的所述一侧端面通过设置在所述第一开孔中的焊料与所述第一凸块电气连接；及
所述第二开孔设置于所述第一重布线结构与所述第三端面相对的第四端面中，所述第二开孔中显露所述迭合垫的另一侧端面；
其中，所述第二开孔的数量大于所述第一开孔的数量。
3.如权利要求1所述的底部封装结构，其特征在于，所述外接垫设置在所述第二重布线结构靠近所述芯片的第五端面上，在所述第二重布线结构的第六端面上设置有与所述重布线路连接的焊盘，在所述焊盘上设置有焊接球。
4.如权利要求1所述的底部封装结构，其特征在于，还包括上封装体，所述上封装体包括球栅阵列基底，在所述球栅阵列基底靠近所述第一重布线结构的端面上设置焊球，所述焊球位于所述开孔中并与所述迭合垫电气连接，在所述球栅阵列基底另一端面上设置有存储器，所述存储器通过上封装模塑体密封。
5.如权利要求1至4中任一项所述的底部封装结构，其特征在于，所述模塑体包括：
第一模塑体，形成于所述芯片的所述第二端面上，用于将所述第二凸块与所述芯片的第二端面连接处密封；
第二模塑体；形成于所述第一重布线结构靠近所述芯片的第三端面上，用于将所述芯片、所述第一模塑体以及所述金属支柱胶囊密封;
其中所述第二凸块具有显露于所述第二模塑体的第一接合面，所述金属支柱具有显露于所述第二模塑体的第二接合面。
6.一种底部封装结构的制作方法，其特征在于，包括以下步骤：
制作第一重布线结构，所述第一重布线结构包括沉积形成的第一介电层以及在所述第一介电层内部埋设的迭合垫；
对所述第一重布线结构进行第一次开孔，在所述第一重布线结构的第三端面形成第一开孔以使所述迭合垫的一侧端面显露；
在所述第一重布线结构上形成与所述迭合垫电气连接的金属支柱；
安装芯片在所述第一重布线结构上，位于所述芯片的第一端面上的第一凸块电气连接所述迭合垫显露在所述第一开孔中的一侧端面；
通过塑封体将所述芯片和所述金属支柱胶囊密封在所述第一重布线结构上，并使由所述塑封体显露出位在所述芯片的第二端面上的第二凸块的第一接合面以及所述金属支柱的第二接合面；
制作第二重布线结构在所述塑封体上，所述第二重布线结构包括沉积形成的第二介电层、在所述第二介电层内部埋设的重布线路以及与所述重布线路连接的外接垫，所述外接垫连接所述第二凸块的所述第一接合面和所述金属支柱的所述第二接合面；及
对所述第一重布线结构进行第二次开孔，在所述第一重布线结构的第四端面形成第二开孔，所述第二开孔中显露所述迭合垫的另一侧端面。
7.如权利要求6所述的方法，其特征在于，制作所述第一重布线结构的步骤包括：
提供一载体，在所述载体上覆盖胶层；
将聚酰亚胺树脂作为所述第一介电层的材料沉积在所述胶层上至指定高度；
将金属板层覆盖在所述聚酰亚胺树脂上并通过刻蚀形成具备传输信息作用的整体金属线路，其中
在所述聚酰亚胺树脂中埋设所述迭合垫；及
继续沉积所述聚酰亚胺树脂将所述迭合垫包裹在所述聚酰亚胺树脂内；及
去除所述载体和所述胶层，以形成第一重布线结构。
8.如权利要求6所述的方法，其特征在于，制造所述金属支柱的步骤包括：
在所述第一重布线结构的第三端面上形成金属种子层；
在所述金属种子层上设置光刻胶并利用光刻法构成孔模；
在所述孔模内进行电镀金属形成所述金属支柱；
利用光刻法消除光刻胶露出所述金属支柱；及
使用刻蚀法刻蚀消除覆盖在所述第一重布线结构的所述第三端面上的所述金属种子层。
9.如权利要求6所述的方法，其特征在于，将所述芯片胶囊密封于所述第一重布线结构上的步骤包括：
将所述芯片靠近所述第一重布线结构的第一端面使用第一模塑体进行第一次模塑封，且将所述芯片上的所述第二凸块预先塑封；
研磨所述第一模塑体使所述第二凸块的所述第一接合面显露于所述第一模塑体；
对所述第一重布线结构的所述第三端面使用第二模塑体进行第二次模塑封，且将所述金属支柱、所述芯片以及所述第一模塑体塑封；及
研磨所述第二模塑体使所述金属支柱的所述第二接合面和所述第二凸块的所述第一接合面显露于所述第二模塑体。
10.如权利要求6所述的方法，其特征在于，制作所述第二重布线结构的步骤包括：
提供一载体，在所述载体上覆盖胶层；
将聚酰亚胺树脂作为所述第二介电层的材料沉积在所述胶层上至指定高度后覆盖金属板层并通过刻蚀形成具备传输信息作用的第一层金属线路结构；
在形成的所述第一层金属线路结构上继续沉积所述聚酰亚胺树脂至指定高度，再次覆盖所述金属板层并通过刻蚀形成具备传输信息作用的第二层金属线路结构，并使所述第二层金属线路结构与第一层金属线路结构电气连接；
重复上述步骤至指定层数从而构成所述重布线路，继续沉积所述聚酰亚胺树脂将所述重布线路包裹；及
去除所述载体和所述胶层，形成第二重布线结构。
11.如权利要求6所述的方法，其特征在于，还包括步骤：
将存储器堆叠在球栅阵列基底上并与所述球栅阵列基底电气连接；
通过上封装模塑体将所述存储器密封在所述球栅阵列基底上；及
所述球栅阵列基底通过焊球与在所述第二开孔中显露出的所述迭合垫的另一侧端面电气连接。
12.如权利要求6所述的方法，其特征在于，还包括步骤：
在所述重布线结构上形成与所述重布线路连接的焊盘，在所述焊盘中植设焊接球。
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US11195823B2 (en) 2019-02-01 2021-12-07 Nanya Technology Corporation Semiconductor package and manufacturing method thereof
CN109888456B (zh) * 2019-02-27 2020-09-25 中国科学院微电子研究所 硅基喇叭封装天线系统集成结构及其制备方法
CN117099195A (zh) * 2021-03-30 2023-11-21 申泰公司 互连对准系统和方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104409437A (zh) * 2014-12-04 2015-03-11 江苏长电科技股份有限公司 双面bump芯片包封后重布线的封装结构及其制作方法
KR101680978B1 (ko) * 2015-08-04 2016-11-29 앰코 테크놀로지 코리아 주식회사 플렉시블 반도체 패키지 및 이의 제조 방법
CN107275323A (zh) * 2017-07-25 2017-10-20 睿力集成电路有限公司 一种芯片堆栈立体封装结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8299595B2 (en) * 2010-03-18 2012-10-30 Stats Chippac Ltd. Integrated circuit package system with package stacking and method of manufacture thereof
KR101680082B1 (ko) * 2010-05-07 2016-11-29 삼성전자 주식회사 웨이퍼 레벨 패키지 및 웨이퍼 레벨 패키지의 형성방법
US8896089B2 (en) * 2011-11-09 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Interposers for semiconductor devices and methods of manufacture thereof
US9059106B2 (en) * 2012-10-31 2015-06-16 International Business Machines Corporation Compensating for warpage of a flip chip package by varying heights of a redistribution layer on an integrated circuit chip
US10032756B2 (en) * 2015-05-21 2018-07-24 Mediatek Inc. Semiconductor package assembly with facing active surfaces of first and second semiconductor die and method for forming the same
US20170213801A1 (en) * 2016-01-22 2017-07-27 Micron Technology, Inc. Method for manufacturing a package-on-package assembly

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104409437A (zh) * 2014-12-04 2015-03-11 江苏长电科技股份有限公司 双面bump芯片包封后重布线的封装结构及其制作方法
KR101680978B1 (ko) * 2015-08-04 2016-11-29 앰코 테크놀로지 코리아 주식회사 플렉시블 반도체 패키지 및 이의 제조 방법
CN107275323A (zh) * 2017-07-25 2017-10-20 睿力集成电路有限公司 一种芯片堆栈立体封装结构

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