KR101124568B1 - 반도체 칩, 이를 포함하는 적층 칩 구조의 반도체 패키지 - Google Patents

반도체 칩, 이를 포함하는 적층 칩 구조의 반도체 패키지 Download PDF

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Abstract

본 발명의 일 예에 따른 적층 칩 구조의 반도체 패키지는, 일면 및 이에 대향하는 타면을 포함하고 그 일면에 본딩패드를 포함하는 회로패턴이 형성된 반도체 기판과, 일면에 형성되며 자성물질로 이루어진 제1 얼라인 패턴을 포함하여 적층된 다수의 반도체 칩들; 및 반도체 칩들 사이에 충진된 충진재를 포함하여 이루어진다.

Description

반도체 칩, 이를 포함하는 적층 칩 구조의 반도체 패키지{Semiconductor chip and stack chip semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 특히 적층 칩 패키지에 적용되는 반도체 칩과 이를 포함하는 적층 칩 구조의 반도체 패키지에 관한 것이다.
최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일(mobile) 제품의 수요 증가에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 일반적으로 반도체 메모리의 저장용량을 증대시키는 방법은, 반도체 칩의 집적도를 높여서 반도체 메모리의 저장용량을 증가시키는 방법과, 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 전자의 경우 많은 노력, 자본 및 시간이 소요되지만, 후자의 경우에는 패키징(packaging)하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있다. 또한 후자의 경우, 전자보다 소요 자본, 연구 개발의 노력 및 개발 시간 측면에서 많은 장점이 있기 때문에 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다.
하나의 반도체 패키지 내부에 복수 개의 반도체 칩을 실장하는 방법은 반도체 칩을 수평으로 실장하는 방법과, 수직으로 실장하는 방법이 있다. 그러나 소형화를 추구하는 전자제품의 특징으로 인하여, 대부분의 반도체 메모리 제조업체는 반도체 칩을 수직으로 쌓아서 패키징하는 스택형 멀티 칩 패키지(Stack type Multi Chip Package)를 선호하고 있다.
적층 칩 패키지 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 대량 생산 등의 이점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다. 즉, 기존의 적층 칩 패키지는 기판의 칩 부착 영역에 복수 개의 칩이 부착된 상태에서, 각 칩의 본딩 패드와 기판의 전도성 회로 패턴이 와이어(wire)로 통전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여 결국 반도체 패키지의 크기가 증가하는 단점이 있었다.
이러한 점들을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(TSV: Through Silicon Via)를 이용한 패키지 구조가 제안되었다. 관통 실리콘 비아(TSV)를 채용한 패키지는, 웨이퍼 단계에서 각 칩 내에 관통 실리콘 비아를 형성한 후 이 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조로서, 종래의 제조 과정을 간략하게 살펴보면 다음과 같다.
도 1은 종래의 관통 실리콘 비아를 형성하는 과정을 설명하는 도면이고, 도 2는 다수 개의 칩들이 적층된 관통 실리콘 비아 패키지의 단면을 보여주는 SEM 사진이다.
먼저, 웨이퍼(1) 레벨에서 각 칩의 본딩 패드(3) 인접 부분에 수직홀(5)을 형성하고, 이 수직홀(5)의 표면에 절연막(미도시됨)을 형성한다. 다음에, 절연막 상에 씨드(seed) 금속막을 형성한 다음, 수직홀 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(7)을 매립하여 관통 실리콘 비아(9)를 형성한다.
다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 관통 실리콘 비아(9)에 매립된 전도성 금속(7)을 노출시킨다. 이어서, 웨이퍼를 절단(sawing)하여 개별 칩들로 분리시킨 후, 기판 상에 적어도 둘 이상의 칩을 관통 실리콘 비아의 전도성 금속(7)을 통해 신호 교환 가능하게 수직으로 쌓아올린 후, 스택된 칩들을 포함한 기판 상면을 몰딩하고, 기판 하면에 솔더볼을 마운팅하여 스택 패키지를 완성한다.
관통 실리콘 비아가 형성된 칩들을 기판 상에 적층할 때, 통상 개별 칩들을 흡착하여 기판 위로 옮겨 적층하기 때문에 관통 실리콘 비아들 사이의 얼라인의 정확도가 떨어지며 칩이 휘어진 경우에는 얼라인을 정확하게 하기가 더욱 어렵게 된다. 이렇게 관통 실리콘 비아 사이에 미스얼라인(misalign)이 발생하거나 칩이 휘어진 경우, 상호 신호 교환을 위한 전도성 금속 사이에 단선이 일어나거나 단락이 되어 칩이 정상적으로 구동하지 못하는 문제가 발생하게 된다.
본 발명이 해결하려는 과제는, 다수 개의 반도체 칩들을 적층할 때 적층되는 칩 사이에 미스얼라인이 발생하는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있는 반도체 칩과, 적층 칩 구조의 반도체 패키지를 제공하는 데 있다.
본 발명의 일 예에 따른 반도체 칩은, 일면 및 이에 대향하는 타면을 포함하고 상기 일면에 본딩패드를 포함하는 회로패턴이 형성된 반도체 기판; 및 상기 일면에 형성되며 자성물질로 이루어진 제1 얼라인 패턴을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 타면에 상기 제1 얼라인 패턴과 대응되게 형성되며 자성물질로 이루어진 제2 얼라인 패턴을 더 포함할 수 있다.
상기 제1 얼라인 패턴 및 제2 얼라인 패턴은 서로 반대의 극성을 가질 수 있다.
상기 반도체 기판을 관통하는 관통 실리콘 비아; 및 상기 관통 실리콘 비아에 형성되며 상기 본딩패드와 연결된 관통전극을 더 포함할 수 있다.
상기 제1 얼라인 패턴은 상기 회로패턴 및 관통 실리콘 비아가 형성되지 않은 영역에 형성될 수 있다.
상기 반도체 기판의 측면 중 어느 하나 이상에 스크라이브 레인을 더 포함하며, 상기 제1 얼라인 패턴은 상기 스크라이브 레인에 형성될 수 있다.
상기 제1 얼라인 패턴 및 제2 얼라인 패턴은 다수개로 형성되며, 서로 대칭적으로 형성되는 것이 바람직하다.
본 발명의 일 예에 따른 적층 칩 구조의 반도체 패키지는, 일면 및 이에 대향하는 타면을 포함하고 상기 일면에 본딩패드를 포함하는 회로패턴이 형성된 반도체 기판과, 상기 일면에 형성되며 자성물질로 이루어진 제1 얼라인 패턴을 포함하여 적층된 다수의 반도체 칩들; 및 상기 반도체 칩들 사이에 충진된 충진재를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 각 반도체 칩의 타면에 상기 제1 얼라인 패턴과 대응되게 형성되며 자성물질로 이루어진 제2 얼라인 패턴을 더 포함할 수 있다.
상기 각 반도체 칩의 제1 얼라인 패턴과 제2 얼라인 패턴은 서로 반대 극성을 가지는 것이 바람직하다.
상기 각 반도체 칩의 반도체 기판을 관통하는 관통 실리콘 비아; 및 상기 관통 실리콘 비아에 형성되며 상기 본딩패드와 연결된 관통전극을 더 포함할 수 있다.
상기 각 반도체 칩의 제1 얼라인 패턴은 상기 회로패턴 및 관통 실리콘 비아가 형성되지 않은 영역에 형성될 수 있다.
상기 각 반도체 칩의 반도체 기판 측면 중 어느 하나 이상에 스크라이브 레인을 더 포함하며, 상기 제1 얼라인 패턴은 상기 스크라이브 레인에 형성될 수 있다.
상기 다수의 반도체 칩들 중 최하위 반도체 칩의 하부에 배치되며 상기 다수의 반도체 칩들과 전기적으로 연결되는 배선을 포함하는 기판을 더 포함할 수 있다.
상기 기판 상에 상기 다수의 반도체 칩들 중 최하위 반도체 칩의 제2 얼라인 패턴과 대응하게 형성된 제3 얼라인 패턴을 더 포함할 수 있다.
상기 다수의 반도체 칩들 중 최하위 반도체 칩의 타면에 형성되며, 상기 최하위 반도체 칩의 관통전극과 연결되는 재배선; 및 상기 재배선의 일부분을 노출시키도록 형성된 절연층을 더 포함할 수 있다.
상기 최하위 반도체 칩의 타면과 상기 재배선 사이에 형성되며, 상기 최하위 반도체 칩의 관통전극을 노출시키는 절연막; 및 상기 절연층에 의해 노출된 재배선에 형성되는 외부 접속부재를 더 포함할 수 있다.
상기 다수의 반도체 칩들 중 최상위 반도체 칩 상에 배치되며, 상기 최상위 반도체 칩의 제2 얼라인 패턴과 대응하는 제4 얼라인 패턴을 포함하는 추가 반도체 칩을 더 포함할 수 있다.
상기 충진재는 자기장 차단 물질을 포함할 수 있다.
본 발명의 다른 일 예에 따른 반도체 패키지는, 배선을 포함하는 기판; 일면 및 이에 대향하는 타면을 가지며 상기 일면에 본딩패드를 포함하는 회로패턴이 형성된 반도체 기판, 상기 일면에 형성되며 자성물질로 이루어진 제1 얼라인 패턴, 상기 타면에 상기 제1 얼라인 패턴과 대응되고 반대 극성을 갖도록 형성되며 자성물질로 이루어진 제2 얼라인 패턴, 상기 반도체 기판을 관통하는 관통 실리콘 비아 및 상기 관통 실리콘 비아에 형성되고 상기 본딩패드와 연결된 관통전극을 포함하며 적층된 다수의 반도체 칩들; 상기 반도체 칩들 사이에 충진된 충진재; 및 상기 다수의 반도체 칩을 포함하며 상기 기판 상에 형성되는 몰딩부를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 반도체 칩의 상, 하면에 서로 반대 극성을 띄는 자성 물질로 이루어진 얼라인 패턴을 배치함으로써 패키징을 위하여 다수개의 칩들을 기판 상에 적층할 때 상, 하 적층되는 칩의 얼라인 패턴 사이의 자력에 의해 반도체 칩들이 정확하게 얼라인되도록 할 수 있다. 또한, 칩들 사이의 공간을 충진할 때에도 얼라인 패턴 사이의 결합력에 의해 얼라인에 영향을 미치지 않도록 할 수 있다.
도 1은 종래의 관통 실리콘 비아를 형성하는 과정을 설명하는 도면이다.
도 2는 다수 개의 칩들이 적층된 관통 실리콘 비아 패키지의 단면을 보여주는 SEM 사진이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 얼라인 패턴을 포함하는 반도체 칩들을 나타내 보인 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 적층 칩 구조의 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 적층 칩 구조의 반도체 패키지를 도시한 단면도이다.
도 6 내지 도 11은 본 발명의 일 실시예에 따른 적층 칩 패키지 구조의 반도체 패키지의 제조방법을 설명하기 위하여 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
전술한 바와 같이, 적층 칩 패키지를 구현하기 위하여 웨이퍼의 각 칩에 관통 실리콘 비아(TSV)를 이용한 구조가 제안되었으며, 이렇게 칩 내에 본딩패드와 전기적으로 연결되는 관통 실리콘 비아(TSV)를 형성하여 관통 실리콘 비아에 충진되는 전도성 금속에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 적층 칩 패키지를 제조할 수 있다. 본 발명은 이러한 적층 칩 패키지를 제조하는 데 유용하게 적용될 수 있는 반도체 칩 및 반도체 패키지 구조를 제시한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 얼라인 패턴을 포함하는 반도체 칩을 나타내 보인 단면도들이다.
본 발명의 실시예에 따른 반도체 칩(100)들은 서로 반대되는 제1 표면(10a) 및 제2 표면(10b)을 포함하고, 두 표면 중 적어도 어느 하나에 배치되며 자성물질로 이루어진 얼라인 패턴(50a)을 포함한다. 도 3a 및 도 3c는 제1 표면(10a) 상에만 얼라인 패턴(50a)이 배치된 예를 나타내고, 도 3b 및 도 3d는 제1 표면(10a) 및 제2 표면(10b) 모두에 얼라인 패턴(50a, 50b)이 서로 대응되게 배치된 예를 나타낸다. 동일 표면 상에 배치된 얼라인 패턴들은 서로 대칭되게 배치되며, 제1 표면(10a) 및 제2 표면(10b) 모두에 얼라인 패턴(50a, 50b)이 배치될 경우 반대 표면에 배치된 얼라인 패턴은 서로 반대 극성을 갖도록 배치될 수 있다.
상기 반도체 칩(100)은 상호간에 범프 또는 와이어로 본딩되는 일반적인 구조의 칩이거나(도 3a, 도 3b), 도 3c 및 도 3d에 도시된 바와 같이 웨이퍼 레벨에서 칩의 본딩패드(도시되지 않음) 인접부분에 형성된 하나 이상의 관통 실리콘 비아(20)와, 상기 관통 실리콘 비아에 매립된 도전성 물질로 이루어진 관통전극(30)을 포함하는 칩일 수 있다.
상기 얼라인 패턴들(50a, 50b)은 회로 패턴 또는 관통 실리콘 비아가 형성되어 있지 않은 영역, 예를 들면 스크라이브 레인(scribe lane)에 배치되는 것이 바람직하다.
이렇게 반도체 칩의 표면 상에 얼라인 패턴(50a, 50b)을 배치하면, 후속 패키징 단계에서 복수 개의 반도체 칩들을 서로 수직으로 적층할 때, 상, 하 적층되는 반도체 칩에 배치된 얼라인 패턴 사이에 자기력이 작용하여 반도체 칩들 사이의 얼라인이 용이해진다. 또한, 반도체 칩들을 적층한 후 반도체 칩 사이의 공간에 충진재를 충진시킬 때에도 얼라인 패턴 사이의 자기력에 의해 상, 하 적층된 반도체 칩 사이의 결합력이 강화되어 미스-얼라인이 일어나지 않게 된다.
도 4는 본 발명의 일 실시예에 따른 적층 칩 구조의 반도체 패키지를 나타내 보인 단면도이다.
본 발명의 반도체 패키지(200)는, 서로 반대되는 제1 표면 및 제2 표면을 갖는 반도체 칩들(101, 102, 103)이 수직으로 복수 개 적층된 구조이다. 각 반도체 칩(101, 102, 103)은 제1 표면 및 제2 표면 중 적어도 어느 한 표면 상에 배치되며 자성물질로 이루어진 제1 얼라인 패턴을 포함한다. 반도체 칩들 사이의 공간에는 충진재(90)가 충진되어 있다. 상기 충진재(90)는 얼라인 패턴에 의해 형성되는 자기장이 패키지의 구동에 영향을 미치지 않도록 자기장 차단 물질을 포함할 수 있다.
반도체 칩들(101, 102, 103)은 웨이퍼 상태에서 칩 단위로의 절단을 위해 제공되는 스크라이브 레인(scribe lane)의 일정 부분을 포함할 수 있다. 일 예에서, 얼라인 패턴들(51a, 51b, 52a, 52b, 53a, 53b)은 스크라이브 레인에 배치될 수 있다. 얼라인 패턴(51a, 51b, 52a, 52b, 53a, 53b)을 스크라이브 레인에 배치하면 얼라인 패턴에 의해 형성되는 자기장이 칩 구동에 영향을 미칠 경우 얼라인 패턴을 절단하여 제거하기가 용이한 이점이 있다.
상기 반도체 칩들 중 최하위 반도체 칩의 하부에, 반도체 칩들에 외부 신호를 인가하도록 배선 패턴을 포함하는 재배선 필름 또는 기판을 더 포함할 수 있으며, 상기 기판 상에, 상기 최하위 반도체 칩의 제1 또는 제2 얼라인 패턴과 대응되게 배치된 제3 얼라인 패턴을 더 포함할 수 있다.
도 4에는 관통 실리콘 비아(TSV)(31, 32, 33)를 포함하며 제1 표면 및 제2 표면 모두에 얼라인 패턴(51a, 51b, 52a, 52b, 53a, 53b)이 배치된 경우를 예를 들어 나타내었으나, 도 3a 또는 도 3c와 같이 어느 한 표면에만 얼라인 패턴이 배치되어 있거나, 도 3a 또는 도 3b와 같이 관통 실리콘 비아를 포함하지 않는 반도체 칩일 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 적층 칩 구조의 반도체 패키지를 나타내 보인 단면도이다.
본 발명의 다른 실시예에 따른 적층 칩 구조의 반도체 패키지(300)는, 배선 패턴을 갖는 기판(80)과, 서로 반대되는 제1 표면 및 제2 표면을 가지고, 제1 표면 또는 제2 표면 중 적어도 어느 하나에 배치되며 자성물질로 이루어진 얼라인 패턴(51a, 51b, 52a, 52b, 53a, 53b)을 포함하여 상기 기판 상에 수직으로 적층된 복수 개의 반도체 칩들(101, 102, 103)과, 상기 반도체 칩들 사이의 공간에 충진된 충진재(90) 및 상기 기판 상의 공간에 충진되어 패키지를 밀봉하는 몰딩재(95)를 포함한다.
상기 기판(80) 상에, 최하위 반도체 칩(101)의 제1 또는 제2 얼라인 패턴과 대응되게 배치된 제3 얼라인 패턴(55b)이 배치될 수 있다.
반도체 칩들(101, 102, 103)은 수직으로 이웃하는 관통전극(21, 22, 23)들이 볼 범프(도시되지 않음)로 본딩되어 적층되어 반도체 칩 모듈을 형성하고 있다. 반도체 칩들(101, 102, 103) 중 최하위에 위치하는 반도체 칩(101)은 기판(80)에 범프(85)로 본딩되어 실장되어 있다. 반도체 칩들(101, 102, 103)은 관통 실리콘 비아(31, 32, 33) 내에 위치하는 관통전극(21, 22, 23)과 볼 범프(도시되지 않음)에 의해 반도체 칩들(101, 102, 103) 사이 및 최하위 반도체 칩(101)과 기판(80) 사이의 상호 전기적인 연결이 이루어진다.
기판(80)과, 기판 위에 적층된 반도체 칩들(101, 102, 103) 사이의 공간에는 충진재(90)가 충진되어 있다. 일 예에서, 충진재(90)는 자기장을 차단하는 물질일 수 있다. 충진재(90)가 자기장 차단 물질로 이루어진 경우, 얼라인 패턴에 의해 형성되는 자기장이 칩 구동에 영향을 미치는 것을 방지할 수 있다.
상기 기판(80) 대신에, 상기 최하위 반도체 칩(101)의 관통전극(21)과 연결되는 재배선층(도시되지 않음)과 상기 재배선의 일부분을 노출시키도록 형성된 절연층(도시되지 않음)을 더 포함할 수 있다. 이때, 상기 최하위 반도체 칩과 재배선 사이에, 상기 최하위 반도체 칩의 관통전극을 노출시키는 절연막과 상기 절연층에 의해 노출된 재배선에 형성되는 외부 접속부재를 더 포함할 수 있다. 또한, 상기 반도체 칩들 중 최상위 반도체 칩 상에, 제2 얼라인 패턴(53b)과 대응하는 제4 얼라인 패턴(54a)을 포함하는 추가 반도체 칩(104)을 더 포함할 수 있다.
나머지는 도 4에 도시된 실시예의 경우와 동일하므로 설명을 생략한다.
도 6 내지 도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위하여 도시한 단면도들로서, 관통 실리콘 비아(TSV)를 포함하며 칩의 양면에 얼라인 패턴을 포함하는 반도체 칩의 경우를 나타낸다.
도 6을 참조하면, 웨이퍼(10) 레벨에서 각 칩의 본딩 패드(도시되지 않음) 인접 부분에 수직홀을 형성한다. 이때에는 웨이퍼(10)의 백 그라인딩이 이루어지지 않은 상태이므로 관통된 홀이 아닌 홈 구조로 형성된다. 수직홀의 표면에 절연막(도시되지 않음)을 형성한다. 절연막(도시되지 않음)은 수직홀에 충진되는 전도성 금속막과 웨이퍼의 절연을 위하여 형성한다.
절연막이 형성된 수직홀 내에 관통전극(20)을 매립하여 관통 실리콘 비아(TSV)(30)를 형성한다. 상기 관통전극(20)은 칩의 본딩 패드(도시되지 않음)와 패턴화된 전도성 라인에 의하여 상호 전기적 신호 교환이 가능하게 연결되는 상태가 된다. 일 예로, 상기 복수 개의 관통전극(20)은 전도성 금속막일 수 있으며, 이러한 금속막은 구리(Cu) 알루미늄(Al) 또는 텅스텐(W) 등을 포함할 수 있다.
도 7을 참조하면, 관통 실리콘 비아(30)가 형성된 웨이퍼의 결과물 상에 얼라인층을 형성하기 위한 마스크 패턴(40)을 형성한다. 마스크 패턴(40)은 예를 들면 포토레지스트로 형성할 수 있는데, 잘 알려진 바와 같이 포토레지스트 도포, 노광 및 현상 공정을 통해 형성할 수 있다. 마스크 패턴(40)은 상, 하 칩들을 얼라인하기 위한 얼라인 패턴이 형성될 영역을 노출하도록 형성한다. 얼라인 패턴은 관통 실리콘 비아 또는 회로 패턴이 형성되어 있지 않은 영역, 예를 들면 스크라이브 레인에 형성하는 것이 바람직하다.
다음에, 마스크 패턴(40)에 의해 노출되는 웨이퍼의 전면(前面)에 자성 물질을 일정 두께 형성하여 얼라인 패턴(50a)을 형성한다. 상기 얼라인 패턴(50a)은 자성 물질을 예를 들면 스퍼터링(sputtering) 방식으로 증착하여 형성할 수 있으며, 또는 자성을 띄는 마이크로 볼(micro ball)과 접착제를 섞어 스크린 프린팅 방식으로 도포하여 형성할 수도 있다. 얼라인 패턴(50a)은 관통 실리콘 비아 또는 회로 패턴이 형성되어 있지 않은 영역에 다양한 형태로 형성할 수 있다.
도 8을 참조하면, 마스크 패턴을 제거한 다음에 웨이퍼(10)의 후면을 실제 적용되는 칩 두께까지 그라인딩한다. 이때, 관통 실리콘 비아(30)에 매립된 관통전극(20)이 노출될 때까지 그라인딩하여 적층형 패키지 제조시 관통 실리콘 비아(30)의 저부를 통해 노출된 관통전극(20)을 서로 접촉시켜 여러 개의 칩을 전기적으로 상호 교환 가능하게 적층할 수 있다.
도 9를 참조하면, 웨이퍼의 전면과 마찬가지로 웨이퍼의 후면에도 얼라인 패턴(50b)을 형성한다. 구체적으로, 웨이퍼의 후면에 얼라인 패턴이 형성될 영역을 노출하는 마스크 패턴(60)을 형성한다. 마스크 패턴(60)은 예를 들면 포토레지스트 도포, 노광 및 현상 공정을 통해 형성할 수 있다. 다음에, 마스크 패턴(60)에 의해 노출된 웨이퍼 후면 영역에 자성 물질을 일정 두께 형성하여 얼라인 패턴(50b)을 형성한다. 얼라인 패턴(50b)은 웨이퍼의 전면에 형성한 얼라인 패턴(50a)과 동일한 방법으로 형성할 수 있다. 즉, 자성 물질을 예를 들면 스퍼터링 방식으로 증착하여 형성하거나, 자성을 띄는 마이크로 볼(micro ball)과 접착제를 섞어 스크린 프린팅 방식으로 도포하여 형성할 수 있다. 한편, 칩을 상, 하로 적층하여 패키징할 때 상, 하부에 적층된 칩의 얼라인 패턴 사이에 자성 물질에 의한 인력이 작용하여 얼라인이 용이하게 이루어지도록 하기 위하여, 웨이퍼의 후면에 형성하는 얼라인 패턴(50b)은 웨이퍼의 전면에 형성된 얼라인 패턴(50a)과 반대의 극성을 갖도록 형성할 수 있다.
도 10을 참조하면, 웨이퍼의 후면에 형성되어 있던 마스크층을 제거하면 도시된 바와 같이 관통 실리콘 비아(30)가 형성되어 있는 웨이퍼의 전, 후면에 서로 반대 극성을 갖는 얼라인 패턴(50a, 50b)이 형성된다. 다음에, 웨이퍼를 쏘잉(sawing)하여 여러 개의 개별 칩들로 분리한 후, 적어도 둘 이상의 칩을 관통 실리콘 비아의 관통전극을 통해 상호 신호 교환가능하도록 수직으로 적층한다. 이때, 웨이퍼의 전, 후면에 서로 반대 극성을 띄는 자성 물질로 이루어진 얼라인 패턴(50a, 50b)이 형성되어 있기 때문에 상, 하 적층되는 칩의 얼라인 패턴 사이의 자력에 의해 관통 실리콘 비아들이 정확하게 얼라인되도록 칩들을 적층할 수 있다.
수직으로 적층되는 칩들 중 최상부에 적층되는 칩(104)은 시스템 IC, 컨트롤러(controller) 또는 여러 가지 수동 소자가 배치된 칩일 수 있으며 경우에 따라서는 반도체 칩이 아닐 수도 있다. 이 경우에도 하부에 적층되는 칩(103)의 얼라인 패턴(53b), 즉 적층시 마주보는 얼라인 패턴과는 반대의 극성을 갖도록 얼라인 패턴을 형성함으로써 적층 시 인력에 의해 얼라인이 정확하게 이루어지도록 할 수 있다.
도 11을 참조하면, 다수 개의 칩들을 서로 적층한 다음에는 적층된 칩들을 기판(80) 상에 적층하고, 칩 사이의 빈 공간에 충진재(uunder filling material)(90)를 채워넣은 다음, 기판(80) 상의 빈 공간을 몰딩재(95)로 밀봉하여 패키징을 완료한다. 통상 충진재를 충진할 때 주입하는 압력에 의해 칩 사이의 얼라인이 틀어지는 현상이 발생할 수 있었다. 그러나, 본 발명의 경우 칩에 형성된 얼라인 패턴 사이에 자력이 작용하여 본딩된 접합 강도에 대한 보강 역할을 함으로써 충진재를 충진하는 과정에서 얼라인이 틀어지는 것을 방지할 수 있다.
한편, 자성물질로 이루어진 얼라인 패턴 주위에는 자기장이 형성되는데, 이러한 자기장이 칩의 구동에 영향을 미칠 경우, 칩들을 수직으로 적층한 후 얼라인 패턴이 형성된 부위를 절단하여 제거할 수도 있다. 이 경우 얼라인 패턴을 웨이퍼의 스크라이브 레인(scribe lane)에 형성할 수 있다. 스크라이브 레인은 얼라인 키 등 소자에서 실질적으로 사용되지 않는 패턴들이 형성되는 영역으로 웨이퍼 레벨의 제조과정이 완료된 후 개별 칩들로 분리할 때 절단하는 영역이므로 얼라인 패턴을 형성하여 칩 적층이 완료된 후 절단하여도 소자의 동작에 영향을 미치지 않는다.
그리고, 얼라인 패턴에 의해 형성되는 자기장이 칩 구동에 영향을 미치지 않도록 하기 위하여, 적층된 칩 사이의 빈 공간에 충진하는 충진재(90)로 자기장 차단물질을 사용할 수 있다. 이 경우, 얼라인 패턴이 형성된 영역을 제외한 영역을 자기장 차단 물질로 충진하거나 또는 칩 얼라인이 끝난 다음에 자기장 차단 물질을 충진할 수도 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

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  8. 일면 및 이에 대향하는 타면을 포함하고 상기 일면에 본딩패드를 포함하는 회로패턴이 형성된 반도체 기판과, 상기 일면에 형성되며 자성물질로 이루어진 제1 얼라인 패턴과, 상기 타면에 제1 얼라인 패턴과 대응되게 형성되며 자성물질로 이루어진 제2 얼라인 패턴을 포함하여 적층된 다수의 반도체 칩들;
    상기 다수의 반도체 칩들 중 최상위 반도체 칩 상에 배치되며, 상기 최상위 반도체 칩의 제2 얼라인 패턴과 대응하는 제4 얼라인 패턴을 포함하는 추가 반도체 칩; 및
    상기 반도체 칩들 사이에 충진된 충진재를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 삭제
  10. 제8항에 있어서,
    상기 반도체 칩의 제1 얼라인 패턴과 제2 얼라인 패턴은 서로 반대 극성을 가지는 것을 특징으로 하는 반도체 패키지.
  11. 제8항에 있어서,
    상기 각 반도체 칩의 반도체 기판을 관통하는 관통 실리콘 비아; 및
    상기 관통 실리콘 비아에 형성되며 상기 본딩패드와 연결된 관통전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 각 반도체 칩의 제1 얼라인 패턴은 상기 회로패턴 및 관통 실리콘 비아가 형성되지 않은 영역에 형성되는 것을 특징으로 하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 각 반도체 칩의 반도체 기판 측면 중 어느 하나 이상에 스크라이브 레인을 더 포함하며, 상기 제1 얼라인 패턴은 상기 스크라이브 레인에 형성되는 것을 특징으로 하는 반도체 패키지.
  14. 제8항에 있어서,
    상기 다수의 반도체 칩들 중 최하위 반도체 칩의 하부에 배치되며 상기 다수의 반도체 칩들과 전기적으로 연결되는 배선을 포함하는 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 기판 상에 상기 다수의 반도체 칩들 중 최하위 반도체 칩의 제2 얼라인 패턴과 대응하게 형성된 제3 얼라인 패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제11항에 있어서,
    상기 다수의 반도체 칩들 중 최하위 반도체 칩의 타면에 형성되며, 상기 최하위 반도체 칩의 관통전극과 연결되는 재배선; 및
    상기 재배선의 일부분을 노출시키도록 형성된 절연층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제16항에 있어서,
    상기 최하위 반도체 칩의 타면과 상기 재배선 사이에 형성되며, 상기 최하위 반도체 칩의 관통전극을 노출시키는 절연막; 및
    상기 절연층에 의해 노출된 재배선에 형성되는 외부 접속부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 삭제
  19. 제8항에 있어서,
    상기 충진재는 자기장 차단 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 배선을 포함하는 기판;
    일면 및 이에 대향하는 타면을 가지며 상기 일면에 본딩패드를 포함하는 회로패턴이 형성된 반도체 기판, 상기 일면에 형성되며 자성물질로 이루어진 제1 얼라인 패턴, 상기 타면에 상기 제1 얼라인 패턴과 대응되고 반대 극성을 갖도록 형성되며 자성물질로 이루어진 제2 얼라인 패턴, 상기 반도체 기판을 관통하는 관통 실리콘 비아 및 상기 관통 실리콘 비아에 형성되고 상기 본딩패드와 연결된 관통전극을 포함하며 적층된 다수의 반도체 칩들;
    상기 반도체 칩들 사이에 충진된 충진재; 및
    상기 다수의 반도체 칩을 포함하며 상기 기판 상에 형성되는 몰딩부를 포함하는 것을 특징으로 하는 반도체 패키지.
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