KR101128916B1 - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자는 웨이퍼 내 구비된 관통 실리콘 비아와, 상기 관통 실리콘 비아를 노출시키며 상기 웨이퍼 상부에 구비되는 절연막과, 상기 절연막 및 상기 관통 실리콘 비아 상부에 구비되는 배리어 금속층과, 상기 배리어 금속층 상부에 구비되되 상기 관통 실리콘 비아 상부 연장선 상에 구비되는 범퍼와, 상기 범퍼의 양측에 구비되는 펜스 금속패턴과, 상기 펜스 금속패턴 사이에 구비되며 상기 범퍼와 연결되는 솔더볼을 포함하여, 범프와 솔더볼 간의 자기정렬(self align)을 통하여 오정렬을 방지하고 솔더볼의 과잉팽창에 의해 웨이퍼와의 쇼트 또는 오픈되는 불량을 방지하여 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 관통 실리콘 비아를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 집적회로의 패키징 기술중 3차원 적층 기술은 전자소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.
적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며, 또한 대량 생산 등의 이점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
즉, 기존의 적층 칩 패키지는, 기판의 칩 부착영역에 복수의 칩이 부착된 상태에서, 각 칩의 본딩패드와 기판의 전도성 회로패턴 간이 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.
이러한 점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via;TSV)를 이용한 구조가 제안되었는 바, 칩 내에 관통 실리콘 비아를 형성해서 상기 관통 실리콘 비아에 의해 수직으로 칩들 간 물리적 및 전기적 연결이 이루어지도록 한 구조이며, 그 종래의 관통 실리콘 비아 및 이를 이용한 칩 적층 방법을 간단히 살펴보면 다음과 같다.
도 1은 종래 기술에 따른 반도체 소자의 단면도이고, 도 2는 종래 기술에 따른 반도체 소자의 단면도이다.
도 1에 도시된 바와 같이 먼저, 웨이퍼(10) 각 칩의 본딩패드의 인접부분에 홀을 형성하고, 홀에 전도성 금속을 매립하여 관통 실리콘 비아(Through silicon via, 12)를 형성한다. 이어서, 웨이퍼(10) 후면을 백 그라인딩(back grinding)하여 관통 실리콘 비아(12)를 노출시킨다. 이어서, 관통 실리콘 비아(12)와 연결되도록 범프(14)를 형성하여 관통 실리콘 비아(12)를 통해 신호 교환 가능하게 수직으로 쌓아올려 적층시킨다. 그 다음, 범프(14)와 솔더볼(16)를 마운팅하여 스택 패키지를 완성한다.
이때, 도 2에 도시된 바와 같이 범프(14)와 솔더볼(16)간의 전기적 연결을 위해 열적, 물리적 공정 시 과잉 팽창하여 범프(14)와 솔더볼(16)이 오정렬되어 웨이퍼 내에 쇼트(short)되거나 오픈(open)되는 불량을 야기시키는 문제가 있다.
본 발명은 범프와 솔더볼간의 접합 시 유발되는 오정렬을 방지하여 웨이퍼 내에 불량을 유발하는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 웨이퍼 내 구비된 관통 실리콘 비아와, 상기 관통 실리콘 비아를 노출시키며 상기 웨이퍼 상부에 구비되는 절연막과, 상기 절연막 및 상기 관통 실리콘 비아 상부에 구비되는 배리어 금속층과, 상기 배리어 금속층 상부에 구비되되 상기 관통 실리콘 비아 상부 연장선 상에 구비되는 범퍼와, 상기 범퍼의 양측에 구비되는 펜스 금속패턴과, 상기 펜스 금속패턴 사이에 구비되며 상기 범퍼와 연결되는 솔더볼을 포함하는 것을 특징으로 한다.
그리고, 상기 범퍼는 구리, 알루미늄 또는 금을 포함하는 것을 특징으로 한다.
그리고, 상기 범퍼는 상기 펜스 금속패턴보다 낮은두께를 갖는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 웨이퍼 내 관통 실리콘 비아를 형성하는 단계와, 상기 관통 실리콘 비아가 노출되도록 상기 웨이퍼 상부에 절연막을 형성하는 단계와, 상기 절연막 및 상기 관통 실리콘 비아 상부에 배리어 금속층을 형성하는 단계와, 상기 관통 실리콘 비아 상부 연장선 상에 범퍼를 형성하는 단계와, 상기 범퍼의 양측에 펜스 금속패턴을 형성하는 단계와, 상기 펜스 금속패턴 사이에 상기 범퍼와 연결되는 솔더볼을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 관통 실리콘 비아를 형성하는 단계는 상기 웨이퍼 내 홀을 형성하는 단계와, 상기 홀 내에 도전층을 매립하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 범퍼를 형성하는 단계는 상기 배리어 금속층 상부에 범퍼 감광막 패턴을 형성하는 단계와, 상기 범퍼 감광막 패턴 사이에 도전층을 매립하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 범퍼를 형성하는 단계 이후 상기 범퍼 감광막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 펜스 금속패턴을 형성하는 단계는 상기 범퍼 및 상기 배리어 금속층 상부에 펜스 금속층을 형성하는 단계와, 상기 펜스 금속층에 에치백 공정을 수행하여 상기 범퍼 상부가 노출되도록 상기 펜스 금속층을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 펜스 금속패턴을 형성하는 단계 이후 상기 범퍼를 소정두께 식각하여 리세스를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 리세스를 형성하는 단계는 상기 펜스 금속패턴보다 낮은 두께를 갖도록 하는 것을 특징으로 한다.
본 발명은 범프와 솔더볼 간의 자기정렬(self align)을 통하여 오정렬을 방지하고 솔더볼의 과잉팽창에 의해 웨이퍼와의 쇼트 또는 오픈되는 불량을 방지하여 신뢰성을 향상시킬 수 있는 효과를 제공한다.
도 1은 종래 기술에 따른 반도체 소자의 단면도.
도 2는 종래 기술에 따른 반도체 소자의 단면도.
도 3은 본 발명에 따른 반도체 소자의 단면도.
도 4a 내지 도 4k는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3에 도시된 바와 같이, 본 발명의 반도체 소자는 웨이퍼(100) 내 구비된 관통 실리콘 비아(102)와, 웨이퍼(100) 상부에 구비되고 관통 실리콘 비아(102)를 노출시키는 절연막(104)과, 절연막(104) 및 관통 실리콘 비아(102) 상부에 구비되는 배리어 금속층(106)과, 배리어 금속층(106) 상부에 구비되되 관통 실리콘 비아(102) 상부 연장선 상에 구비되는 범퍼(110)와, 범퍼(110)의 양측에 구비되는 펜스 금속패턴(112a)과, 펜스 금속패턴(112a) 사이에 구비되되 범퍼(110) 상부와 연결되는 솔더볼(114)을 포함한다.
여기서, 범퍼(110)는 펜스 금속패턴(112a)보다 낮은 두께를 갖는 것이 바람직하고, 배리어 금속층(106)은 스텝커버리지가 낮은 금속으로 형성되는 것이 바람직하다. 또한, 범퍼(110)는 구리, 알루미늄 또는 금을 포함하는 것이 바람직하다
상술한 바와 같이, 본 발명의 반도체 소자는 범퍼와 연결되는 솔더볼이 펜스 금속패턴에 의해 오정렬되지 않도록 하여 웨이퍼 내 쇼트되거나 오픈되는 불량이 발생되지 않도록 한다.
상술한 구성을 갖는 본 발명에 따른 반도체 소자의 형성 방법은 다음과 같다. 도 4a 내지 도 4k는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 4a에 도시된 바와 같이, 웨이퍼(100) 각 칩의 본딩패드의 인접부분에 홀을 형성하고, 홀에 전도성 금속을 매립하여 관통 실리콘 비아(Through silicon via, 102)를 형성한다. 여기서, 웨이퍼(100)의 표면은 웨이퍼 후면(backside)을 나타낸다. 이어서, 웨이퍼(100)의 후면에 절연막(Dielectric insulator,104)을 증착한다. 이때, 절연막(104)은 관통 실리콘 비아(102)만을 오픈시키고 나머지 부분의 웨이퍼(100)는 절연시키기 위하여 형성한다.
도 4b에 도시된 바와 같이, 관통 실리콘 비아(102)가 노출되도록 절연막(104)을 제거한다.
도 4c에 도시된 바와 같이, 관통 실리콘 비아(102) 및 절연막(104) 상부에 배리어 금속층(106)을 형성한다. 여기서, 배리어 금속층(106)은 관통 실리콘 비아(102)가 산화되는 것을 방지하고, 후속 공정에서 형성되는 범퍼의 증착력을 향상시키기 위하여 형성된다.
도 4d에 도시된 바와 같이, 배리어 금속층(106) 상부에 범퍼 감광막 패턴(108)을 형성한다.
도 4e에 도시된 바와 같이, 범퍼 감광막 패턴(108) 사이에 도전층을 매립하여 범퍼(bumper, 110)를 형성한다. 여기서, 도전층은 구리, 알루미늄 또는 금을 포함하는 것이 바람직하다. 그리고, 도전층을 매립할 때 보이드가 발생하지 않도록 하는 것이 바람직하다.
도 4f에 도시된 바와 같이, 배리어 금속층(106)이 노출되도록 범퍼 감광막 패턴(108)을 제거한다.
도 4g에 도시된 바와 같이, 범퍼(110) 및 배리어 금속층(106) 상부에 펜스 금속층(fence metal layer, 112)을 형성한다. 펜스 금속층(112)은 스텝 커버리지가 좋지 않은 물질을 사용하여 형성하는 것이 바람직하다.
도 4h에 도시된 바와 같이, 펜스 금속층(112)에 에치백 공정을 수행하여 범퍼(110) 상부가 노출되도록 펜스 금속층(112)을 제거하여 펜스 금속패턴(112a)을 형성한다.
도 4i에 도시된 바와 같이, 범퍼(110)를 소정두께 식각하여 리세스(R)를 형성한다. 여기서 리세스(R)를 형성하는 것은 범퍼(110)가 소정두께 식각되면서 높이가 낮아지도록 하여 상대적으로 펜스 금속패턴(112a)의 높이가 증가되도록 하기 위함이다. 이는 후속 공정에서 형성되는 솔더볼이 펜스 금속패턴(112a) 내부에 형성되도록 하여 오정렬이 발생되는 것을 방지하기 할 수 있다.
도 4j에 도시된 바와 같이, 범퍼(110) 상부에 솔더볼(114)을 형성한다.
도 4k에 도시된 바와 같이, 솔더볼(114)이 과잉 팽창되더라도 펜스 금속패턴(112a)에 의해 범퍼(110) 상부에만 마운팅되는 것을 확인할 수 있다. 즉, 펜스 금속패턴(112a)에 의해 오정렬되지 않기 때문에 웨이퍼 내에서 쇼트되거나 오픈되는 불량을 근본적으로 방지할 수 있다.
상술한 바와 같이, 본 발명은 범퍼 양측으로 펜스 금속패턴을 형성함으로써 솔더볼이 펜스 금속패턴 내부에 형성되도록 하여 솔더볼이 오정렬되어 웨이퍼와 쇼트되는 문제를 근본적으로 해결할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (10)

  1. 웨이퍼 내에 구비된 관통 실리콘 비아;
    상기 관통 실리콘 비아를 노출시키며 상기 웨이퍼 상부에 구비되는 절연막;
    상기 절연막 및 상기 관통 실리콘 비아 상부에 구비되는 배리어 금속층;
    상기 배리어 금속층 상부에 구비되되 상기 관통 실리콘 비아 상부 연장선 상에 구비되는 범퍼;
    상기 범퍼의 양측에 구비되는 펜스 금속패턴; 및
    상기 펜스 금속패턴 사이에 구비되며 상기 범퍼와 연결되는 솔더볼을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 범퍼는 구리, 알루미늄 또는 금을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 범퍼는 상기 펜스 금속패턴보다 낮은두께를 갖는 것을 특징으로 하는 반도체 소자.
  4. 웨이퍼 내 관통 실리콘 비아를 형성하는 단계;
    상기 관통 실리콘 비아가 노출되도록 상기 웨이퍼 상부에 절연막을 형성하는 단계;
    상기 절연막 및 상기 관통 실리콘 비아 상부에 배리어 금속층을 형성하는 단계;
    상기 관통 실리콘 비아 상부 연장선 상에 범퍼를 형성하는 단계;
    상기 범퍼의 양측에 펜스 금속패턴을 형성하는 단계; 및
    상기 펜스 금속패턴 사이에 상기 범퍼와 연결되는 솔더볼을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 4에 있어서,
    상기 관통 실리콘 비아를 형성하는 단계는
    상기 웨이퍼 내 홀을 형성하는 단계; 및
    상기 홀 내에 도전층을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 4에 있어서,
    상기 범퍼를 형성하는 단계는
    상기 배리어 금속층 상부에 범퍼 감광막 패턴을 형성하는 단계; 및
    상기 범퍼 감광막 패턴 사이에 도전층을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 6에 있어서
    상기 범퍼를 형성하는 단계 이후
    상기 범퍼 감광막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 4에 있어서,
    상기 펜스 금속패턴을 형성하는 단계는
    상기 범퍼 및 상기 배리어 금속층 상부에 펜스 금속층을 형성하는 단계; 및
    상기 펜스 금속층에 에치백 공정을 수행하여 상기 범퍼 상부가 노출되도록 상기 펜스 금속층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    청구항 4에 있어서,
    상기 펜스 금속패턴을 형성하는 단계 이후
    상기 범퍼를 소정두께 식각하여 리세스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    청구항 9에 있어서,
    상기 리세스를 형성하는 단계는
    상기 펜스 금속패턴보다 낮은 두께를 갖도록 하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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CN112420645B (zh) * 2020-11-16 2024-05-10 武汉新芯集成电路制造有限公司 半导体器件及其制作方法

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