CN115497913A - 半导体封装和其制造方法 - Google Patents

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吴俊毅
余振华
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
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Abstract

一种半导体封装和其制造方法。在一实施例中，结构包括芯衬底、耦合到芯衬底的第一侧的重布线结构、包括多个重布线层的重布线结构，多个重布线层中的每一个包括介电层和金属化层，以及嵌入在多个重布线层的第一重布线层中的第一局部互连组件，第一局部互连组件包括衬底、互连结构和互连结构上的接合垫，第一局部互连组件的接合垫与第二重布线层的金属化层实体接触，第二重布线层与第一重布线层相邻，第二重布线层的金属化层包括第一导通孔，第一重布线层的介电层包封第一局部互连组件。

Description

半导体封装和其制造方法
技术领域
本发明的实施例涉及半导体封装及其制造方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体行业经历了快速增长。在大多数情况下，集成密度的提高源于最小特征尺寸(feature size)的不断地减小，这允许将更多组件整合到给定区域。随着对缩小电子器件的需求不断增长，出现了对更小、更具创意的半导体管芯封装技术的需求。这种封装系统的一个例子是层叠封装(Package-on-Package，PoP)技术。在PoP器件中，顶部半导体封装被堆叠在底部半导体封装的顶部上，以提供高集成度和组件密度。PoP 技术通常能够生产功能性得到增强和在印刷电路板(printed circuit board， PCB)上占用面积(footprint)小的半导体器件。
发明内容
本发明实施例提供一种半导体封装。所述半导体封装包括芯衬底；重布线结构，耦合到所述芯衬底的第一侧，所述重布线结构包括：多个重布线层，所述多个重布线层中的每一个包括介电层和金属化层；以及第一局部互连组件，嵌入在所述多个重布线层的第一重布线层中，所述第一局部互连组件包括衬底，所述衬底上的互连结构，和所述互连结构上的多个接合垫，所述第一局部互连组件的所述多个接合垫实体接触第二重布线层的金属化层，所述第二重布线层与所述第一重布线层相邻，所述第二重布线层的所述金属化层包括多个第一导通孔，所述第一重布线层的介电层包封所述第一局部互连组件；第一集成电路管芯，耦合到所述重布线结构，所述重布线结构介于所述芯衬底和所述第一集成电路管芯之间；第二集成电路管芯，耦合到所述重布线结构，所述重布线结构介于所述芯衬底和所述第一集成电路管芯之间，所述第一局部互连组件的所述互连结构电耦合所述第一集成电路管芯到所述第二集成电路管芯；以及一组导电连接件，耦合到所述芯衬底的第二侧。
本发明实施例提供一种制造半导体封装的方法，包括：在第一载体衬底之上形成第一重布线结构，其中形成所述第一重布线结构包括：在所述第一载体衬底之上形成第一组导线；在所述第一载体衬底之上邻近所述第一组导线形成第一组导通孔；使用多个第一焊料区域将第一互连管芯与所述第一组导线接合，所述第一互连管芯包括衬底、所述衬底上的互连结构和所述互连结构上的多个第一接合垫，使用所述多个第一焊料区域将所述多个第一接合垫与所述第一组导线接合，所述第一互连管芯位于所述第一组导通孔中的两者之间；在所述第一组导线、所述第一组导通孔和所述第一互连管芯之上形成第一介电层，所述第一介电层、所述第一组导通孔、所述第一组导线和所述第一互连管芯形成第一重布线层；以及在所述第一重布线层上形成第二重布线层，所述第二重布线层包括第二介电层和第二组导通孔，所述第二组导通孔电耦合到所述第一组导通孔；去除所述第一载体衬底；移除所述第一组导线和所述多个第一焊料区域以暴露所述第一互连管芯的所述多个第一接合垫；在剩余的所述第一重布线层上形成第三重布线层，所述第三重布线层包括第三介电层和第三组导通孔，所述第三组导通孔电耦合到所述多个第一接合垫和所述第一组导通孔；将芯衬底电连接到所述第一重布线结构的第一侧，所述第二重布线层比所述第一重布线层更靠近所述第一重布线结构的所述第一侧；以及将第一集成电路管芯和第二集成电路管芯接合到所述第一重布线结构的第二侧，所述第二侧与所述第一侧相对，所述第一集成电路管芯和所述第二集成电路管芯电耦合到所述第一互连管芯。
本发明实施例提供一种半导体封装。所述半导体封装包括第一重布线结构，所述第一重布线结构包括多个重布线层，所述多个重布线层中的每一个包括金属化图案和介电层，所述多个重布线层的第一重布线层包括第一介电层、多个第一导通孔和第一互连管芯，所述第一互连管芯包括衬底、所述衬底上的互连结构和所述互连结构上的多个管芯连接件，所述多个管芯连接件和所述多个第一导通孔实体接触和电接触第二重布线层的金属化图案，所述第二重布线层的所述金属化图案包括多个第二导通孔，所述第一介电层包封所述第一互连管芯和所述多个第一导通孔；芯衬底，使用第一组导电连接件耦合到所述第一重布线结构的第一侧，所述第一重布线结构的宽度大于所述芯衬底的宽度；以及集成电路管芯封装，使用第二组导电连接件耦合到所述第一重布线结构的第二侧，所述第二侧与所述第一侧相对。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出了根据一些实施例的封装组件的截面图。
图2示出了根据一些实施例的图1的截面图的一部分的详细视图。
图3示出了根据一些实施例的封装组件的平面图。
图4至图24和图27至图30示出了根据一些实施例的用于形成封装组件的工艺期间的中间步骤的截面图。
图25示出了根据一些实施例的晶片衬底上的封装区域的布局的平面图。
图26示出了根据一些实施例的面板衬底(panel substrate)上的封装区域的布局的平面图。
[符号的说明]
94、148、154、162、164、166、168、170、172、184、186、188：重布线层
100：封装组件
101A：第一封装区域/封装区域
101B：第二封装区域/封装区域
101C、101D、101E、101F、101G、101H、101I：封装区域
102、179：载体衬底
104、181：离型层
106、156、178、190：导线
108、150、158、174、180、192、320：导通孔
138、146、152、160、176、182、194：介电层
120：局部互连组件/互连管芯
122：衬底
124：器件
126：层间介电
128：导电插塞
130：互连结构
132：接垫
134：钝化膜
136：管芯连接件
140、518：接合垫
142：焊料连接件/焊料区域
144、610：底部填充胶
196：凸块下金属/接垫
198、365：导电连接件
199、390：框架
200、340、340A、340B：重布线结构
300、300A、300B：芯衬底
310：芯体
320A：导电材料
320B：填充材料
330A、330B：凸块下金属
350A、350B：阻焊膜
380：包封体
401、402：线
500：集成电路封装
512：逻辑管芯
514：存储器管芯
516：输入/输出管芯
620：外部连接件
D1：距离
D2、D3：尺寸
具体实施方式
以下公开内容提供用于实施本公开的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。这种重复使用是为了简明及清晰起见，且自身并不指示所论述的各个实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下”、“在…下方”、“下部的”、“在…上方”、“上部的”及类似用语等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性阐述语可同样相应地进行解释。
这里讨论的实施例可以在特定上下文中讨论，即封装组件具有一个或多个集成电路管芯。在一些实施例中，封装组件是集成衬底上系统(system on integratedsubstrate，SoIS)封装。封装组件包括嵌入在重布线结构中的局部互连组件(localinterconnect component)。嵌入式局部互连组件提供多个集成电路管芯之间的电连接。嵌入式局部互连组件增加了多个集成电路管芯之间的通信带宽，同时保持了低接触电阻(contact resistance)和高可靠性。低接触电阻和高可靠性至少部分归功于嵌入式局部互连组件和重布线结构之间的无焊连接。例如，通过在最终结构中没有焊接连接，消除了焊点(solder joint)的电迁移问题。在一些实施例中，诸如集成电压调节器、集成无源器件、静态随机存取存储器等或其组合的其他组件也可以以与嵌入式局部互连组件类似的方式被嵌入。
重布线结构连接到多个集成电路管芯并提供多个集成电路管芯和芯衬底(coresubstrate)之间和/或多个集成电路管芯之间的电连接。芯衬底还连接到一组外部导电特征。以这种方式，多个集成电路管芯通过芯衬底和重布线结构电连接到芯衬底，并最终电连接到外部导电部件。
根据一些实施例，重布线结构、嵌入式局部互连组件、芯衬底和多个集成电路管芯可以在组装完成的封装组件之前单独制造和测试。这进一步提高了组件和板层级可靠性。
由于由局部互连组件提供的多个集成电路管芯之间增加的通信带宽，多个集成电路管芯和重布线结构之间不需要中介层(interposer)。由于不需要中介层，减少了集成电路封装(包括多个集成电路管芯)和芯衬底封装 (包括芯衬底和重布线结构)之间的翘曲不匹配，因为降低了这两种封装结构之间的热膨胀系数(coefficient of thermalexpansion,CTE)不匹配。
根据一些实施例，用于将芯衬底连接到重布线结构的多个导电连接件(conductive connector)可以采用例如球栅阵列(ball grid array,BGA)的形式。这种导电连接件的整合可以为半导体器件(例如集成无源元件 (integrated passive device,IPD)芯片、集成稳压器(integrated voltage regulator,IVR)、有源芯片以及其他电子组件)的放置提供灵活性，以实现系统芯片(system-on-a-chip,SoC)类型的封装组件，从而降低制造复杂性。这样的实施例还可以为各种其他封装配置提供更大的灵活性。
图1示出了根据一些实施例的经单个化的封装组件100的截面图。图2 示出了根据一些实施例的图1的截面图的一部分的详细视图。经单个化的封装组件100包括半导体器件(例如，集成电路封装500)、具有一个或多个重布线层的重布线结构200、芯衬底300和多个外部连接件620等元件。集成电路封装500可以包括一个或多个管芯，例如逻辑管芯(例如，中央处理单元(central processing unit,CPU)、图形处理单元(graphics processingunit,GPU)、系统芯片(SoC)、应用处理器(application processor,AP)、微控制器等)、存储器管芯(例如动态随机存取存储器(dynamic random access memory,DRAM)管芯、静态随机存取存储器(static random access memory, SRAM)管芯等)、电源管理管芯(例如电源管理集成电路(power management integrated circuit,PMIC)管芯)、无线射频(radiofrequency,RF)管芯，传感器管芯，微机电系统(micro-electro-mechanical-system,MEMS)管芯，信号处理管芯(例如，数字信号处理(digital signal processing,DSP)管芯)，前端管芯(例如，模拟前端(analog front-end,AFE)管芯)、类似物或其组合。在一些实施例中，半导体器件可以是集成电路管芯。
集成电路封装500可以包括多个集成电路管芯。如图所示，集成电路封装500包括一个或多个逻辑管芯512、一个或多个存储器管芯514以及一个或多个输入/输出(input/output,I/O)管芯516(图1中未示出，但参见图 3)。多个集成电路管芯可以形成在一个或多个晶片中，该晶片可以包括在后续步骤中被分割的不同的器件区域。集成电路管芯可以使用已知的制造技术与其他类似或不同的集成电路管芯进行封装。在一些实施例中，多个集成电路管芯(例如逻辑管芯512、存储器管芯514和输入/输出管芯516) 使用如下参照图7所述的类似工艺和技术形成。
在一些实施例中，多个集成电路管芯(例如逻辑管芯512、存储器管芯 514和输入/输出管芯516)中的一个或多个可以堆叠器件，其包括多个半导体衬底。例如，存储器管芯514可以是包括多个存储器管芯的存储器器件，例如混合存储器立方体(hybrid memorycube,HMC)模块、高带宽存储器 (high bandwidth memory,HBM)模块等。在这样的实施例中，存储器管芯 514包括通过多个衬底通孔(through-substrate via,TSV)互连的多个半导体衬底。每个半导体衬底可以(或可以不)具有互连结构。
多个管芯(例如逻辑管芯512、存储器管芯514和输入/输出管芯516) 具有与多个导电连接件198接合的多个接合垫518。在一些实施例中，接合垫518由导电材料制成并且可以类似于下面描述的导线(参见例如导线106)。
多个导电连接件198提供重布线结构200和集成电路封装500之间的电连接。可以包括底部填充胶610以将集成电路封装500牢固地接合到重布线结构200并提供结构支撑和环境保护。
如下文更详细讨论的，重布线结构200通过多个导电连接件365在集成电路封装500和芯衬底300之间提供电路径和连接。在一些实施例中，重布线结构200具有包含多个金属化图案的一个或多个重布线层，所述金属化图案包括例如导线156和导线190和导通孔158和导通孔192，以及分隔导线156、190的相邻层的介电层160和介电层194。
如下文更详细讨论的，重布线结构200包括一个或多个局部互连组件 120。局部互连组件120在集成电路封装500的多个集成电路管芯(例如逻辑管芯512、存储器管芯514和输入/输出管芯516)之间提供电路由 (electrical routing)和连接，并且可以被称为互连管芯120。局部互连组件 120增加了多个集成电路管芯(例如逻辑管芯512、存储器管芯514和输入 /输出管芯516)之间的通信带宽，同时保持低接触电阻和高可靠性。低接触电阻和高可靠性至少部分归功于嵌入式局部互连组件和重布线结构之间的无焊连接。如图1和图2所示，多个局部互连组件120通过多个接合垫 140和多条导通孔180之间的无焊连接连接到重布线结构200的多个金属化图案。在一些实施例中，多个局部互连组件120被嵌入在重布线结构200 内并且在临时焊料连接被移除之后利用铜对铜连接。
重布线结构200可以电连接和机械连接到芯衬底300。芯衬底300可以包括中央的芯体310，其中多个导通孔320延伸穿过中央的芯体310，以及沿着中央的芯体310的相对侧的附加可选的多个重布线结构340。通常，芯衬底300为组件封装提供结构支撑，并提供集成电路封装和多个外部连接件620之间的电信号路由。
可在重布线结构200和芯衬底300之间包括包封体380，以牢固地接合相关元件并提供结构支撑和环境保护。
图3示出了根据一些实施例的封装组件的平面图。图3所示的实施例包括两个逻辑管芯512、四个存储器管芯514、两个I/O管芯516和七个局部互连组件120。在该实施例中，多个存储器管芯514和多个I/O管芯516 中的每一个通过相应的局部互连组件120连接到多个逻辑管芯512中的至少一个。另外，两个逻辑管芯通过一个局部互连组件120连接在一起。其他实施例可以包括更多或更少的逻辑管芯512、存储器管芯514、I/O管芯 516和局部互连组件120。在一些实施例中，每个集成电路管芯通过局部互连组件连接到每个相邻的集成电路管芯。
图4至图22示出了根据一些实施例的制造重布线结构200(参见图22) 的各个中间阶段。图4、图5、图7-22和图27-29示出了第一封装区域(也称为封装区域)101A，但是这些图中图示的步骤可以同时应用于相邻的多个区域，例如，如图25-26中所示。第一封装区域101A被示出，其中每个封装区域最终与其他封装区域分离。为便于说明，已在图4至图30中简化了各个特征的说明。
首先参考图4，提供载体衬底102，在载体衬底102上形成离型层(release layer)104，在离型层104之上形成多条导线106。载体衬底102可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底102可以是晶片，这样可以在载体衬底102上同时形成多个重布线结构。
离型层104可由聚合物系材料形成，其可与载体衬底102一起从将在后续步骤中形成的上覆结构移除。在一些实施例中，离型层104是环氧系热释放材料，其在加热时失去其粘合特性，例如是光热转换 (light-to-heat-conversion,LTHC)释放涂层。在其他实施例中，离型层104 可以是紫外线(ultra-violet,UV)胶，当暴露于UV光时其失去其粘合特性。离型层104可以作为液体分配并固化，可以是层压到载体衬底102上的层压膜，或者可以是类似物。在工艺变化中，离型层104的顶部表面可以是平整的并且是平坦的。
在图4中，多条导线106形成在离型层104上。多条导线106随后通过载体剥离工艺而暴露出并与随后形成的多个焊料连接件(也称为焊料区域)142一起移除(参见图7)。多条导线106形成重布线层94的金属化图案。作为形成导线106的示例，在离型层104之上形成晶种层(未示出)。在一些实施例中，晶种层为金属层，其可为单层或包括由不同材料形成的多个子层的复合层。晶种层可以是例如钛层和钛层之上的铜层。可以使用例如物理气相沉积(physical vapor deposition,PVD)等形成晶种层。然后在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以进行图案化。图案化形成穿过光刻胶的多个开口以暴露晶种层，其中光刻胶中的多个开口对应于多条导线106。然后在光刻胶的多个开口中和晶种层的经暴露部分上形成导电材料。导电材料可以通过镀覆(例如电镀或无电镀覆(electroless plating)等)形成。导电材料可包括金属，如铜、钛、钨、铝等。导电材料和晶种层的下伏部分的组合形成了导线106。去除光刻胶和未形成有导电材料的晶种层的部分。光刻胶可以通过例如使用氧等离子体等的合适的灰化或剥离工艺去除。一旦去除光刻胶，就去除晶种层的经暴露部分，例如通过使用合适的蚀刻工艺，例如通过湿蚀刻或干蚀刻。
在图5中，多个导通孔108形成在载体衬底102之上。多个导通孔108 形成在离型层104之上。多条导线106和多个导通孔108一起构成了重布线层94的金属化图案。导通孔108可以与上述导线106类似，在此不再赘述。在一些实施例中，导通孔108具有比导线106更大的高度，因为导通孔108充当邻近随后附接的局部互连组件120的介電通孔(throughdielectric via)。在一些实施例中，导通孔108具有从5μm到100μm范围内的宽度。
图6示出了根据一些实施例的局部互连组件120的截面图。局部互连组件120将嵌入到重布线结构200中进行后续处理。
局部互连组件120可以形成在晶片中，该晶片可以包括不同的器件区域，这些区域在后续步骤中被分割以形成多个局部互连组件。局部互连组件120可以根据适用的制造工艺进行加工以形成管芯。例如，局部互连组件120包括衬底122，例如经掺杂或未经掺杂的硅，或者绝缘体上半导体 (semiconductor-on-insulator,SOI)衬底的有源层。衬底122可以包括其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、 GaInAs、GaInP和/或GaInAsP；或其组合。在一些实施例中，衬底122可以由陶瓷材料、聚合物膜、磁性材料等或其组合制成。也可以使用其他衬底，例如多层衬底或梯度衬底。衬底122具有有源表面(例如，图7中朝上的表面)，有时称为前侧，和非有源表面(例如，图7中朝下的表面)，有时称为背侧。
在一些实施例中，局部互连组件120可以包括有源器件或无源器件。在一些实施例中，局部互连组件120可以没有有源器件或无源器件并且可以仅用于电信号的路由。在包括有源器件或无源器件的实施例中，多个器件(由晶体管表示)124可以形成在半导体衬底122的前表面处。器件124 可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器、电感器等。层间介电(inter-layer dielectric,ILD)126在半导体衬底122的前表面之上。 ILD126围绕并可能覆盖器件124。ILD126可以包括由诸如磷硅酸盐玻璃 (Phospho-SilicateGlass,PSG)、硼硅酸盐玻璃(Boro-Silicate Glass,BSG)、掺硼磷硅酸盐玻璃(Boron-DopedPhospho-Silicate Glass,BPSG)、未掺杂硅酸盐玻璃(undoped Silicate Glass,USG)等的材料形成的一或多个介电层。
多个导电插塞(conductive plug)128延伸穿过ILD126以电耦合和实体(physically)耦合多个器件124。例如，当器件124是晶体管时，导电插塞 128可以与晶体管的栅极和源极/漏极区域耦合。导电插塞128可由钨、钴、镍、铜、银、金、铝等或其组合形成。互连结构130位于ILD126和多个导电插塞128之上。互连结构130互连多个器件124和/或提供多个管芯连接件136之间的电路由和连接。互连结构130可以使用例如镶嵌工艺由例如ILD126上的多个介电层中的多个金属化图案形成。金属化图案包括在一个或多个低k介电层中形成的金属线和通孔。在包括器件124的实施例中，互连结构130的金属化图案通过导电插塞128电耦合到器件124。尽管互连结构130被图示为仅具有两层导通孔和两层导线，但在一些实施例中，可根据需要包括更多层或更少层的导通孔和导线。例如，因为局部互连组件 120用于集成电路封装500的多个管芯之间的电连接，所以局部互连组件 120的互连结构130通常会有更多的互连层来适应这种电连接。
局部互连组件120还包括多个接垫132，例如铝接垫，对其进行外部连接。接垫132位于局部互连组件120的有源侧，例如在互连结构130中和/ 或在互连结构130上。一个或多个钝化膜134在局部互连组件120上，例如在互连结构130和多个接垫132的部分上。多个开口从钝化膜134延伸到接垫132。多个管芯连接件136，例如导电柱(例如，由诸如铜的金属形成)，延伸穿过钝化膜134中的多个开口并且实体耦合和电耦合到多个接垫 132中的相应者。管芯连接件136可以通过例如镀覆等形成。管芯连接件136电耦合局部互连组件120的相应集成电路。
可选地，可以在接垫132上设置焊料区域(例如，焊球或焊料凸块)。焊球可用于对局部互连组件120执行芯片探针(chip probe,CP)测试。可以对局部互连组件120进行CP测试以确定局部互连组件120是否是已知良好的管芯(known good die,KGD)。因此，只有为KGD且经过后续处理的局部互连组件120进行封装，而CP测试不合格的管芯则不被封装。在测试之后，可以在后续处理步骤中去除焊料区域。
介电层138可以(或可以不)在局部互连组件120的有源侧，例如在钝化膜134和管芯连接件136上。介电层138横向包封管芯连接件136，且介电层138与局部互连组件120横向相连。最初，介电层138可能会掩埋管芯连接件136，使得介电层138的最顶表面在管芯连接件136的最顶表面之上。在焊料区域设置在管芯连接件136上的一些实施例中，介电层138也可以掩埋焊料区域。或者，可以在形成介电层138之前去除焊料区域。
介电层138可以是聚合物，如聚苯并恶唑(polybenzoxazole,PBO)、聚酰亚胺、苯并环丁烯(benzocyclobutene,BCB)等；氮化物，如氮化硅等；氧化物，例如氧化硅、PSG、BSG、BPSG等；类似者或其组合。介电层138 可以例如通过旋涂、层压、化学气相沉积(chemicalvapor deposition,CVD) 等形成。在一些实施例中，管芯连接件136在局部互连组件120的形成期间通过介电层138而暴露出。暴露出管芯连接件136可以去除可能存在于管芯连接件136上的任何焊料区域。在一些实施例中，管芯连接件136具有20μm至80μm范围内的间距(pitch)。
在图7中，多个局部互连组件120与重布线结构200的多条导线106 接合。在一些实施例中，局部互连组件120具有通过多个焊料区域142结合到多条导线106的多个接合垫140。接合垫140形成在管芯连接件136上，可以与导线106类似，在此不再赘述。在一些实施例中，接合垫140被省略并且焊料区域直接形成在管芯连接件136上。焊料区域142可以包括导电材料，例如铜、铝、金、镍、银、钯、锡等或其组合。在一些实施例中，通过蒸镀、电镀、印刷、焊料转移(solder transfer)、植球(ball placement) 等初始地形成焊料层(在导线106上或在局部互连组件120上)来形成焊料区域142。一旦在结构上形成了焊料层，就可以进行回焊以将材料成形为所需的凸块形状。
局部互连组件120可以通过焊料区域142附接到导线106。附接局部互连组件120可以包括将局部互连组件120放置在导线106上并且回焊焊料区域142以实体耦合和电耦合局部互连组件120和导线106。
在一些实施例中，导通孔108与局部互连组件120间隔开5μm至2000 μm范围内的距离。
在图8中，底部填充胶144形成在多个局部互连组件120和离型层104 之间，并沿多个局部互连组件120的侧壁向上延伸。底部填充胶144可以减少应力并保护多个焊料区域142。底部填充胶144可以在局部互连组件 120附接之后通过毛细管流动工艺形成，或者可以通过合适的沉积方法形成。
在图9中，根据一些实施例，在多个导通孔108、底部填充胶144和多个局部互连组件120上和周围形成介电层146。介电层146包封了多个局部互连组件120和多个导通孔108。介电层146、多个局部互连组件120和包括多个导通孔108和多条导线106的金属化图案形成重布线层94。
已经观察到，通过将导通孔108与局部互连组件120间隔至少5μm，可以改善介电层146的形成。至少5μm的距离允许在局部互连组件120和导通孔108之间更均匀地形成介电层146(例如，没有空隙、间隙和/或接缝)，这改进了介电层146的介电特性。通过提高介电层146的覆盖率和/ 或均匀性，封装结构的电性能得到提高。
在一些实施例中，介电层146可由预浸料(pre-preg)、味之素增层膜 (Ajinomotobuild up film,ABF)、树脂涂覆铜箔(resin coated copper,RCC)、模塑化合物、聚酰亚胺、光成像介电(photo image dielectric,PID)、环氧树脂等形成，并且可以通过压缩模制(compression molding)、转移模制(transfer molding)等施加。介电层146可以液体或半液体形式应用，然后固化。
在一些实施例中，介电层146形成在离型层104之上，使得多条导线 106、多个导通孔108和多个局部互连组件被掩埋或覆盖，并且图10示出了对介电层146执行的平坦化工艺以暴露出多个导通孔108和多个局部互连组件120的多个衬底122的背侧。介电层146、多个导通孔108和多个局部互连组件120的多个衬底122的最顶表面在平坦化工艺之后在工艺变化内是水平的(例如，平坦的)。平坦化工艺可以是例如化学机械抛光 (chemical-mechanical polish,CMP)。在一些实施例中，介电层146可以包括其他材料，例如氧化硅、氮化硅等。在平坦化工艺(如果有的话)之后，局部互连组件的厚度在10μm到100μm的范围内，且介电层146的厚度在 5μm到100μm的范围内。在一些实施例中，局部互连组件120的衬底122 具有2μm至30μm范围内的厚度。局部互连组件120的衬底122的平面图中的面积可以在2mm×3mm至50mm×80mm的范围内。
局部互连组件120在随后附接的多个集成电路管芯(例如，逻辑管芯 512、存储器管芯514和输入/输出管芯516)之间提供电连接。嵌入式局部互连组件120增加了多个集成电路管芯之间的通信带宽，同时保持了低接触电阻和高可靠性。在一些实施例中，诸如集成电压调节器、集成无源器件、静态随机存取存储器等或其组合的其他组件也可以以与嵌入式局部互连组件类似的方式被嵌入。
在图11中，介电层152形成在介电层146、多个局部互连组件120和多个导通孔108上。进一步在图11中，多个导通孔150形成在介电层152 中。多个导导通孔150在多个导通孔108之上并与多个导通孔108电耦合。介电层152和多个导通孔150形成重布线层154。
多个导通孔150形成重布线层154的金属化图案。作为形成导通孔150 的示例，在介电层146、多个局部互连组件120和多个导通孔108之上形成晶种层(未示出)。在一些实施例中，晶种层为金属层，其可为单层或包括由不同材料形成的多个子层的复合层。晶种层可以是例如钛层和钛层之上的铜层。可以使用例如物理气相沉积(PVD)等形成晶种层。然后在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以进行图案化。图案化形成穿过光刻胶的多个开口以暴露晶种层，其中光刻胶中的多个开口对应于多个导通孔150。然后在光刻胶的多个开口中和晶种层的经暴露部分上形成导电材料。导电材料可以通过镀覆(例如电镀或无电镀覆等)形成。导电材料可包括金属，如铜、钛、钨、铝等。导电材料和晶种层的下伏部分的组合形成了导通孔150。去除光刻胶和未形成有导电材料的晶种层部分。光刻胶可以通过例如使用氧等离子体等的合适的灰化或剥离工艺去除。一旦去除光刻胶，就去除晶种层的经暴露部分，例如通过使用合适的蚀刻工艺，例如通过湿蚀刻或干蚀刻。
介电层152形成于多个导通孔150上和周围。形成后，介电层152围绕着多个导通孔150。介电层152可以提供电隔离和环境保护。介电层152 可以是诸如PBO、聚酰亚胺、BCB等的聚合物；如氮化硅等的氮化物；氧化硅、PSG、BSG、BPSG等的氧化物；类似者；或其组合。介电层152可以例如通过旋涂、层压、CVD等形成。介电层152可以具有在工艺变化范围内呈现水平的上表面。在一些实施例中，介电层形成为具有2μm至50μm 范围内的厚度。介电层152可以是与介电层146不同的材料。
在图12中，多条导线156形成在多个导通孔150和介电层152上。导线156可以与上述导线106类似，在此不再赘述。
在图13中，多个导通孔158形成在多条导线156上并从多条导线156 延伸。导通孔158可以类似于上述的导通孔108和/或导通孔150，在此不再赘述。导线156和导通孔158一起构成了重布线层162的金属化图案。
在图14中，根据一些实施例，在多条导线156和多个导通孔158上和周围形成介电层160。形成后，介电层160围绕着多个导通孔158和多条导线156。介电层160和金属化图案(包括导通孔158和导线156)形成重布线层162。介电层160可以与上述介电层146类似，在此不再赘述。在一些实施例中，介电层160形成在介电层146和局部互连组件120之上，使得导线156和导通孔158被掩埋或覆盖，然后对介电层160执行平坦化工艺以暴露出导通孔158。介电层160和多个导通孔158的最顶表面在平坦化工艺之后在工艺变化内是水平的(例如，平坦的)。平坦化工艺可以是例如 CMP。
在图15中，重复上述形成重布线层162的步骤和过程以形成另外示出的重布线层164、重布线层166、重布线层168、重布线层170和重布线层 172。在一些实施例中，上述形成重布线层162的工艺可以重复一次或多次以根据特定设计的需要提供额外的布线层。出于说明目的，显示了八个重布线层148、154、162、164、166、168、170和172。在一些实施例中，可以使用多于或少于八个重布线层。每个重布线层148、154、162、164、166、 168、170和172的金属化图案可以具有单独形成的导线和导通孔(如图所示)，或者可以各自是具有线部分和通孔部分的单个图案。
在一些实施例中，额外的一组导线178形成在每个导通孔174和最上面重布线层(例如在所示实施例中的重布线层172)的介电层176的一部分上。这组额外的导线178为连接芯衬底提供了更大的尺寸占用面积 (dimensional footprint)，如下所述。
在使用包封体和随后的CMP工艺对重布线层148、162、164、166、168、 170和172进行平坦化的情况下，相关层的尺寸和粗糙度可以很好地控制并且更容易形成更大的厚度。在一些实施例中，重布线层148、162、164、166、 168、170和172的厚度各自在5μm和100μm之间。通过分别重复或省略上述步骤和过程，可以形成更多或更少的重布线层。
尽管图4至图15示出了在围绕导线和导通孔的介电层之前形成导线和导通孔的形成工艺，但其他形成工艺也在本公开的范围内。例如，在其他实施例中，先形成介电层，然后形成金属化图案(包括线和通孔)。金属化图案包括沿着介电层的主表面延伸且延伸穿过介电层以实体耦合和电耦合到下伏的导电层的导电元件。作为形成金属化图案的示例，在需要形成通孔的位置形成穿过介电层的开口，并且在介电层之上和延伸穿过介电层的开口中形成晶种层。然后在晶种层上形成并图案化光刻胶。图案化形成穿过光刻胶的开口以暴露晶种层，开口的图案对应于金属化图案。然后在光刻胶的开口中和晶种层的经暴露部分上形成导电材料。导电材料可以通过镀覆(例如电镀或无电镀覆等)形成。导电材料可包括金属，如铜、钛、钨、铝等。导电材料和晶种层的下伏部分的组合形成了金属化图案。去除光刻胶和未形成有导电材料的晶种层部分。一旦去除光刻胶，就去除晶种层的经暴露部分，例如通过使用合适的蚀刻工艺，例如通过湿蚀刻或干蚀刻。介电层和金属化图案的组合形成了重布线层。
在图16中，执行载体衬底剥离(de-bonding)以将载体衬底102与介电层146、导线106和导通孔108分离(或“剥离”)。根据一些实施例，所述剥离包括将光(例如激光或紫外光)投射到离型层104上，使得离型层 104在光的热量下分解并且载体衬底102可以被去除。然后将该结构翻转并放置在另一个载体衬底179和离型层181上。
在图17中，介电层146和多个导通孔108被减薄并且多条导线106和多个焊料区域142被去除并且多个局部互连组件120的多个接合垫140和底部填充胶144被暴露出。在一些实施例中，这些组件通过平坦化工艺、蚀刻工艺或其组合被减薄和去除。在平坦化工艺之后，介电层146、底部填充胶144、多个导通孔108和多个接合垫140的最顶表面在工艺变化范围内是水平的(例如，平坦的)。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。蚀刻工艺可以是例如干蚀刻工艺、反应离子蚀刻(reactive ion etch,RIE)工艺等。在一些实施例中，在去除工艺之后接合垫140上有焊料区域142的残余物，而在其他实施例中，焊料区域142被完全去除并且在去除工艺之后接合垫140上没有焊料区域142的残余物。在省略接合垫140 并且直接在管芯连接件136上形成焊料区域142的实施例中，局部互连组件120的管芯连接件136通过减薄和去除工艺而暴露出。
在去除多条导线106和多个焊料区域142之后，多个接合垫140的高度在2μm到30μm的范围内，间距在20μm到80μm的范围内。
在图18中，介电层182形成在介电层146、多个接合垫140、底部填充胶144和多个导通孔108上。进一步在图18中，多个导通孔180形成在介电层182中。多个导通孔180位在多个导通孔108和多个接合垫140之上并电耦合到多个导通孔108和多个接合垫140。介电层182和多个导通孔 180形成重布线层184。介电层182和导通孔180与上述介电层152和导通孔150类似，在此不再赘述。
由于焊料区域142和导线106的去除，局部互连组件120的接合垫140 实体和电接触导通孔180。在一些实施例中，局部互连组件120的接合垫 140和导通孔180都包含铜并且在局部互连组件120和重布线结构200的其他部分之间形成铜对铜的连接。
通过从局部互连组件120的接合垫140去除焊料区域142，接触电阻更低，且可靠性更高。例如，通过在最终结构中没有焊接连接，焊点的电迁移问题从局部互连组件120的连接中消除。
在图19中，重复上述形成重布线层170和重布线层172的步骤和过程以在介电层152和导通孔150上形成重布线层186和重布线层188。重布线层188包括介电层194、多条导线190和在多条导线190之上多个导通孔 192。重布线层184、186和188中的介电层可各自形成为具有2μm至50μm 范围内的厚度。
介电层146(以及重布线层162、164、166、168、170和172的介电层) 可以是与重布线层154、184、186和188的介电层不同的材料。
在图20中，形成多个凸块下金属(under-bump metallurgy,UBM)196 (有时称为接垫196)用于到多个导通孔192的外部连接。UBM196具有在介电层194的主表面上并沿其延伸的凸块部分，并且可以具有延伸到介电层194中以实体耦合和电耦合导通孔192的通孔部分。如此一来，多个 UBM196电耦合到多条导线190和多个局部互连组件120。UBM196可以由与导线190相同的材料形成。在一些实施例中，UBM196的间距在从20μm 到80μm的范围内。
在图21中，多个导电连接件198形成在多个UBM196上以形成重布线结构200。导电连接件198允许与管芯或其他封装结构进行实体连接和电连接。导电连接件198可以是球栅阵列(BGA)连接件、焊球、金属柱、受控塌陷芯片连接(controlled collapse chipconnection,C4)凸块、微凸块、无电镀镍钯浸金技术(electroless nickel-electrolesspalladium-immersion gold technique,ENEPIG)形成的凸块等。导电连接件198可包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等，或其组合。在一些实施例中，通过蒸镀、电镀、印刷、焊料转移、植球等初始地形成焊料层而形成导电连接件198。一旦在结构上形成了焊料层，就可以进行回焊以将材料成形为所需的凸块形状。在另一个实施例中，导电连接件198包括通过溅射、印刷、电镀、无电镀覆、CVD等形成的金属柱(例如铜柱)。金属柱可以是无焊料的并且具有垂直(在工艺变化范围内)侧壁。在一些实施例中，金属盖层(metal caplayer)形成在金属柱的顶部。金属盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等或其组合，并且可以通过镀覆工艺形成。
在图22中，执行载体衬底剥离以将载体衬底179与导线178和/或介电层176分离(或“剥离”)。根据一些实施例，所述剥离包括将光(例如激光或紫外光)投射到离型层181上，使得离型层181在光的热量下分解并且载体衬底179可以被去除。然后将该结构翻转并放置在框架199上。
在图23中，显示了芯衬底300，且在图24中，芯衬底300与重布线结构200接合。使用芯衬底300的优势在于可以在单独的工艺中制造芯衬底 300。另外，因为芯衬底300是在单独的工艺中形成的，所以可以单独测试，以便使用已知好的芯衬底300。例如，在一些实施例中，在将芯衬底300结合到重布线结构200之前，可以各别地或批量地测试、验证和/或验证芯衬底300。
芯衬底300可以是例如有机衬底、陶瓷衬底、硅衬底等。多个导电连接件365用于将芯衬底300附接到重布线结构200。附接芯衬底300可能包括将芯衬底300放置在重布线结构200上并回焊导电连接件365以实体耦合和电耦合芯衬底300和重布线结构200。
芯衬底300在与重布线结构200附接之前，可以根据适用的制造工艺进行加工，以形成芯衬底300中的重布线结构。例如，芯衬底300包括芯体(core)310。芯体310可由一层或多层玻璃纤维、树脂、填料、预浸料、环氧树脂、二氧化硅填料、味之素增层膜(ABF)、聚酰亚胺、模塑化合物、其他材料和/或其组合形成。在一些实施例中，例如，两层材料构成芯体310。芯体310可以由有机和/或无机材料形成。在一些实施例中，芯体310包括嵌入在内部的一个或多个无源组件(未示出)。芯体310可以包括其他材料或组件。多个导通孔320形成为延伸穿过芯体310。导通孔320包括诸如铜、铜合金或其他导体的导电材料320A，并且在一些实施例，可以包括阻挡层 (barrier layer)(未示出)、衬垫(liner)(未示出)、晶种层(未示出)和/ 或填充材料320B。导通孔320提供从芯体310的一侧到芯体310的另一侧的垂直电连接。例如，多个导通孔320中的一些耦合在芯体310一侧的导电特征和芯体310的相对侧的导电特征之间。作为示例，可以使用钻孔工艺、光刻、激光工艺或其他方法形成用于导通孔320的孔，然后用导电材料填充或镀覆导通孔320的孔。在一些实施例中，导通孔320是中空的导电通孔，其中心填充有绝缘材料。重布线结构340A和重布线结构340B形成在芯体310的相对侧上。重布线结构340A和重布线结构340B通过多个导通孔320和扇入/扇出电信号进行电耦合。
重布线结构340A和340B均包括由ABF、预浸料等形成的介电层和金属化图案。每个相应的金属化图案具有在相应介电层的主表面上并沿其延伸的线部分，并且具有延伸穿过相应介电层的通孔部分。重布线结构340A 和340B分别包括用于外部连接的凸块下金属(UBM)330A和330B，以及保护重布线结构340A和340B的构件的阻焊膜(solder resist)350A和350B。重布线结构340A藉由多个UBM330A通过多个导电连接件365连接到重布线结构200，如图23所示。在重布线结构340A和340B中可以形成比图23 中所示更多或更少的介电层和金属化图案。
芯衬底300可以包括有源和无源元件(未示出)，或者可以没有有源元件、无源元件或两者。可以使用多种器件，例如晶体管、电容器、电阻器、电感器、这些的组合等。器件可以使用任何合适的方法形成。
多个导电连接件365可用于将芯衬底300A接合到重布线结构200，如图25-26所示。多个导电连接件365可先是在芯衬底300A或重布线结构200 上形成，然后回焊以完成接合。例如，在图24所示的实施例中，多个导电连接件365形成在底部的重布线结构340A的多个UBM330A上，且具有在 150μm和1000μm之间的间距。导电连接件365可以是球栅阵列(BGA)连接件、焊球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、无电镀镍钯浸金技术(ENEPIG)形成的凸块等。导电连接件365可包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等，或其组合。在一些实施例中，通过蒸镀、电镀、印刷、焊料转移、植球等初始地形成焊料层而形成导电连接件365。一旦在结构上形成了焊料层，就可以进行回焊以将材料成形为所需的凸块形状。在另一个实施例中，导电连接件365包括通过溅射、印刷、电镀、无电镀覆、CVD等形成的金属柱(例如铜柱)。金属柱可以是无焊料的并且具有垂直(在工艺变化范围内)侧壁。在一些实施例中，金属盖层形成在金属柱的顶部。金属盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等或其组合，并且可以通过镀覆工艺形成。
图24至30示出了根据一些实施例的制造封装组件100(参见图1)的各个中间阶段。在图24中，芯衬底300A与第一封装区域101A＝中的重布线结构200(参见例如图22)接合。尽管未在图24-30中示出，其他区域 101B-101I也具有结合到它们的重布线结构200的各自的芯衬底300。在一些实施例中，芯衬底300A与在区域101B中的相邻的芯衬底300B隔开约 25μm和约1,000μm之间的距离D1。该距离在多个封装区域之间提供空间，以便在后续工艺中将重布线结构200单体化成单独的封装。在诸如图24所示的实施例中，芯衬底300A的尺寸D3小于第一封装区域101A的尺寸D2，以允许在不损坏芯衬底300A的情况下进行封装和单体化。在一些实施例中，在芯衬底300A与重布线结构200之间使用20μm至500μm的相隔高度(standoff height)。
在一些实施例中，芯衬底300A可以使用拾放工艺(pick and place process)或其他合适的工艺放置在重布线结构200上，并且多个导电连接件365通过倒装芯片接合工艺或其他合适的接合工艺接合。在一些实施例中，多个导电连接件365进行回焊以通过金属化图案将芯衬底300A附接到重布线结构200。多个导电连接件365将芯衬底300A电耦合到和/或实体耦合到重布线结构200。
导电连接件365可具有在回焊之前形成在其上的环氧树脂焊剂(未示出)，并且在芯衬底300A附接到重布线结构200之后，残留环氧树脂焊剂的至少一些环氧树脂部分。
如上所述，重布线结构200可以更大并且包括多个封装区域，例如第一封装区域101A和第二封装区域101B。例如，图25示出了具有多个封装区域的圆形晶片形状的重布线结构200。在所示的实施例中，晶片上包括四个封装区域101A、101B、101C和101D，从而允许在单个晶片上制造四个最终的封装组件，然后进行单体化。在其他实施例中，可以在单个晶片上使用更少或更多的封装区域。工艺中的后续步骤使用晶片形式的框架199 上的重布线结构200作为基础，在其上继续下文更详细描述的制造工艺。如下文进一步详细描述的，通过沿着多条线401并围绕封装区域101A、101B、 101C和101D的外边缘锯切各别的封装区域。
图26示出了使用具有多个封装区域的面板形式制造工艺制造的重布线结构200。在所示的实施例中，晶片上包括九个封装区域101A、101B、101C、101D、101E、101F、101G、101H和101I，允许在单个晶片或面板上制造九个最终封装组件。在其他实施例中，可以在单个晶片或面板上使用更少或更多的封装区域。工艺中的后续步骤使用面板形式的框架199上的重布线结构200作为继续下面更详细描述的制造过程的基础。如下文进一步详细描述的，通过沿着多条线402并围绕封装区域101A到101I的周边锯切各别的封装区域。
在图27中，通过在各种组件上和周围形成包封体380来执行包封。形成后，包封体380围绕芯衬底300A(包括导电连接件365)、导线178和介电层176的经暴露上表面。包封体380可以由模塑化合物、环氧树脂等形成，并且可以通过压缩模制、转移模制等来施加。包封体380可以液体或半液体形式应用，然后固化。包封体380可以形成在框架199之上，使得芯衬底300A被掩埋或覆盖。
在图28中，如有必要，可以对包封体380执行平坦化工艺以暴露出芯衬底300A的UBM330B。在平坦化工艺之后，包封体380和UBM330B的最顶表面在工艺变化范围内是水平的(例如，平坦的)。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，例如，如果 UBM330B已经暴露，则可以省略平坦化。可以使用其他工艺来实现类似的结果。例如，可以在形成包封体380之前在UBM330B之上形成介电层或钝化层。在这种情况下，可以在后续步骤中图案化介电层或钝化层以暴露部分UBM330B。
在图29中，该结构从框架199中移除并翻转到框架390上。在一些实施例中，框架199和390是相同的框架。
进一步在图29中，如图1所示的集成电路封装500通过多个导电连接件198连接到重布线结构200。多个导电连接件198将集成电路封装500附接到多个UBM196和重布线结构200。附接集成电路封装500可以包括将集成电路封装500的多个管芯(例如逻辑管芯512、存储器管芯514和输入 /输出管芯516)放置在多个导电连接件198上，并回焊多个导电连接件198 以实体耦合和电耦合集成电路封装500和重布线结构200。
在一些实施例中，形成在集成电路封装500和重布线结构200之间围绕多个导电连接件198的如图1所示的底部填充胶610。底部填充胶610可以减少应力并保护由导电连接件198回焊产生的接头。底部填充胶610可以在附接集成电路封装500之后通过毛细流动工艺形成，或者可以通过合适的沉积方法形成。在一些实施例中，单层的底部填充胶610形成在多个相邻的器件之下，并且进一步的后续底部填充胶(未示出)或包封体(未示出)可以形成在放置在重布线结构200之上的另外的器件之下和/或周围。
在图30中，通过沿着多个切割道区域(例如在第一封装区域101A和相邻的多个封装区域之间)锯切来执行单体化工艺。锯切将第一封装区域 101A与相邻的多个封装区域分离，以形成多个经单体化的封装组件100。如图30所示，芯衬底300的侧壁被包封体380覆盖，从而在分离期间和分离后保护芯衬底300A的侧壁。
如图1所示，多个外部连接件620形成在芯衬底300的多个UBM330B 上。外部连接件620可以是球栅阵列(BGA)连接件、焊球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块等。外部连接件620可包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等，或其组合。在一些实施例中，通过蒸镀、电镀、印刷、焊料转移、植球等在UBM330上初始形成可回焊材料层来形成外部连接件620。一旦在UBM330B上形成了可回焊材料层，就可以进行回焊以便将材料成形为所需的凸块形状。
还可以包括其他特征和工艺。例如，可以包括测试结构以辅助三维 (threedimensional，3D)封装或三维集成电路(3D integrated circuit，3DIC) 器件进行验证测试。所述测试结构可以包括例如在重布线层中或在衬底上形成的测试接垫(test pad)，其允许测试3D封装或3DIC、使用探针和/或探针卡(probe card)等。可对中间结构以及最终结构执行验证测试。此外，本文公开的结构和方法可结合包括对已知良好管芯(known gooddie)进行中间验证的测试方法来使用，以增加良率(yield)并降低成本。
实施例可以实现优势。例如，局部互连组件增加了多个集成电路管芯之间的通信带宽，同时保持了低接触电阻和高可靠性。低接触电阻和高可靠性至少部分归功于嵌入式局部互连组件和重布线结构之间的无焊连接。例如，通过在最终结构中没有焊接连接，消除了焊点的电迁移问题。此外，重布线结构、嵌入式局部互连组件、芯衬底和集成电路管芯可以在组装完成的封装组件之前单独制造和测试。这进一步提高了组件和板层级可靠性。由于由局部互连组件提供的多个集成电路管芯之间增加的通信带宽，多个集成电路管芯和重布线结构之间不需要中介层。由于不需要中介层，减少了集成电路封装(包括多个集成电路管芯)和芯衬底封装(包括芯衬底和重布线结构)之间的翘曲不匹配，因为降低了这两种封装结构之间的热膨胀系数(CTE)不匹配。
根据一些实施例，提供一种半导体封装。所述半导体封装包括芯衬底；重布线结构，耦合到所述芯衬底的第一侧，所述重布线结构包括：多个重布线层，所述多个重布线层中的每一个包括介电层和金属化层；以及第一局部互连组件，嵌入在所述多个重布线层的第一重布线层中，所述第一局部互连组件包括衬底，所述衬底上的互连结构，和所述互连结构上的多个接合垫，所述第一局部互连组件的所述多个接合垫实体接触第二重布线层的金属化层，所述第二重布线层与所述第一重布线层相邻，所述第二重布线层的所述金属化层包括多个第一导通孔，所述第一重布线层的介电层包封所述第一局部互连组件；第一集成电路管芯，耦合到所述重布线结构，所述重布线结构介于所述芯衬底和所述第一集成电路管芯之间；第二集成电路管芯，耦合到所述重布线结构，所述重布线结构介于所述芯衬底和所述第一集成电路管芯之间，所述第一局部互连组件的所述互连结构电耦合所述第一集成电路管芯到所述第二集成电路管芯；以及一组导电连接件，耦合到所述芯衬底的第二侧。
在一些实施例中，使用多个第一焊料连接件将所述重布线结构耦合到所述芯衬底的所述第一侧。
在一些实施例中，所述半导体封装还包括：包封体介于所述重布线结构和所述芯衬底之间。
在一些实施例中，所述包封体沿所述芯衬底的多个侧壁延伸。
在一些实施例中，所述半导体封装还包括：底部填充胶，位于所述第一局部互连组件的所述互连结构和所述第二重布线层之间，所述底部填充胶围绕所述第一局部互连组件的所述多个接合垫。
在一些实施例中，所述第一重布线层包括延伸穿过所述第一重布线层的所述介电层的多个第二导通孔，所述多个第二导通孔实体接触所述第二重布线层的所述金属化层。
在一些实施例中，所述第一局部互连组件的所述互连结构在所述第一局部互连组件的所述衬底的第一侧，所述第一局部互连组件的所述第一侧面向所述第一集成电路管芯。
在一些实施例中，所述第一局部互连组件的所述衬底是硅衬底。
根据一些实施例，提供一种制造半导体封装的方法，包括：在第一载体衬底之上形成第一重布线结构，其中形成所述第一重布线结构包括：在所述第一载体衬底之上形成第一组导线；在所述第一载体衬底之上邻近所述第一组导线形成第一组导通孔；使用多个第一焊料区域将第一互连管芯与所述第一组导线接合，所述第一互连管芯包括衬底、所述衬底上的互连结构和所述互连结构上的多个第一接合垫，使用所述多个第一焊料区域将所述多个第一接合垫与所述第一组导线接合，所述第一互连管芯位于所述第一组导通孔中的两者之间；在所述第一组导线、所述第一组导通孔和所述第一互连管芯之上形成第一介电层，所述第一介电层、所述第一组导通孔、所述第一组导线和所述第一互连管芯形成第一重布线层；以及在所述第一重布线层上形成第二重布线层，所述第二重布线层包括第二介电层和第二组导通孔，所述第二组导通孔电耦合到所述第一组导通孔；去除所述第一载体衬底；移除所述第一组导线和所述多个第一焊料区域以暴露所述第一互连管芯的所述多个第一接合垫；在剩余的所述第一重布线层上形成第三重布线层，所述第三重布线层包括第三介电层和第三组导通孔，所述第三组导通孔电耦合到所述多个第一接合垫和所述第一组导通孔；将芯衬底电连接到所述第一重布线结构的第一侧，所述第二重布线层比所述第一重布线层更靠近所述第一重布线结构的所述第一侧；以及将第一集成电路管芯和第二集成电路管芯接合到所述第一重布线结构的第二侧，所述第二侧与所述第一侧相对，所述第一集成电路管芯和所述第二集成电路管芯电耦合到所述第一互连管芯。
在一些实施例中，所述制造半导体封装的方法还包括在将所述芯衬底电连接到所述第一重布线结构的所述第一侧之后，在所述芯衬底周围形成第一包封体。
在一些实施例中，所述制造半导体封装的方法还包括：在所述芯衬底周围形成所述第一包封体后，通过所述第一重布线结构和所述第一包封体进行单体化。
在一些实施例中，所述制造半导体封装的方法还包括：在所述第三重布线层上形成第四重布线层，所述第四重布线层包括第四介电层、第四组导通孔和第四组导线，所述第四组导线电耦合到所述第三组导通孔；以及在所述第四重布线层上形成多个第二接合垫，其中所述第一集成电路管芯和所述第二集成电路管芯用多个第二焊料区域接合到所述多个第二接合垫。
在一些实施例中，所述第二介电层由与所述第一介电层不同的材料制成。
在一些实施例中，所述第三介电层由与所述第二介电层相同的材料制成。
在一些实施例中，所述制造半导体封装的方法还包括：在接合所述第一互连管芯之后和形成所述第一介电层之前，在所述第一互连管芯和所述第一载体衬底之间形成底部填充胶，所述底部填充胶围绕所述第一组导线和所述多个第一焊料区域。
在一些实施例中，去除所述第一组导线和所述多个第一焊料区域以暴露所述第一互连管芯的所述多个第一接合垫还包括：薄化所述第一介电层和所述第一组导通孔。
根据一些实施例，提供一种半导体封装，包括：第一重布线结构，所述第一重布线结构包括多个重布线层，所述多个重布线层中的每一个包括金属化图案和介电层，所述多个重布线层的第一重布线层包括第一介电层、多个第一导通孔和第一互连管芯，所述第一互连管芯包括衬底、所述衬底上的互连结构和所述互连结构上的多个管芯连接件，所述多个管芯连接件和所述多个第一导通孔实体接触和电接触第二重布线层的金属化图案，所述第二重布线层的所述金属化图案包括多个第二导通孔，所述第一介电层包封所述第一互连管芯和所述多个第一导通孔；芯衬底，使用第一组导电连接件耦合到所述第一重布线结构的第一侧，所述第一重布线结构的宽度大于所述芯衬底的宽度；以及集成电路管芯封装，使用第二组导电连接件耦合到所述第一重布线结构的第二侧，所述第二侧与所述第一侧相对。
在一些实施例中，所述第一组导电连接件和所述第二组导电连接件各包括焊料，并且其中所述第一互连管芯的所述多个管芯连接件在没有焊料的情况下接合到所述第二重布线层的所述金属化图案。
在一些实施例中，所述半导体封装还包括介于所述芯衬底和所述第一重布线结构之间的包封体。
在一些实施例中，所述第二重布线层包括第二介电层，所述第二介电层是与所述第一介电层不同的材料。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺和结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神和范围，而且他们可在不背离本公开的精神和范围的条件下在本文中作出各种改变、代替和变更。

Claims (10)

1.一种半导体封装，包括：
芯衬底；
重布线结构，耦合到所述芯衬底的第一侧，所述重布线结构包括：
多个重布线层，所述多个重布线层中的每一个包括介电层和金属化层；以及
第一局部互连组件，嵌入在所述多个重布线层的第一重布线层中，所述第一局部互连组件包括衬底，所述衬底上的互连结构，和所述互连结构上的多个接合垫，所述第一局部互连组件的所述多个接合垫实体接触第二重布线层的金属化层，所述第二重布线层与所述第一重布线层相邻，所述第二重布线层的所述金属化层包括多个第一导通孔，所述第一重布线层的介电层包封所述第一局部互连组件；
第一集成电路管芯，耦合到所述重布线结构，所述重布线结构介于所述芯衬底和所述第一集成电路管芯之间；
第二集成电路管芯，耦合到所述重布线结构，所述重布线结构介于所述芯衬底和所述第一集成电路管芯之间，所述第一局部互连组件的所述互连结构电耦合所述第一集成电路管芯到所述第二集成电路管芯；以及
一组导电连接件，耦合到所述芯衬底的第二侧。
2.根据权利要求1所述的半导体封装，其中使用多个第一焊料连接件将所述重布线结构耦合到所述芯衬底的所述第一侧。
3.根据权利要求1所述的半导体封装，还包括：包封体介于所述重布线结构和所述芯衬底之间。
4.根据权利要求1所述的半导体封装，其中所述第一局部互连组件的所述互连结构在所述第一局部互连组件的所述衬底的第一侧，所述第一局部互连组件的所述第一侧面向所述第一集成电路管芯。
5.一种制造半导体封装的方法，包括：
在第一载体衬底之上形成第一重布线结构，其中形成所述第一重布线结构包括：
在所述第一载体衬底之上形成第一组导线；
在所述第一载体衬底之上邻近所述第一组导线形成第一组导通孔；
使用多个第一焊料区域将第一互连管芯与所述第一组导线接合，所述第一互连管芯包括衬底、所述衬底上的互连结构和所述互连结构上的多个第一接合垫，使用所述多个第一焊料区域将所述多个第一接合垫与所述第一组导线接合，所述第一互连管芯位于所述第一组导通孔中的两者之间；
在所述第一组导线、所述第一组导通孔和所述第一互连管芯之上形成第一介电层，所述第一介电层、所述第一组导通孔、所述第一组导线和所述第一互连管芯形成第一重布线层；以及
在所述第一重布线层上形成第二重布线层，所述第二重布线层包括第二介电层和第二组导通孔，所述第二组导通孔电耦合到所述第一组导通孔；
去除所述第一载体衬底；
移除所述第一组导线和所述多个第一焊料区域以暴露所述第一互连管芯的所述多个第一接合垫；
在剩余的所述第一重布线层上形成第三重布线层，所述第三重布线层包括第三介电层和第三组导通孔，所述第三组导通孔电耦合到所述多个第一接合垫和所述第一组导通孔；
将芯衬底电连接到所述第一重布线结构的第一侧，所述第二重布线层比所述第一重布线层更靠近所述第一重布线结构的所述第一侧；以及
将第一集成电路管芯和第二集成电路管芯接合到所述第一重布线结构的第二侧，所述第二侧与所述第一侧相对，所述第一集成电路管芯和所述第二集成电路管芯电耦合到所述第一互连管芯。
6.根据权利要求5所述的制造半导体封装的方法，还包括在将所述芯衬底电连接到所述第一重布线结构的所述第一侧之后，在所述芯衬底周围形成第一包封体。
7.根据权利要求5所述的制造半导体封装的方法，还包括：
在所述第三重布线层上形成第四重布线层，所述第四重布线层包括第四介电层、第四组导通孔和第四组导线，所述第四组导线电耦合到所述第三组导通孔；以及
在所述第四重布线层上形成多个第二接合垫，其中所述第一集成电路管芯和所述第二集成电路管芯用多个第二焊料区域接合到所述多个第二接合垫。
8.根据权利要求5所述的制造半导体封装的方法，其中所述第二介电层由与所述第一介电层不同的材料制成。
9.一种半导体封装，包括：
第一重布线结构，所述第一重布线结构包括多个重布线层，所述多个重布线层中的每一个包括金属化图案和介电层，所述多个重布线层的第一重布线层包括第一介电层、多个第一导通孔和第一互连管芯，所述第一互连管芯包括衬底、所述衬底上的互连结构和所述互连结构上的多个管芯连接件，所述多个管芯连接件和所述多个第一导通孔实体接触和电接触第二重布线层的金属化图案，所述第二重布线层的所述金属化图案包括多个第二导通孔，所述第一介电层包封所述第一互连管芯和所述多个第一导通孔；
芯衬底，使用第一组导电连接件耦合到所述第一重布线结构的第一侧，所述第一重布线结构的宽度大于所述芯衬底的宽度；以及
集成电路管芯封装，使用第二组导电连接件耦合到所述第一重布线结构的第二侧，所述第二侧与所述第一侧相对。
10.根据权利要求9所述的半导体封装，其中所述第一组导电连接件和所述第二组导电连接件各包括焊料，并且其中所述第一互连管芯的所述多个管芯连接件在没有焊料的情况下接合到所述第二重布线层的所述金属化图案。
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