CN112420645A - 半导体器件及其制作方法 - Google Patents
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Abstract
本发明提供了一种半导体器件及其制作方法中，第一开孔和待引出第一金属层沿第一晶圆的厚度方向在第一衬底上的投影无重叠；即形成第一开孔(TSV)的过程中不接触(暴露出)待引出第一金属层，本发明中的第一开孔(TSV)不同于常规工艺中的硅通孔(TSV)，避免了常规硅通孔(TSV)需要刻蚀停止在要引出的金属层上导致的金属层被过度损伤、溅射扩散等问题。所述待引出第一金属层分别通过第一再分布金属层和第一开孔中的第一互连层被引至第一晶圆厚度方向的上下两个端面上，第一晶圆形成双面开放式电连接结构，能够很好的与两侧键合的其他晶圆实现互连。
Description
技术领域
本发明属于集成电路制造技术领域，具体涉及一种半导体器件及其制作方法。
背景技术
在高度集成化的半导体发展的趋势下，芯片晶体管尺寸已接近物理极限，先进制程节点的研发周期不断加长，芯片性能的提升更多地依赖于三维集成技术的发展。通过三维方向的多芯片堆叠，可以大大提高芯片整体性能和空间利用率，并降低芯片制造成本。在先进的三维集成技术中，上下芯片间的电性互连需要通过硅通孔(TSV)来实现。
硅通孔(Through Silicon Via，TSV)技术是通过在芯片与芯片之间，晶圆和晶圆之间制造垂直导通，实现芯片之间互连的新技术，其能在三维方向使得堆叠密度更大。
如图1所示，在硅通孔刻蚀过程中，硅通孔贯穿衬底01和部分厚度的介质层02停止在要引出的金属层(03a和03b)上，刻蚀过程存在金属层被过度损伤、溅射扩散等问题。另外，实际刻蚀工艺过程中，晶圆边缘和中间的刻蚀速率存在一定差异，常常会造成5％～15％的刻蚀不均匀性。随着硅通孔刻蚀深度的增加(例如>50μm)，刻蚀速率差异的影响进一步放大，往往造成位于晶圆边缘的硅通孔Vb和位于晶圆中间的硅通孔Va出现大于2μm的深度差。例如在同一刻蚀时刻，刻蚀形成的位于晶圆中间的硅通孔Va刚刚暴露出金属层03a，而位于晶圆边缘的硅通孔Vb已经过度刻蚀金属层03b或已经刻穿金属层03b。
因此，硅通孔(TSV)深孔刻蚀速率的差异极易产生局部金属层过度刻蚀，带来金属扩散严重、硅通孔填充空隙、硅通孔中填充的互连层与金属层接触性差等问题。在多片晶圆堆叠时，由于堆叠厚度增加，相应的硅通孔深度也增加，硅通孔暴露金属层的区域更容易出现上述问题，降低良率。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法，避免金属层被过度损伤、溅射扩散，更好的实现金属层的引出与互连，提高良率。
本发明提供一种半导体器件的制作方法，包括：
提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的待引出第一金属层；定义所述待引出第一金属层最远离所述第一衬底的表面为待引出第一金属层端面；
形成第一开孔，所述第一开孔贯穿所述第一衬底和部分厚度的所述第一介质层，所述第一开孔的底面与所述待引出第一金属层端面相比更远离所述第一衬底一预设深度；所述第一开孔和所述待引出第一金属层沿所述第一晶圆的厚度方向在所述第一衬底上的投影无重叠；
形成第一互连层，所述第一互连层填充于所述第一开孔中，且所述第一互连层的底面与所述待引出第一金属层端面相比更远离所述第一衬底；
化学机械研磨所述第一晶圆靠近所述第一开孔的底部一侧的表面，暴露出所述第一互连层；
在所述第一晶圆研磨后的表面形成第一再分布层，所述第一再分布层包括第一再分布金属层，所述第一再分布金属层分别与所述待引出第一金属层和所述第一互连层电连接。
进一步的，所述第一开孔和所述待引出第一金属层均至少有两个，每个所述第一开孔和一个所述待引出第一金属层对应设置，所述至少两个第一开孔具有不同深度。
进一步的，所述化学机械研磨使每个所述第一开孔的底部一侧的所述第一互连层的表面齐平，且研磨后每个所述第一开孔的底部一侧的所述第一互连层暴露的表面与所述第一衬底的距离不小于所述待引出第一金属层端面与所述第一衬底的距离。
进一步的，形成第一开孔之后，形成第一互连层之前还包括：形成覆盖所述第一开孔的第一隔离层；所述预设深度大于位于所述第一开孔的底部的所述第一隔离层的厚度。
进一步的，形成第一互连层之后，化学机械研磨之前还包括：提供第二晶圆，所述第二晶圆包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层；将所述第二晶圆与所述第一晶圆键合；所述第二金属层与所述第一互连层对应且电连接。
进一步的，提供第三晶圆，所述第三晶圆包括第三衬底、位于所述第三衬底上的第三介质层和嵌设于所述第三介质层中的待引出第三金属层；
采用与在所述第一晶圆上形成所述第一开孔相同的方法在所述第三晶圆上形成第三开孔；
采用与在所述第一晶圆上形成所述第一互连层相同的方法在所述第三晶圆上形成填充于所述第三开孔中的第三互连层；
将所述第一晶圆和所述第三晶圆键合，所述第一再分布金属层与所述第三互连层对应且电连接。
进一步的，化学机械研磨所述第三晶圆靠近所述第三开孔的底部一侧的表面，暴露出所述第三互连层；
在所述第三晶圆研磨后的表面形成第三再分布层，所述第三再分布层包括第三再分布金属层，所述第三再分布金属层分别与所述待引出第三金属层和所述第三互连层电连接。
进一步的，还包括：提供载片晶圆；在形成所述第一开孔之前，将所述载片晶圆与所述第一晶圆的所述第一介质层键合；在所述化学机械研磨之前，将所述载片晶圆与所述第一晶圆的所述第一介质层解键合。
本发明还提供一种半导体器件，包括：
第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的待引出第一金属层；
第一开孔，所述第一开孔贯穿所述第一衬底和所述第一介质层，所述第一开孔和所述待引出第一金属层沿所述第一晶圆的厚度方向在所述第一衬底上的投影无重叠；
第一互连层，所述第一互连层填充于所述第一开孔中；
第一再分布层，所述第一再分布层形成在所述第一介质层上，所述第一再分布层包括第一再分布金属层，所述第一再分布金属层分别与所述待引出第一金属层和所述第一互连层电连接。
进一步的，所述半导体器件，还包括：第二晶圆，所述第二晶圆与所述第一晶圆键合；所述第二晶圆包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层；所述第二金属层与所述第一互连层对应且电连接。
与现有技术相比，本发明具有如下有益效果：
本发明提供的半导体器件及其制作方法中，包括：提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的待引出第一金属层；形成第一开孔，所述第一开孔的底面与所述待引出第一金属层端面相比更远离所述第一衬底一预设深度；第一开孔和待引出第一金属层沿第一晶圆的厚度方向在第一衬底上的投影无重叠(第一开孔位于待引出第一金属层的侧方)；即形成第一开孔(TSV)的过程中不接触(暴露出)待引出第一金属层，本发明中的第一开孔(TSV)不同于常规工艺中的硅通孔(TSV)，避免了常规硅通孔(TSV)需要刻蚀停止在要引出的金属层上导致的金属层被过度损伤、溅射扩散等问题。形成第一互连层，化学机械研磨所述第一晶圆靠近所述第一开孔的底部一侧的表面；在所述第一晶圆化学机械研磨后的表面形成第一再分布层，所述待引出第一金属层分别通过第一再分布金属层和第一互连层被引至第一晶圆厚度方向的上下两个端面上，第一晶圆形成双面开放式电连接结构，能够很好的与两侧键合的其他晶圆实现互连。
进一步的，所述第一开孔的底面与所述待引出第一金属层端面相比更远离所述第一衬底一预设深度；所述第一开孔和所述待引出第一金属层均至少有两个，所述第一开孔和所述待引出第一金属层对应设置，至少有两个所述第一开孔具有不同深度。所述化学机械研磨后每个所述第一开孔的底部一侧的所述第一互连层的表面齐平。消除了硅通孔(第一开孔)刻蚀深度的差异，解决了晶圆上硅通孔深度存在差异导致的问题，提高了硅通孔(第一开孔)结构的均匀性。
附图说明
图1为一种半导体器件的示意图。
图2为本发明实施例的半导体器件的制作方法示意图。
图3至图14为本发明实施例的半导体器件的制作方法各步骤示意图。
其中，附图标记如下：
01-衬底；02-介质层；03a-金属层；03b-金属层；
10-第一晶圆；11-第一衬底；12-第一介质层；13-待引出第一金属层；14-绝缘层；15a-第一开孔；15b-第一开孔；16-第一隔离层；17a-第一互连层；18-绝缘层；19-第一再分布金属层；20-第二晶圆；21-第二衬底；22-第二介质层；23-第二金属层；30-第三晶圆；31-第三衬底；32-第三介质层；33-第三金属层；34-绝缘层；36-第三隔离层；37-第三互连层。
具体实施方式
基于上述研究，本发明实施例提供了一种半导体器件及其制作方法。以下结合附图和具体实施例对本发明进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例提供了一种半导体器件的制作方法，如图2所示，包括：
S1、提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的待引出第一金属层；定义所述待引出第一金属层最远离所述第一衬底的表面为待引出第一金属层端面；
S2、形成第一开孔，所述第一开孔贯穿所述第一衬底和部分厚度的所述第一介质层，所述第一开孔的底面与所述待引出第一金属层端面相比更远离所述第一衬底一预设深度；所述第一开孔和所述待引出第一金属层沿所述第一晶圆的厚度方向在所述第一衬底上的投影无重叠；
S3、形成第一互连层，所述第一互连层填充于所述第一开孔中，且所述第一互连层的底面与所述待引出第一金属层端面相比更远离所述第一衬底；
S4、化学机械研磨所述第一晶圆靠近所述第一开孔的底部一侧的表面，暴露出所述第一互连层；
S5、在所述第一晶圆化学机械研磨后的表面形成第一再分布层，所述第一再分布层包括第一再分布金属层，所述第一再分布金属层分别与所述待引出第一金属层和所述第一互连层电连接。
第一开孔和待引出第一金属层沿第一晶圆的厚度方向在所述第一衬底上的投影无重叠；即形成第一开孔(TSV)的过程中不接触(暴露出)待引出第一金属层，本发明中的第一开孔(TSV)不同于常规工艺中的硅通孔(TSV)，避免了常规硅通孔(TSV)需要刻蚀停止在要引出的金属层上导致的金属层被过度损伤、溅射扩散等问题。所述待引出第一金属层分别通过第一再分布金属层和第一开孔中的第一互连层被引至第一晶圆厚度方向的上下两个端面上，第一晶圆形成双面开放式电连接结构，能够很好的与两侧键合的其他晶圆实现互连。
下面结合图3至图14介绍本发明实施例的半导体器件的制作方法的各步骤。
如图3所示，提供第一晶圆10，所述第一晶圆10包括第一衬底11、位于所述第一衬底11上的第一介质层12和嵌设于所述第一介质层12中的待引出第一金属层13，定义所述待引出第一金属层13最远离所述第一衬底11的表面为待引出第一金属层端面f0。具体的，第一介质层12包括若干层层间介质层12a和刻蚀停止层12b，层间介质层12a和刻蚀停止层12b可以层叠交错配置，层间介质层12a例如为氧化硅层，刻蚀停止层12b例如为氮化硅层。第一介质层12中可形成有一层金属层或若干层(≥两层)金属层。第一介质层12中仅形成有一层金属层时，该层金属层为待引出第一金属层。第一介质层12中形成有若干层金属层时，若干层金属层之间通常在第一晶圆10厚度方向上互连，若干层金属层中，选取与所述第一衬底11距离最远的一层金属层作为待引出第一金属层13。第一金属层13的材质例如为铜或铝。
本发明实施方式中，第一衬底可以为半导体衬底，其可由适合于半导体器件的任何半导体材料(诸如Si、SiC、SiGe等)制成。在另一些实施方式中，衬底也可以为绝缘体上硅(SOI)、绝缘体上锗硅等各种复合衬底。本领域技术人员均理解衬底不受到任何限制，而是可以根据实际应用进行选择。衬底中可以形成有各种器件结构(不限于半导体器件结构)，例如栅极结构、接触孔、介质层、金属连线和通孔等等。
示例性的，第一晶圆10为器件晶圆，为方便工艺操作，将第一晶圆10与载片晶圆A键合，二者可通过熔融键合。第一晶圆10与载片晶圆A也可采用临时键合，例如第一晶圆10通过粘合层B粘接在载片晶圆A上。
接着，如图4所示，通过化学机械研磨工艺(CMP)对第一晶圆10的第一衬底11所在一侧减薄，示例性的，减薄后的第一晶圆10的厚度范围例如为30μm～50μm。在减薄后的第一衬底11表面沉积绝缘层14。
接着，如图5所示，刻蚀形成第一开孔，所述第一开孔和所述待引出第一金属层对应设置。所述第一开孔和所述待引出第一金属层的数量根据实际需要配置。在一实施例中，所述第一开孔和所述待引出第一金属层均仅有一个。在另一实施例中，所述第一开孔和所述待引出第一金属层均至少有两个，至少有两个所述第一开孔具有不同深度，此深度差异是不期望有的，但是又客观存在的。此深度差异例如是由于刻蚀工艺过程中，晶圆边缘和中间的刻蚀速率存在一定差异，造成的刻蚀不均匀性。随着硅通孔刻蚀深度的增加，刻蚀速率差异的影响进一步放大深度差异。
所述第一开孔(例如15a和15b)贯穿绝缘层14、第一衬底11和部分厚度的第一介质层12，第一开孔为硅通孔(TSV)。所述至少两个第一开孔(例如15a和15b)具有不同深度，且每个所述第一开孔(例如15a和15b)的底面与待引出第一金属层端面f0相比均更远离所述第一衬底11一预设深度h。所述第一开孔与所述待引出第一金属层13对应设置，待引出第一金属层13可通过位于第一开孔中的第一互连层将信号引出。所述第一开孔和所述待引出第一金属层13沿所述第一晶圆的厚度方向在所述第一衬底上投影无重叠，所述第一开孔位于待引出第一金属层13的周侧邻近区域。第一开孔可通过干法刻蚀或湿法刻蚀形成。形成覆盖所述第一开孔的第一隔离层16，所述第一隔离层16例如包括氧化硅层，本实施例刻蚀形成第一开孔的过程中不接触(暴露出)待引出第一金属层13，避免了刻蚀第一开孔(硅通孔)过程中待引出第一金属层13被过度损伤、溅射扩散等问题。
接着，如图5和图6a所示，形成填充于所述第一开孔中的第一互连层17a，第一互连层17a覆盖第一隔离层16的表面，第一隔离层16致密性好用于防止第一互连层17a中的金属离子扩散到衬底11中。每个所述第一开孔中的所述第一互连层17a的底面与待引出第一金属层端面f0相比均更远离所述第一衬底11。第一互连层17a的材质例如为铜或钨。第一互连层17a可通过电镀工艺形成。
如图6b所示，所述第一晶圆10具有相对的第一表面f1和第二表面f2,第二表面f2为第一开孔(例如15a和15b)开口一侧所在的表面，第一表面f1为靠近第一开孔的底部一侧的表面。将所述第一晶圆10与载片晶圆A解键合，具体的，熔融键合的方式可通过CMP研磨和/或刻蚀方式解键合；临时键合可采用去粘合层B解键合。
接着，如图6b和图7所示，化学机械研磨所述第一晶圆10靠近所述第一开孔的底部一侧的表面(第一表面f1)。所述第一开孔和所述待引出第一金属层13均仅有一个的示例中，化学机械研磨暴露出所述第一互连层。所述第一开孔和所述待引出第一金属层均至少有两个，每个所述第一开孔和一个所述待引出第一金属层对应设置，至少有两个所述第一开孔具有不同深度的示例中，所述化学机械研磨使每个所述第一开孔的底部一侧的所述第一互连层17a暴露的表面17a’齐平，且研磨后每个所述第一开孔的底部一侧的所述第一互连层17a暴露的表面17a’与所述第一衬底11的距离不小于所述待引出第一金属层端面f0与所述第一衬底11的距离。
如图5至图7所示，每个所述第一开孔(例如15a和15b)的底面与待引出第一金属层端面f0相比均更远离所述第一衬底11一预设深度h。所述预设深度h用于预留第一隔离层16底部占据一部分深度以及后续化学机械研磨平坦化工艺中研磨消耗一部分深度，从而确保后续平坦后每个所述第一开孔的底部一侧的所述第一互连层17a暴露的表面17a’齐平的同时，消除了硅通孔(第一开孔)刻蚀深度的差异，提高了硅通孔(第一开孔)结构的均匀性。
如图8a所示，形成第一再分布层，所述第一再分布层包括绝缘层18和嵌入所述绝缘层18中的第一再分布金属层19，所述第一再分布金属层19分别与所述待引出第一金属层13和所述第一互连层17a电连接。
具体的，形成覆盖第一介质层12、第一互连层17a和第一隔离层16的绝缘层18。刻蚀形成再分布开孔Vc，所述再分布开孔Vc贯穿所述绝缘层18并分别暴露出第一互连层17a和待引出第一金属层13。在所述再分布开孔Vc中填充第一再分布金属层19并通过CMP形成平坦化的表面f3。
图8a示出的至少两个待引出第一金属层13位于同一层金属层中。本实施也适用于至少两个待引出第一金属层不位于同一层金属层中的情况，如图8b所示，至少两个待引出第一金属层(例如13a和13b)位于不同层的金属层中。相对于硅通孔(TSV)深孔，再分布开孔Vc为浅孔，容易控制使其暴露出第一互连层17a和待引出第一金属层(例如13a和13b)，并在再分布开孔Vc中填充第一再分布金属层19，所述第一再分布金属层19分别与所述待引出第一金属层和所述第一互连层17a电连接。
如图8a和8b所示，通过第一再分布金属层19和硅通孔(第一开孔)中的第一互连层17a将待引出第一金属层引至第一晶圆10远离待引出第一金属层的一侧表面f2；通过第一再分布金属层19将待引出第一金属层引至第一晶圆10靠近待引出第一金属层的一侧表面f3，本实施例方法形成的半导体器件具有双面开放式电连接结构，能够很好的与两侧键合的其他晶圆实现互连(电连接)。
图6b至图8b介绍了第一晶圆10在平坦化所述第一晶圆10靠近所述第一开孔的底部一侧的表面(第一表面f1)之前没有先与别的晶圆键合，可将第一晶圆10的第二表面f2所在一侧先固定在蓝膜或基板上，再对第一晶圆10的第一表面f1所在一侧进行工艺操作。形成如图8a所示的双面开放式电连接结构。
在其他实施例中，第一晶圆10也可在平坦化所述第一晶圆10靠近所述第一开孔的底部一侧的表面(第一表面f1)之前先与别的晶圆键合。
接着图5，如图9所示，形成填充于所述第一开孔(例如15a和15b)中的第一互连层17b，第一互连层17b覆盖第一隔离层16的表面，且位于每个所述第一开孔(例如15a和15b)的底部的所述第一互连层17b的表面与待引出第一金属层端面f0相比均更远离所述第一衬底11。具体的，可在减薄后的第一衬底11表面沉积绝缘层14时，将绝缘层14沉积一定厚度可以用于后续在其中形成开口(浅孔)Vd。通过刻蚀在绝缘层14中形成开口Vd，所述开口Vd与第一开孔连通。第一互连层17b的材质例如为铜，通过电镀形成填充开口Vd和第一开孔的第一互连层17b。在平行于第一衬底11的截面上，开口Vd的截面宽度大于第一开孔的截面宽度，通过填充在开口Vd中的第一互连层17b扩展了第一晶圆10的第一互连层17的截面宽度，使与第一晶圆10键合的其他晶圆的互连层分布有一个更大的自由度或设计范围。
接着，如图10所示，提供第二晶圆20，将第二晶圆20与第一晶圆10键合。采用金属对金属、介质层对介质层的混合键合。所述第二晶圆20包括第二衬底21、位于所述第二衬底21上的第二介质层22和嵌设于所述第二介质层22中的第二金属层23。具体的，第二介质层22包括若干层层间介质层22a和刻蚀停止层22b，层间介质层22a和刻蚀停止层22b可以层叠交错配置，层间介质层22a例如为氧化硅层，刻蚀停止层22b例如为氮化硅层。第二金属层23与所述第一互连层17b对应且电连接。
接着，如图10和图11所示，将所述第一晶圆10与载片晶圆A解键合，具体的，熔融键合的方式可通过CMP研磨和/或刻蚀方式解键合；临时键合可采用去粘合层B解键合。
接着，如图12所示，平坦化所述第一晶圆10靠近所述第一开孔的底部一侧的表面，可采用化学机械研磨(CMP)使所述平坦化后每个所述第一开孔的底部一侧的所述第一互连层17b暴露的表面17b’齐平，且平坦化后每个所述第一开孔的底部一侧的所述第一互连层17b暴露的表面17b’与所述第一衬底11的距离不小于所述待引出第一金属层端面f0与所述第一衬底11的距离，以保证所述平坦化后每个所述第一开孔中的所述第一互连层暴露的表面17b’齐平，消除了硅通孔(第一开孔)刻蚀深度的差异，提高了硅通孔(第一开孔)结构的均匀性。
接着，如图13所示，形成第一再分布层，所述第一再分布层包括绝缘层18和嵌入所述绝缘层18中的第一再分布金属层19，所述第一再分布金属层19分别与所述待引出第一金属层13和所述第一互连层17b电连接。同理，本实施例的至少两个待引出第一金属层13可位于同一层金属层中，也可不位于同一层金属层中。
本实施例的半导体器件的制作方法还可用于多片晶圆的堆叠键合中。如图14所述，提供第三晶圆30，所述第三晶圆30包括第三衬底31、位于所述第三衬底31上的第三介质层32和嵌设于所述第三介质层32中的待引出第三金属层33。具体的，第三介质层32包括若干层层间介质层32a和刻蚀停止层32b，层间介质层32a和刻蚀停止层32b可以层叠交错配置，层间介质层32a例如为氧化硅层，刻蚀停止层32b例如为氮化硅层。刻蚀形成第三开孔，所述第三开孔贯穿绝缘层34、第三衬底31和部分厚度的第三介质层12，第三开孔为硅通孔(TSV)。形成填充于所述第三开孔中的第三互连层37，第三互连层37覆盖第三隔离层36的表面。第三晶圆30与第一晶圆10具有相同或相似的结构，形成方法相同不再赘述。
在第一晶圆10上形成第一键合层D1，所述第一键合层D1覆盖绝缘层18和第一再分布金属层19。在第一键合层D1中形成开孔并在该开孔中填充金属层E1。采用同样的方法，在第三晶圆10上形成第三键合层D3，所述第三键合层D3覆盖绝缘层34和第三互连层37。在第三键合层D3中形成开孔并在该开孔中填充金属层E3。将第一晶圆10和第三晶圆30键合。所述第一再分布金属层19依次通过填充金属层E1、填充金属层E3与所述第三互连层37电连接。
将第三晶圆30与载片晶圆A解键合。平坦化所述第三晶圆30靠近所述第三开孔的底部一侧的表面，可采用化学机械研磨(CMP)使所述平坦化后每个所述第一开孔的底部一侧的所述第三互连层37的表面齐平。形成第三再分布层(未示出)，所述第三再分布层包括第三再分布金属层，所述第三再分布金属层分别与所述待引出第三金属层33和所述第三互连层37电连接。如此可循环加入更多的芯片，实现多片(≥3片)晶圆的键合和互连。
本发明还提供一种半导体器件，包括：
第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的待引出第一金属层；
第一开孔，所述第一开孔贯穿所述第一衬底和所述第一介质层，所述第一开孔和所述待引出第一金属层沿所述第一晶圆的厚度方向在所述第一衬底上的投影无重叠；
第一互连层，所述第一互连层填充于所述第一开孔中；
第一再分布层，所述第一再分布层形成在所述第一介质层上，所述第一再分布层包括第一再分布金属层，所述第一再分布金属层分别与所述待引出第一金属层和所述第一互连层电连接。
本发明的半导体器件，形成第一开孔(TSV)的过程中不接触(暴露出)待引出第一金属层，本发明中的第一开孔(TSV)不同于常规工艺中的硅通孔(TSV)，避免了常规硅通孔(TSV)需要刻蚀停止在要引出的金属层上导致的金属层被过度损伤、溅射扩散等问题。第一晶圆形成双面开放式电连接结构，能够很好的与两侧键合的其他晶圆实现互连。
具体的，所述半导体器件，还包括：第二晶圆，第二晶圆与第一晶圆键合，可采用金属对金属、介质层对介质层的混合键合。所述第二晶圆包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层。第二金属层与所述第一互连层对应且电连接。
综上所述，本发明提供的半导体器件及其制作方法中，包括：提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的待引出第一金属层；形成第一开孔，所述第一开孔的底面与所述待引出第一金属层端面相比更远离所述第一衬底一预设深度；第一开孔和待引出第一金属层在第一晶圆的厚度方向的投影无重叠(第一开孔位于待引出第一金属层的侧方)；即形成第一开孔(TSV)的过程中不接触(暴露出)待引出第一金属层，本发明中的第一开孔(TSV)不同于常规工艺中的硅通孔(TSV)，避免了常规硅通孔(TSV)需要刻蚀停止在要引出的金属层上导致的金属层被过度损伤、溅射扩散等问题。形成第一互连层，化学机械研磨所述第一晶圆靠近所述第一开孔的底部一侧的表面，暴露出所述第一互连层；在所述第一晶圆化学机械研磨后的表面形成第一再分布层，所述待引出第一金属层分别通过第一再分布金属层和第一互连层被引至第一晶圆厚度方向的上下两个端面上，第一晶圆形成双面开放式电连接结构，能够很好的与两侧键合的其他晶圆实现互连。
进一步的，所述第一开孔的底面与所述待引出第一金属层端面相比更远离所述第一衬底一预设深度；所述第一开孔和所述待引出第一金属层均至少有两个，每个所述第一开孔和一个所述待引出第一金属层对应设置，至少有两个所述第一开孔具有不同深度。所述化学机械研磨后每个所述第一开孔的底部一侧的所述第一互连层的表面齐平。消除了硅通孔(第一开孔)刻蚀深度的差异，解决了晶圆上硅通孔深度存在差异导致的问题，提高了硅通孔(第一开孔)结构的均匀性。
在本文中，“第一”、“第二”、“第三”、“第四”等编号只是为了对具有相同名称的各个不同部件或工艺进行区分之用，并不意味着顺序或位置关系等。另外，对于具有相同名称的各个不同部件，例如“第一衬底”和“第二衬底”、“第一介质层”和“第二介质层”等等，它们可具有相同的结构或部件，也可具有不同的结构或部件。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于与实施例公开的器件相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种半导体器件的制作方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的待引出第一金属层；定义所述待引出第一金属层最远离所述第一衬底的表面为待引出第一金属层端面；
形成第一开孔，所述第一开孔贯穿所述第一衬底和部分厚度的所述第一介质层，所述第一开孔的底面与所述待引出第一金属层端面相比更远离所述第一衬底一预设深度；所述第一开孔和所述待引出第一金属层沿所述第一晶圆的厚度方向在所述第一衬底上的投影无重叠；
形成第一互连层，所述第一互连层填充于所述第一开孔中，且所述第一互连层的底面与所述待引出第一金属层端面相比更远离所述第一衬底；
化学机械研磨所述第一晶圆靠近所述第一开孔的底部一侧的表面，暴露出所述第一互连层；
在所述第一晶圆化学机械研磨后的表面形成第一再分布层，所述第一再分布层包括第一再分布金属层，所述第一再分布金属层分别与所述待引出第一金属层和所述第一互连层电连接。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一开孔和所述待引出第一金属层均至少有两个，每个所述第一开孔和一个所述待引出第一金属层对应设置，所述至少两个第一开孔具有不同深度。
3.如权利要求2所述的半导体器件的制作方法，其特征在于，所述化学机械研磨使每个所述第一开孔的底部一侧的所述第一互连层的表面齐平，且研磨后每个所述第一开孔的底部一侧的所述第一互连层暴露的表面与所述第一衬底的距离不小于所述待引出第一金属层端面与所述第一衬底的距离。
4.如权利要求1所述的半导体器件的制作方法，其特征在于，
形成第一开孔之后，形成第一互连层之前还包括：形成覆盖所述第一开孔的第一隔离层；所述预设深度大于位于所述第一开孔的底部的所述第一隔离层的厚度。
5.如权利要求1至4任意一项所述的半导体器件的制作方法，其特征在于，
形成第一互连层之后，化学机械研磨之前还包括：提供第二晶圆，所述第二晶圆包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层；将所述第二晶圆与所述第一晶圆键合；所述第二金属层与所述第一互连层对应且电连接。
6.如权利要求5所述的半导体器件的制作方法，其特征在于，还包括：
提供第三晶圆，所述第三晶圆包括第三衬底、位于所述第三衬底上的第三介质层和嵌设于所述第三介质层中的待引出第三金属层；
采用与在所述第一晶圆上形成所述第一开孔相同的方法在所述第三晶圆上形成第三开孔；
采用与在所述第一晶圆上形成所述第一互连层相同的方法在所述第三晶圆上形成填充于所述第三开孔中的第三互连层；
将所述第一晶圆和所述第三晶圆键合，所述第一再分布金属层与所述第三互连层对应且电连接。
7.如权利要求6所述的半导体器件的制作方法，其特征在于，还包括：
化学机械研磨所述第三晶圆靠近所述第三开孔的底部一侧的表面，暴露出所述第三互连层；
在所述第三晶圆研磨后的表面形成第三再分布层，所述第三再分布层包括第三再分布金属层，所述第三再分布金属层分别与所述待引出第三金属层和所述第三互连层电连接。
8.如权利要求1至4任意一项所述的半导体器件的制作方法，其特征在于，还包括：
提供载片晶圆；在形成所述第一开孔之前，将所述载片晶圆与所述第一晶圆的所述第一介质层键合；在所述化学机械研磨之前，将所述载片晶圆与所述第一晶圆的所述第一介质层解键合。
9.一种半导体器件，其特征在于，包括：
第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的待引出第一金属层；
第一开孔，所述第一开孔贯穿所述第一衬底和所述第一介质层，所述第一开孔和所述待引出第一金属层沿所述第一晶圆的厚度方向在所述第一衬底上的投影无重叠；
第一互连层，所述第一互连层填充于所述第一开孔中；
第一再分布层，所述第一再分布层形成在所述第一介质层上，所述第一再分布层包括第一再分布金属层，所述第一再分布金属层分别与所述待引出第一金属层和所述第一互连层电连接。
10.如权利要求9所述的半导体器件，其特征在于，还包括：第二晶圆，所述第二晶圆与所述第一晶圆键合；所述第二晶圆包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层；所述第二金属层与所述第一互连层对应且电连接。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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| CP03 | Change of name, title or address |
Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |
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| CP03 | Change of name, title or address |